JP4279751B2 - デバイスの試験装置及び試験方法 - Google Patents
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Description
なお、命令“IDXI 31”は、当該命令を繰り返して実行する旨を示す命令である。このため、第1行目の命令は31回繰り返し実行され、この結果、テストモードの試験パターン列は31回繰り返し出力される。
100 被試験デバイス
102 メインメモリ
104 命令メモリ
106 試験パターンメモリ
108 期待値パターンメモリ
110 デジタルキャプチャメモリ
112 セントラルパターン制御部
114 パターンリストメモリ
116 ベクタ生成制御部
120 セントラルキャプチャ制御部
122 パターンリザルトメモリ
130 チャネルブロック
140 チャネルパターン生成部
142 シーケンシャルパターン生成部
144 フォーマット制御部
146 シーケンシャルパターン生成部
148 ハント・コンペア部
150 フェイルキャプチャ制御部
152 フェイルキャプチャメモリ
154 既定パターンメモリ
160 タイミング生成部
170 ドライバ
180 コンパレータ
200 パターンメモリ読出部
210 低速モードフォーマット制御部
220 パターン列選択部
230 ホールドポイントレジスタ
300 パターン長識別情報
310 パターン列
320 パターン列
400 組み合わせ回路
410 レジスタ
420 組み合わせ回路
430 セレクタ
Claims (10)
- 被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を格納する試験パターンメモリと、
一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記パターン長識別情報に対応する長さの試験パターン列を、前記試験パターンメモリから読み出す試験パターンメモリ読出部と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出部が読み出した前記試験パターン列を、前記被試験デバイスの端子に対して出力する試験パターン出力部と
を備える試験装置。 - 当該試験装置は、一の命令を実行する場合において出力するパターン列がより短い低速モード、及び、前記低速モードと比較してパターン列がより長い高速モードの何れかにより、前記被試験デバイスを試験し、
前記試験パターンメモリは、各命令に対応付けて、当該命令を実行するサイクル期間中に当該試験装置を前記低速モード及び前記高速モードの何れの動作モードで動作させるかを示す動作モード指示情報を、前記パターン長識別情報として格納し、
前記試験パターン出力部は、前記試験パターンメモリ読出部が読み出した前記試験パターン列の各パターンを、前記動作モード指示情報に対応する速度により、前記被試験デバイスの端子に対して順次出力する
請求項1記載の試験装置。 - 前記低速モードの各々の試験パターン列に対応付けて、当該試験パターン列と同一のパターン波形を出力させる前記高速モードの試験パターン列を記憶する低速モードフォーマット制御部を更に備え、
前記試験パターン出力部は、前記一の命令に対応して前記低速モードの試験パターン列が読み出された場合に、前記低速モードフォーマット制御部により当該試験パターン列に対応付けて記憶された前記高速モードの試験パターン列を、前記被試験デバイスの端子に対して出力する
請求項2記載の試験装置。 - 前記低速モードにおいて試験パターン列を出力する場合において、当該試験パターン列を出力する直前のサイクルにおける最後の論理値を保持する保持期間を示すホールドポイントを設定するホールドポイントレジスタを更に備え、
前記低速モードフォーマット制御部は、前記保持期間の間、直前のサイクルにおける最後の論理値を出力し、前記保持期間の経過後、前記試験パターンメモリ読出部が読み出した当該試験パターン列の出力を開始する
請求項3記載の試験装置。 - 前記低速モードフォーマット制御部は、前記低速モードの各々の試験パターン列に対応付けて、前記高速モードにおける、論理値1を所定の期間出力した後に論理値0を出力するデータ0パターン列、論理値0を所定の期間出力した後に論理値1を出力するデータ1パターン列、論理値1を所定の期間出力した後に論理値0を所定の期間出力し再度論理値1を出力するネガティブパルス、及び、論理値0を所定の期間出力した後に論理値1を所定の期間出力し再度論理値0を出力するポジティブパルスの何れかを記憶する
請求項3記載の試験装置。 - 前記試験パターンメモリは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する、前記低速モードの試験パターン列、又は、前記高速モードの試験パターン列を格納し、
前記低速モードフォーマット制御部は、前記試験パターンメモリ読出部により読み出された低速モードの試験パターン列を、当該低速モードの試験パターン列により指定されるパターン波形を出力する高速モードの試験パターン列に変換し、
前記試験パターンメモリ読出部により読み出された試験パターン列、又は、前記低速モードフォーマット制御部により変換された試験パターン列を、読み出された前記試験パターン列に対応するパターン長識別情報に基づいて選択する試験パターン列選択部を更に備え、
前記試験パターン出力部は、前記試験パターン列選択部により選択された試験パターン列をシリアライズして前記被試験デバイスの端子に対して出力する
請求項3記載の試験装置。 - 前記試験パターン出力部は、前記被試験デバイスの試験に先立って、前記被試験デバイスのスキャン入力端子に対し、前記低速モードにおいて前記試験パターン列を出力することにより、当該試験における前記被試験デバイスの初期設定を行い、前記高速モードにおいて前記試験パターン列を出力することにより、前記被試験デバイスを試験する
請求項2記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を格納する期待値パターンメモリと、
一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記パターン長識別情報に対応する長さの期待値パターン列を、前記期待値パターンメモリから読み出す期待値パターンメモリ読出部と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出部が読み出した期待値パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較部と
を備える試験装置。 - 被試験デバイスを試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を試験パターンメモリに格納する段階と、
一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記パターン長識別情報に対応する長さの試験パターン列を、前記試験パターンメモリから読み出す試験パターンメモリ読出段階と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出段階において読み出された前記試験パターン列を、前記被試験デバイスの端子に対して出力する試験パターン出力段階と
を備える試験方法。 - 被試験デバイスを試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行段階と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列、及び、当該期待値パターン列のパターン長を識別するパターン長識別情報を期待値パターンメモリに格納する段階と、
一の命令を実行する場合において、前記一の命令に対応付けて前記期待値パターンメモリに格納された前記パターン長識別情報に対応する長さの期待値パターン列を、前記期待値パターンメモリから読み出す期待値パターンメモリ読出段階と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期待値パターンメモリ読出段階において読み出された期待値パターン列と、前記被試験デバイスの端子から出力される複数の前記出力パターンからなる出力パターン列とを比較する期待値比較段階と
を備える試験方法。
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