JP4849470B2 - Frequency / phase comparator - Google Patents
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Description
本発明は、入力データ信号とクロック信号との位相差を検出するための周波数／位相比較器に関する。 The present invention relates to a frequency / phase comparator for detecting a phase difference between an input data signal and a clock signal.
図１０は、従来のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成を示すブロック図である（例えば、非特許文献１参照）。この図１０に示すＰＬＬ回路は、第１の位相比較器１０１、第２の位相比較器１０２、周波数比較器１０３、ローパスフィルタ（以下ＬＰＦと記載）１０４、電圧制御発振器（以下ＶＣＯと記載）１０５、および遅延発生器１０６を備えている。
FIG. 10 is a block diagram showing a configuration of a conventional PLL (Phase Locked Loop) circuit (see, for example, Non-Patent Document 1). The PLL circuit shown in FIG. 10 includes a
また、図１０における第１の位相比較器１０１、第２の位相比較器１０２、および周波数比較器１０３で構成される部分は、従来の周波数／位相比較器に相当する。
Further, the portion constituted by the
第１の位相比較器１０１は、ＶＣＯ１０５で生成されたクロックＣＬＫ＿ＩＮ１を、入力データＤＩＮでサンプルホールドし、ホールド値を信号Ｑ１として、周波数比較器１０３およびＬＰＦ１０４に出力する。第２の位相比較器１０２は、遅延発生器１０６によって位相が１／４周期だけ遅延したＣＬＫ＿ＩＮ１を、入力データＤＩＮでサンプルホールドし、ホールド値を信号Ｑ２として、周波数比較器１０３に出力する。
The
周波数比較器１０３は、信号Ｑ２を信号Ｑ１でサンプルホールドすることにより、ＤＩＮのビットレートとＣＬＫ＿ＩＮ１の周波数とを比較し、比較結果を信号Ｑ３として、ＬＰＦ１０４に出力する。
The
ＬＰＦ１０４は、信号Ｑ１と信号Ｑ３との和信号Ｑ１＋Ｑ３に含まれる高周波成分を除去し、平滑化された和信号Ｑ１＋Ｑ３を、電圧制御信号としてＶＣＯ１０５に出力する。そして、ＶＣＯ１０５は、電圧制御信号に基づいて発振周波数を調整してクロックＣＬＫ＿ＩＮ１を生成し、第１の位相比較器１０１と遅延発生器１０６とに出力する。
The
次に、ブロック図およびタイミングチャートを参照して、周波数同期（位相比較モード）時における、従来の周波数／位相比較器の動作を説明する。
図１１は、従来の位相比較器の構成を示すブロック図であり、図１０における第１の位相比較器１０１および第２の位相比較器１０２の内部構成を示すものである。従来の位相比較器は、第１のサンプルホールド回路１１０、第２のサンプルホールド回路１２０、およびセレクタ１３０を備えている。
Next, the operation of a conventional frequency / phase comparator at the time of frequency synchronization (phase comparison mode) will be described with reference to a block diagram and a timing chart.
FIG. 11 is a block diagram showing the configuration of a conventional phase comparator, and shows the internal configuration of the
また、図１２は、従来の位相比較器の動作を示すタイミングチャートである。この図１２のタイミングチャートでは、クロックＣＬＫ＿ＩＮ１の周波数が入力データＤＩＮのビットレートと等しく、クロックＣＬＫ＿ＩＮ１と入力データＤＩＮとの関係は、フルレートである。 FIG. 12 is a timing chart showing the operation of the conventional phase comparator. In the timing chart of FIG. 12, the frequency of the clock CLK_IN1 is equal to the bit rate of the input data DIN, and the relationship between the clock CLK_IN1 and the input data DIN is a full rate.
第１のサンプルホールド回路１１０は、入力データＤＩＮが「Ｈ」の期間にクロックＣＬＫ＿ＩＮ１をサンプリングし、入力データＤＩＮの立下りタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をホールドする（図１２の信号ＳＨＯ１参照）。また、第２のサンプルホールド回路１２０は、入力データＤＩＮが「Ｌ」の期間にクロックＣＬＫ＿ＩＮ１をサンプリングし、入力データＤＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をホールドする（図１２の信号ＳＨＯ２参照）。
The first sample and hold
そして、セレクタ１３０は、入力データＤＩＮが「Ｈ」の場合には、第２のサンプルホールド回路１２０の出力ＳＨＯ２を選択し、入力データＤＩＮが「Ｌ」の場合には、第１のサンプルホールド回路１１０の出力ＳＨＯ１を選択し、選択した信号を位相差信号ＦＥＯ１として出力する。
The
図１２に示すタイミングチャートは、クロックＣＬＫ＿ＩＮ１の位相が入力データＤＩＮの位相よりもΔだけ遅れている場合を示している。入力データＤＩＮは、ノン・リターン・トゥ・ゼロ（Ｎｏｎ Ｒｅｔｕｒｎ-ｔｏ−Ｚｅｒｏ：ＮＲＺ）形式で、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」、「Ｌ」、すなわち、「０」、「１」、「０」、「０」、「１」、「０」、「０」、「１」、「０」、「１」、「０」の順に入力される場合を例示している。 The timing chart shown in FIG. 12 shows a case where the phase of the clock CLK_IN1 is delayed by Δ from the phase of the input data DIN. The input data DIN is in a non-return-to-zero (NRZ) format, “L”, “H”, “L”, “L”, “H”, “L”, “ L ”,“ H ”,“ L ”,“ H ”,“ L ”, ie,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 0 ”, The case where the numbers are input in the order of “1”, “0”, “1”, “0” is illustrated.
入力データＤＩＮが「Ｌ」から「Ｈ」に変化すると、第１のサンプルホールド回路１１０は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。また、第２のサンプルホールド回路１２０は、入力データＤＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をホードする。そして、入力データＤＩＮが「Ｈ」の期間、セレクタ１３０は、第２のサンプルホールド回路１２０の出力ＳＨＯ２を選択して、位相差信号ＦＥＯ１として出力する。
When the input data DIN changes from “L” to “H”, the first sample hold
入力データＤＩＮが「Ｈ」から「Ｌ」に変化すると、第１のサンプルホールド回路１１０は、入力データＤＩＮの立ち下がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をホードする。また、第２のサンプルホールド回路１２０は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。そして、入力データＤＩＮが「Ｌ」の期間、セレクタ１３０は、第１のサンプルホールド回路１１０の出力ＳＨＯ１を選択して、位相差信号ＦＥＯ１として出力する。
When the input data DIN changes from “H” to “L”, the first
このような一連の動作により、従来の周波数／位相比較器は、入力データＤＩＮの変化点（立ち上がりおよび立ち上がり）とクロックＣＬＫ＿ＩＮ１の立ち上がりとの位相差を検出し、位相差に相当する一定のＤＣ信号を出力する。なお、従来の周波数／位相比較器が出力するＤＣ信号には、クロックＣＬＫ＿ＩＮ１のバイアスレベルを基準とした極性があり、その極性により位相の遅れ・進みが検出される。このように、従来の周波数／位相比較器は、位相比較モード時、かつフルレート時に正常に動作する。 Through such a series of operations, the conventional frequency / phase comparator detects the phase difference between the change point (rise and rise) of the input data DIN and the rise of the clock CLK_IN1, and a constant DC signal corresponding to the phase difference. Is output. The DC signal output from the conventional frequency / phase comparator has a polarity based on the bias level of the clock CLK_IN1, and the phase delay / advance is detected based on the polarity. Thus, the conventional frequency / phase comparator operates normally in the phase comparison mode and at the full rate.
しかしながら、従来技術には次のような課題がある。
図１３は、従来の位相比較器の動作を示す別のタイミングチャートであり、正常に動作しない場合を例示している。図１３に示すように、クロックＣＬＫ＿ＩＮ１の周波数が入力データＤＩＮのビットレートの半分となるハーフレートで動作することが、周波数／位相比較器に求められることもある。そこで、この図１３のタイミングチャートを参照して、位相比較モード時、かつハーフレート時における従来の周波数／位相比較器の動作を説明する。
However, the prior art has the following problems.
FIG. 13 is another timing chart showing the operation of the conventional phase comparator, and illustrates the case where it does not operate normally. As shown in FIG. 13, the frequency / phase comparator may be required to operate at a half rate at which the frequency of the clock CLK_IN1 is half the bit rate of the input data DIN. The operation of the conventional frequency / phase comparator in the phase comparison mode and at the half rate will be described with reference to the timing chart of FIG.
図１３に示すタイミングチャートは、クロックＣＬＫ＿ＩＮ１の位相が入力データＤＩＮの位相よりもΔだけ遅れている場合を示している。入力データＤＩＮは、先の図１２と同様に、ＮＲＺ形式で、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」、「Ｌ」、すなわち、「０」、「１」、「０」、「０」、「１」、「０」、「０」、「１」、「０」、「１」、「０」の順に入力される。 The timing chart shown in FIG. 13 shows a case where the phase of the clock CLK_IN1 is delayed by Δ from the phase of the input data DIN. Similarly to FIG. 12, the input data DIN is in the NRZ format and is “L”, “H”, “L”, “L”, “H”, “L”, “L”, “H”, “ L ”,“ H ”,“ L ”, ie,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”, It is input in the order of “1” and “0”.
第１のサンプルホールド回路１１０および第２のサンプルホールド回路１２０の動作は、先の図１２の場合と同じである。第１のサンプルホールド回路１１０は、クロックＣＬＫ＿ＩＮ１の立ち下がり状態の振幅値をホールドし、第２のサンプルホールド回路１２０は、クロックＣＬＫ＿ＩＮ１の立ち上がり状態の振幅値をホールドする。このため、第１のサンプルホールド回路１１０の出力ＳＨＯ１の極性と第２のサンプルホールド回路１２０の出力ＳＨＯ２の極性とは反転の関係となる。
The operations of the first sample hold
このような問題の対策としては、極性反転回路を設けることが考えられる。図１４は、極性反転回路を備えた従来の位相比較器の構成を示すブロック図である。先の図１２の構成と比較すると、図１４の構成は、第１のサンプルホールド回路１１０とセレクタ１３０との間に、極性反転回路１４０をさらに備えている。
As a countermeasure against such a problem, it is conceivable to provide a polarity inversion circuit. FIG. 14 is a block diagram showing a configuration of a conventional phase comparator including a polarity inverting circuit. Compared to the previous configuration of FIG. 12, the configuration of FIG. 14 further includes a
極性反転回路１４０は、第１のサンプルホールド回路１１０の出力ＳＨＯ１の極性と、第２のサンプルホールド回路１２０の出力ＳＨＯ２の極性とを揃えることを目的として挿入されている。そして、図１５は、図１４の極性反転回路を備えた従来の位相比較器の動作を示すタイミングチャートである。
The
しかしながら、入力データの変化状態によっては、図１５中の点線の楕円で示したように、極性反転回路１４０を挿入した場合にも、タイミングチャート上には極性の反転した部分が残ってしまい、セレクタ１３０の出力信号の極性は揃わない結果となる。
However, depending on the change state of the input data, as shown by the dotted-line ellipse in FIG. 15, even when the
上述のとおり、従来の周波数／位相比較器が出力するＤＣ信号には極性がある。そして、この極性により、位相の遅れ・進みが検出されるため、セレクタ１３０の出力信号の極性を揃える必要がある。
As described above, the DC signal output from the conventional frequency / phase comparator has polarity. Since the phase delay / advance is detected by this polarity, it is necessary to make the polarity of the output signal of the
しかしながら、従来の周波数／位相比較器を、位相比較モード時、かつハーフレート時に動作させる場合には、周波数／位相比較器の出力信号中に、極性の反転した部分が残るという問題点がある。 However, when the conventional frequency / phase comparator is operated in the phase comparison mode and at the half rate, there is a problem in that a portion with an inverted polarity remains in the output signal of the frequency / phase comparator.
次に、周波数非同期（周波数比較モード）時における、従来の周波数／位相比較器の動作を説明する。 Next, the operation of the conventional frequency / phase comparator at the time of frequency asynchronous (frequency comparison mode) will be described.
従来の周波数／位相比較器は、第２の位相比較器１０２の出力信号Ｑ２を、第１の位相比較器１０１の出力信号Ｑ１でサンプルホールドすることにより、ＤＩＮのビットレートとＣＬＫ＿ＩＮ１の周波数とを比較する。上述したように、従来の周波数／位相比較器は、フルレート時にはＱ１およびＱ２を正しく得ることが可能であるが、ハーフレート時にはＱ１およびＱ２を正しく得られない。
The conventional frequency / phase comparator samples and holds the output signal Q2 of the
この結果、セレクタ１３０の出力信号の極性が揃うフルレート時には、従来の周波数／位相比較器は、正しく周波数比較を行える。しかしながら、セレクタ１３０の出力信号の極性が揃わないハーフレート時には、従来の周波数／位相比較器は、正しく周波数比較を行うことができない。従って、従来の周波数／位相比較器は、ハーフレート時において、周波数比較および位相比較を正しく行うことができないという問題点があった。
As a result, at the full rate at which the polarities of the output signals of the
本発明は上述のような課題を解決するためになされたもので、フルレートとハーフレートの両方のレートに対応して、周波数比較モードおよび位相比較モードの両方のモードで正常動作を行うことのできる周波数／位相比較器を得ることを目的とする。 The present invention has been made to solve the above-described problems, and can perform normal operation in both the frequency comparison mode and the phase comparison mode in accordance with both the full rate and the half rate. The object is to obtain a frequency / phase comparator.
本発明に係る周波数／位相比較器は、入力データ信号および第１のクロック信号に基づいて、入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて第１のクロック信号の振幅値を検出し、第１のクロック信号の傾き識別結果および入力データ信号の極性に応じてそれぞれの検出結果を反転／選択処理することにより第１のクロック信号の振幅値のアナログホールド値を出力するアナログホールド位相比較部と、第１のクロック信号よりも位相が１／８周期遅れた第２のクロック信号、および第１のクロック信号よりも位相が１／４周期遅れた第３のクロック信号に基づいて、入力データ信号の速度が第１のクロック信号の周波数の２倍となるハーフレートの場合には、入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて第２のクロック信号の振幅を検出し、第２のクロック信号の傾き識別結果および入力データ信号の極性に応じてそれぞれの検出結果を反転／選択処理することにより第２のクロック信号の振幅のデジタルホールド値を出力し、入力データ信号の速度と第１のクロック信号の周波数が等しいフルレートの場合には、入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて第３のクロック信号の振幅を検出し、入力データ信号の極性に応じてそれぞれの検出結果を選択処理することにより、第３のクロック信号の振幅のデジタルホールド値を出力するデジタルホールド位相比較部と、アナログホールド位相比較部から出力されるアナログホールド値、およびデジタルホールド位相比較部から出力されるデジタルホールド値に基づいて、入力データ信号と第１のクロック信号との周波数比較を行って比較結果を出力する周波数比較手段と、デジタルホールド位相比較部から出力されるデジタルホールド値の極性に応じて、アナログホールド位相比較部からの出力値または周波数比較手段からの出力値のいずれかを選択出力する最終出力信号選択手段とを備えるものである。 The frequency / phase comparator according to the present invention detects the amplitude value of the first clock signal at each of the rising timing and falling timing of the input data signal based on the input data signal and the first clock signal. An analog hold phase comparator that outputs an analog hold value of the amplitude value of the first clock signal by inverting / selecting each detection result in accordance with the inclination identification result of the clock signal of 1 and the polarity of the input data signal An input data signal based on a second clock signal whose phase is delayed by 1/8 cycle from the first clock signal and a third clock signal whose phase is delayed by 1/4 cycle from the first clock signal. When the half-rate is two times the frequency of the first clock signal, the rising timing of the input data signal The amplitude of the second clock signal is detected at each of the falling timings, and the second detection result is inverted / selected in accordance with the inclination identification result of the second clock signal and the polarity of the input data signal. In the case where the digital hold value of the amplitude of the clock signal is output and the speed of the input data signal and the frequency of the first clock signal are equal to each other at the full rate, A digital hold phase comparator that detects the amplitude of the clock signal and outputs a digital hold value of the amplitude of the third clock signal by selecting and processing each detection result according to the polarity of the input data signal; and an analog hold Analog hold value output from the phase comparator and digital A frequency comparison means for comparing the frequency of the input data signal and the first clock signal based on the digital hold value output from the digital hold phase comparison section and outputting a comparison result; and output from the digital hold phase comparison section And a final output signal selection unit that selectively outputs either the output value from the analog hold phase comparison unit or the output value from the frequency comparison unit according to the polarity of the digital hold value.
本発明によれば、フルレートおよびハーフレートのどちらに対してもクロック信号の振幅値をアナログホールド出力する位相比較器、フルレートにおける１／４周期遅れのクロック信号の振幅をデジタルホールド出力する位相比較器、およびハーフレートにおける１／８周期遅れのクロック信号の振幅をデジタルホールド出力する位相比較器を用い、これら３台の位相比較器の出力に基づいて周波数比較および信号選択を行うことにより、フルレートとハーフレートの両方のレートに対応して、周波数比較モードおよび位相比較モードの両方のモードで正常動作を行うことのできる周波数／位相比較器を得ることができる。 According to the present invention, a phase comparator for analog hold output of the amplitude value of the clock signal for both full rate and half rate, and a phase comparator for digital hold output of the amplitude of the clock signal delayed by ¼ period at the full rate. , And a phase comparator that digitally outputs the amplitude of the clock signal delayed by 1/8 period at half rate, and by performing frequency comparison and signal selection based on the outputs of these three phase comparators, Corresponding to both rates of the half rate, it is possible to obtain a frequency / phase comparator capable of performing normal operation in both the frequency comparison mode and the phase comparison mode.
以下、本発明の周波数／位相比較器の好適な実施の形態につき図面を用いて説明する。 Hereinafter, preferred embodiments of a frequency / phase comparator according to the present invention will be described with reference to the drawings.
実施の形態１．
図１は、本発明の実施の形態１における周波数／位相比較器の構成を示すブロック図である。本実施の形態１の周波数／位相比較器は、第１の位相比較器１０、第２の位相比較器２０、第３の位相比較器３０、第４の信号選択手段４０、周波数比較手段５０、および第５の信号選択手段６０を備えている。
FIG. 1 is a block diagram showing a configuration of a frequency / phase comparator according to
なお、本実施の形態１において、第１の位相比較器１０は、アナログホールド位相比較部に相当する。また、第２の位相比較器２０、第３の位相比較器３０、および第４の信号選択手段４０は、デジタルホールド位相比較部に相当する。さらに、第５の信号選択手段６０は、最終出力信号選択手段に相当する。
In the first embodiment, the
また、第１の位相比較器１０は、第１の検出手段１１、第２の検出手段１２、第１の信号選択手段１３、第１のエッジ比較手段１４、第１の極性反転手段１５、および第２の極性反転手段１６で構成される。
The
また、第２の位相比較器２０は、第３の検出手段２１、第４の検出手段２２、第２の信号選択手段２３、第２のエッジ比較手段２４、第３の極性反転手段２５、および第４の極性反転手段２６で構成される。さらに、第３の位相比較器３０は、第５の検出手段３１、第６の検出手段３２、および第３の信号選択手段３３で構成される。
The
第１の位相比較器１０へは、入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮよりもΔだけ位相が遅れているクロックＣＬＫ＿ＩＮ１（第１のクロック信号に相当）が入力される。また、第２の位相比較器２０へは、入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮよりもΔ＋１／８周期（４５°に相当）だけ位相が遅れているクロックＣＬＫ＿ＩＮ２（第２のクロック信号に相当）が入力される。さらに、第３の位相比較器３０へは、入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮよりもΔ＋１／４周期（９０°に相当）だけ位相が遅れているクロックＣＬＫ＿ＩＮ３（第３のクロック信号に相当）が入力される。
The
次に、タイミングチャートを参照して、周波数同期（位相比較モード）時、かつハーフレート時における第１の位相比較器１０の動作を説明する。図２は、本発明の実施の形態１における第１の位相比較器１０の動作を示すタイミングチャートである。
Next, the operation of the
この図２のタイミングチャートは、クロックＣＬＫ＿ＩＮ１の位相が入力データＤＡＴＡ＿ＩＮの位相よりもΔだけ遅れている場合を示している。さらに、入力データＤＡＴＡ＿ＩＮは、背景技術での説明と同様に、ＮＲＺ形式で、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」、「Ｌ」、すなわち、「０」、「１」、「０」、「０」、「１」、「０」、「０」、「１」、「０」、「１」、「０」の順に入力される。 The timing chart of FIG. 2 shows a case where the phase of the clock CLK_IN1 is delayed by Δ from the phase of the input data DATA_IN. Further, the input data DATA_IN is in the NRZ format, as described in the background art, in “L”, “H”, “L”, “L”, “H”, “L”, “L”, “H” ”,“ L ”,“ H ”,“ L ”, ie,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 1 ”,“ 0 ”,“ 0 ”,“ 1 ”,“ 0 ” ”,“ 1 ”, and“ 0 ”.
入力データＤＡＴＡ＿ＩＮが「Ｌ」から「Ｈ」に変化すると、第１の検出手段１１は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。また、第２の検出手段１２は、入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をアナログホールドする。
When the input data DATA_IN changes from “L” to “H”, the
入力データＤＡＴＡ＿ＩＮが「Ｈ」から「Ｌ」に変化すると、第１の検出手段１１は、入力データＤＡＴＡ＿ＩＮの立ち下がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をアナログホールドし、このアナログホールド値の極性を反転して出力する。また、第２の検出手段１２は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。
When the input data DATA_IN changes from “H” to “L”, the first detection means 11 analog-holds the amplitude value of the clock CLK_IN1 at the falling timing of the input data DATA_IN, and inverts the polarity of the analog hold value. Output. The
第１のエッジ比較手段１４は、第１の検出手段１１において、入力データＤＡＴＡ＿ＩＮが「Ｈ」から「Ｌ」に変化する時のクロックＣＬＫ＿ＩＮ１の変化点が立ち下がり状態ならば「Ｌ」を、立ち上がり状態ならば「Ｈ」をＥＣ１として出力する。そして、第１のエッジ比較手段１４は、その出力を入力データＤＡＴＡ＿ＩＮが次に「Ｈ」から「Ｌ」に変化する時まで保持する。
The first edge comparison means 14 rises to “L” if the change point of the clock CLK_IN1 when the input data DATA_IN changes from “H” to “L” in the first detection means 11 falls. If in the state, “H” is output as EC1. The first
また、第１のエッジ比較手段１４は、第２の検出手段１２において、入力データＤＡＴＡ＿ＩＮが「Ｌ」から「Ｈ」に変化する時のクロックＣＬＫ＿ＩＮ１の変化点が立ち上がり状態ならば”Ｌを”、立ち下がり状態ならば「Ｈ」をＥＣ２として出力する。そして、第１のエッジ比較手段１４は、その出力を入力データＤＡＴＡ＿ＩＮが次に「Ｌ」から「Ｈ」に変化する時まで保持する。
Further, the first
そして、第１の極性反転手段１５は、ＥＣ１が「Ｌ」ならば極性を反転せず、「Ｈ」ならば極性を反転する。また、第２の極性反転手段１６は、ＥＣ２が「Ｌ」ならば極性を反転せず、「Ｈ」ならば極性を反転する。 The first polarity inversion means 15 does not invert the polarity if EC1 is “L”, and inverts the polarity if “H”. The second polarity inversion means 16 does not invert the polarity if EC2 is “L”, and inverts the polarity if “H”.
そして、入力データＤＡＴＡ＿ＩＮが「Ｈ」の期間、第１の信号選択手段１３は、第２の極性反転手段１６の出力を選択して、位相差信号ＦＥＯ１として出力する。また、入力データＤＡＴＡ＿ＩＮが「Ｌ」の期間、第１の信号選択手段１３は、第１の極性反転手段１５の出力を選択して、位相差信号ＦＥＯ１として出力する。
Then, during the period when the input data DATA_IN is “H”, the first
このようにして、本実施の形態１における第１の位相比較器１０は、第１の検出手段１１および第２の検出手段１２が、クロックＣＬＫ＿ＩＮ１の立ち上がり状態の振幅値を検出しているのか、それとも立ち下がり状態の振幅値を検出しているのかを、第１のエッジ比較手段１４によって判別する。
Thus, in the
そして、この第１のエッジ比較手段１４による判別結果を用いて、第１の極性反転手段１５および第２の極性反転手段１６の出力の極性の反転／非反転を決定することにより、位相差信号ＦＥＯ１の極性を揃えることができる（図２参照）。また、第１の極性反転手段１５を反転に固定し、かつ第２の極性反転手段１６を非反転に固定することにより、フルレートにも対応可能となる。
The phase difference signal is determined by determining the inversion / non-inversion of the polarities of the outputs of the first
次に、周波数同期（位相比較モード）時、かつハーフレート時における第２の位相比較器２０の動作を説明する。第２の位相比較器２０の構成は、第１の位相比較器１０の構成と同じであるが、入力クロック位相および検出手段の機能が異なる。より具体的には、第２の位相比較器２０に入力されるクロックＣＬＫ＿ＩＮ２は、入力データＤＡＴＡ＿ＩＮよりもΔ＋１／８周期だけ位相が遅れており、さらに、第３の検出手段２１および第４の検出手段２２は、デジタルホールド機能を有している。
Next, the operation of the
すなわち、上述したように、第１の位相比較器１０は、クロックＣＬＫ＿ＩＮ１の振幅値を検出、つまりアナログホールドする。これに対して、第２の位相比較器２０は、入力データＤＡＴＡ＿ＩＮよりもΔ＋１／８周期だけ位相が遅れているクロックＣＬＫ＿ＩＮ２の振幅をデジタルホールドする。この結果、デジタルホールドされた値は、振幅が正か負かを判別するデジタル化された値となる。
That is, as described above, the
次に、タイミングチャートを参照して、周波数同期（位相比較モード）時、かつフルレート時における第３の位相比較器３０の動作を説明する。この第３の位相比較器３０の構成は、先の従来技術として説明した図１１の構成と等価であり、その基本的な動作は、先の図１２に示したタイミングチャートと同等である。ただし、第３の位相比較器３０内の第５の検出手段３１および第６の検出手段３２は、デジタルホールド機能を有している。
Next, the operation of the
第３の位相比較器３０は、入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３を入力とする。そして、第５の検出手段３１は、入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ３の振幅のサンプリングを開始し、入力データＤＡＴＡ＿ＩＮの立ち下がりタイミングでクロックＣＬＫ＿ＩＮ３の振幅をデジタルホールドし、第３の信号選択手段３３に出力する。
The
第６の検出手段３２は、入力データＤＡＴＡ＿ＩＮの立ち下がりタイミングでクロックＣＬＫ＿ＩＮ３の振幅のサンプリングを開始し、入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ３の振幅をデジタルホールドし、第３の信号選択手段３３に出力する。 The sixth detection means 32 starts sampling the amplitude of the clock CLK_IN3 at the falling timing of the input data DATA_IN, digitally holds the amplitude of the clock CLK_IN3 at the rising timing of the input data DATA_IN, and sends it to the third signal selection means 33. Output.
そして、第３の信号選択手段３３は、入力データＤＡＴＡ＿ＩＮの極性（ＨまたはＬ）に応じて、第５の検出手段３１の出力値または第６の検出手段３２の出力値のいずれかを選択し、出力する。このようにして、第３の位相比較器３０は、クロックＣＬＫ＿ＩＮ３の振幅をデジタルホールドして出力する。
Then, the third signal selection means 33 selects either the output value of the fifth detection means 31 or the output value of the sixth detection means 32 according to the polarity (H or L) of the input data DATA_IN. ,Output. In this way, the
次に、第１の位相比較器１０〜第３の位相比較器３０の入出力特性について説明する。図３は、本発明の実施の形態１における位相比較器の入出力特性についてフルレートの場合とハーフレートの場合とを比較した図である。横軸は、入力クロックに対する入力データの遅延量であり、縦軸は、位相比較器からの出力値である。
Next, input / output characteristics of the
入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ１との関係がフルレートである場合には、第１の位相比較器１０の入出力特性は、図３（ａ）の点線で示すＰＤＩ＿ＯＵＴとなり、その形状は、クロックＣＬＫ＿ＩＮ１と同等となる。
When the relationship between the input data DATA_IN and the clock CLK_IN1 is a full rate, the input / output characteristic of the
一方、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ１との関係がハーフレートである場合には、第１の位相比較器１０の入出力特性は、図３（ｂ）の点線で示すＰＤＩ＿ＯＵＴとなり、クロックＣＬＫ＿ＩＮ１周期の２倍となる。なお、図３（ｂ）の点線で示すこのＰＤＩ＿ＯＵＴに関しては、実施の形態２においても、図面を用いて説明する。
On the other hand, when the relationship between the input data DATA_IN and the clock CLK_IN1 is a half rate, the input / output characteristic of the
また、第３の位相比較器３０は、フルレートで正常動作し、クロックＣＬＫ＿ＩＮ１から位相が１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３の振幅をデジタルホールドする。したがって、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ３との関係がフルレートである場合には、振幅のデジタルホールドを出力する第３の位相比較器３０の入出力特性は、図３（ａ）の実線で示すＰＤＱ＿ＯＵＴとなる。すなわち、第３の位相比較器３０の入出力特性ＰＤＱ＿ＯＵＴは、図３（ａ）の点線で示すＰＤＩ＿ＯＵＴをデジタル化し、位相を１／４周期だけ遅らせたものとなる。
The
一方、第１の位相比較器１０と同構成を有する第２の位相比較器２０は、ハーフレートでも正常動作し、クロックＣＬＫ＿ＩＮ１から位相が１／８周期だけ遅れたクロックＣＬＫ＿ＩＮ２の振幅をデジタルホールドする。したがって、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ２との関係がハーフレートである場合には、振幅のデジタルホールドを出力する第２の位相比較器２０の入出力特性は、図３（ｂ）の実線で示すＰＤＱ＿ＯＵＴとなる。すなわち、第２の位相比較器２０の入出力特性ＰＤＱ＿ＯＵＴは、図３（ｂ）の点線で示すＰＤＩ＿ＯＵＴをデジタル化し、位相を１／８周期だけ遅らせたものとなる。
On the other hand, the
次に、３個の位相比較器の後段に設けられた第４の信号選択手段４０、周波数比較手段５０、および第５の信号選択手段６０のそれぞれの機能について説明する。まず、第４の信号選択手段４０は、第２の位相比較器２０の出力と、第３の位相比較器３０の出力とを入力とし、外部から設定されるハーフレートあるいはフルレートの条件に応じて、どちらか１つを選択して出力する。
Next, functions of the fourth
具体的には、第４の信号選択手段４０は、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ１との関係がフルレートである外部設定を受けた場合には、第３の位相比較器３０の出力（すなわち、図３（ａ）の実線で示されたＰＤＱ＿ＯＵＴの入出力特性を有する出力）を選択する。一方、第４の信号選択手段４０は、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ１との関係がハーフレートである外部設定を受けた場合には、第２の位相比較器２０の出力（すなわち、図３（ｂ）の実線で示されたＰＤＱ＿ＯＵＴの入出力特性を有する出力）を選択する。
Specifically, the fourth
次に、周波数比較手段５０は、第１の位相比較器１０の出力信号ＰＤＩ＿ＯＵＴと、第４の信号選択手段４０の出力とから、入力データＤＡＴＡ＿ＩＮとクロックＣＬＫ＿ＩＮ１の周波数を比較し、比較結果であるＦＤを、第５の信号選択手段６０に出力する。この第５の信号選択手段６０による周波数の比較方法としては、従来技術であるビート検出などを用いることができる。
Next, the frequency comparison means 50 compares the frequency of the input data DATA_IN and the clock CLK_IN1 from the output signal PDI_OUT of the
そして、第５の信号選択手段６０は、第１の位相比較器１０の出力信号ＰＤＩ＿ＯＵＴと、周波数比較手段５０の出力信号ＦＤとを入力とし、第４の信号選択手段４０の出力信号の論理により、第１の位相比較器１０の出力信号ＰＤＩ＿ＯＵＴと、周波数比較手段５０の出力信号ＦＤを選択し、出力する。
The fifth
これにより、入力データ信号と入力クロック信号との関係がフルレートの場合には、第４の信号選択手段４０にて、第３の位相比較器３０を選択することにより、周波数／位相比較器の入出力特性は、先の図３（ａ）のようになる。例えば、第５の信号選択手段６０は、第４の信号選択手段４０の出力信号の論理が「Ｌ」の場合には、ＰＤＩ＿ＯＵＴを出力し、第４の信号選択手段４０の出力信号の論理が「Ｈ」の場合には、ＦＤを出力する。
As a result, when the relationship between the input data signal and the input clock signal is a full rate, the fourth signal selection means 40 selects the
この場合、図３（ａ）に示すように、第４の信号選択手段４０の出力信号の論理がＬの間、周波数／位相比較器は、第１の位相比較器１０の出力ＰＤＩ＿ＯＵＴによる位相比較モードとなる。また、第４の信号選択手段４０の出力信号の論理がＨの間、周波数／位相比較器は、周波数比較手段５０の出力ＦＤによる周波数比較モードとなる。
In this case, as shown in FIG. 3A, while the logic of the output signal of the fourth signal selection means 40 is L, the frequency / phase comparator performs phase comparison based on the output PDI_OUT of the
なお、位相比較モード時のＰＤＩ＿ＯＵＴの極性は、図３（ａ）に示すように、正負の両方を取り得る。つまり、図３（ａ）における第４の信号選択手段４０の出力信号の論理が「Ｌ」の期間（すなわち、図３（ａ）の実線で示されたＰＤＱ＿ＯＵＴが「Ｌ」の期間）において、出力ＰＤＩ＿ＯＵＴは、正負の両方を取ることができ、クロックＣＬＫ＿ＩＮ１に対する入力データＤＡＴＡ＿ＩＮの位相の進み・遅れの両方を検出できる。
Note that the polarity of PDI_OUT in the phase comparison mode can be either positive or negative, as shown in FIG. That is, in the period in which the logic of the output signal of the fourth
一方、入力データ信号と入力クロック信号との関係がハーフレートの場合には、第４の信号選択手段４０にて、第２の位相比較器２０を選択することにより、周波数／位相比較器の入出力特性は、図３（ｂ）のようになる。例えば、第５の信号選択手段６０は、第４の信号選択手段４０の出力信号の論理が「Ｌ」の場合には、ＰＤＩ＿ＯＵＴを出力し、第４の信号選択手段４０の出力信号の論理が「Ｈ」の場合には、ＦＤを出力する。
On the other hand, when the relationship between the input data signal and the input clock signal is a half rate, the fourth signal selection means 40 selects the
この場合、図３（ｂ）に示すように、第４の信号選択手段４０の出力信号の論理がＬの間、周波数／位相比較器は、第１の位相比較器１０の出力ＰＤＩ＿ＯＵＴによる位相比較モードとなる。また、第４の信号選択手段４０の出力信号の論理がＨの間、周波数／位相比較器は、周波数比較手段５０の出力ＦＤによる周波数比較モードとなる。
In this case, as shown in FIG. 3B, while the logic of the output signal of the fourth signal selection means 40 is L, the frequency / phase comparator performs phase comparison based on the output PDI_OUT of the
なお、位相比較モード時のＰＤＩ＿ＯＵＴの極性は、図３（ｂ）に示すように、正負の両方を取り得る。つまり、図３（ｂ）における第４の信号選択手段４０の出力信号の論理が「Ｌ」の期間（すなわち、図３（ｂ）の実線で示されたＰＤＱ＿ＯＵＴが「Ｌ」の期間）において、出力ＰＤＩ＿ＯＵＴは、正負の両方を取ることができ、クロックＣＬＫ＿ＩＮ１に対する入力データＤＡＴＡ＿ＩＮの位相の進み・遅れの両方を検出できる。 Note that the polarity of PDI_OUT in the phase comparison mode can be either positive or negative, as shown in FIG. That is, in the period when the logic of the output signal of the fourth signal selection means 40 in FIG. 3B is “L” (that is, the period PDQ_OUT indicated by the solid line in FIG. 3B is “L”), The output PDI_OUT can be both positive and negative, and can detect both the phase advance and delay of the input data DATA_IN with respect to the clock CLK_IN1.
以上のように、実施の形態１によれば、入力データに対して位相がΔ遅れた第１のクロック信号の振幅値をアナログホールドする、ハーフレートに対応可能な第１の位相比較器と、入力データに対して位相がΔ＋１／８周期遅れた第２のクロック信号の振幅をデジタルホールドする、ハーフレートに対応可能な第２の位相比較器と、入力データに対して位相がΔ＋１／４周期遅れた第３のクロック信号の振幅をデジタルホールドする、フルレートに対応可能な第３の位相比較器の３台の位相比較器を用い、フルレートまたはハーフレートの設定に応じて、３台の位相比較器からの出力信号の選択処理および比較処理を行っている。この結果、フルレートとハーフレートの両方のレートに対して、位相比較モードおよび周波数比較モードの２種のモードによる比較動作を行うことのできる周波数／位相比較器を実現することができる。 As described above, according to the first embodiment, the first phase comparator capable of supporting the half rate, which analog-holds the amplitude value of the first clock signal whose phase is delayed by Δ with respect to the input data, A second phase comparator that can digitally hold the amplitude of the second clock signal whose phase is delayed by Δ + 1/8 cycle with respect to the input data, and a phase that is Δ + 1/4 cycle with respect to the input data. Uses three phase comparators, which are digital phase-holding of the delayed third clock signal and can support the full rate, and compare three phases according to the full rate or half rate setting. The selection process and the comparison process of the output signal from the device are performed. As a result, it is possible to realize a frequency / phase comparator capable of performing a comparison operation in two modes of the phase comparison mode and the frequency comparison mode for both the full rate and the half rate.
実施の形態２．
図４は、本発明の実施の形態２における周波数／位相比較器の構成を示すブロック図である。具体的には、先の実施の形態１における図１中の第１のエッジ比較手段１４および第２のエッジ比較手段２４を、位相遅延手段および識別手段で構成した一例を示している。
FIG. 4 is a block diagram showing the configuration of the frequency / phase comparator according to
第１のエッジ比較手段１４は、第１の位相遅延手段１７、第１の識別手段１８、および第２の識別手段１９で構成される。ここで、第１の位相遅延手段１７は、クロックＣＬＫ＿ＩＮ１の位相を、例えば、１／４周期だけ遅らせることができる。同様に、第２のエッジ比較手段２４は、第２の位相遅延手段２７、第３の識別手段２８、および第４の識別手段２９で構成される。ここで、第２の位相遅延手段２７は、クロックＣＬＫ＿ＩＮ２の位相を、例えば、１／４周期だけ遅らせることができる。
The first
次に、タイミングチャートを参照して、第１のエッジ比較手段１４の動作を説明する。図５は、本発明の実施の形態２における第１の位相比較器１０の動作を示すタイミングチャートである。
Next, the operation of the first edge comparison means 14 will be described with reference to the timing chart. FIG. 5 is a timing chart showing the operation of the
この図５のタイミングチャートは、クロックＣＬＫ＿ＩＮ１の位相が入力データＤＡＴＡ＿ＩＮの位相よりもΔだけ遅れている場合を示している。さらに、入力データＤＡＴＡ＿ＩＮは、先の実施の形態１と同様に、ＮＲＺ形式で、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」、「Ｌ」、すなわち、「０」、「１」、「０」、「０」、「１」、「０」、「０」、「１」、「０」、「１」、「０」の順に入力される。 The timing chart of FIG. 5 shows a case where the phase of the clock CLK_IN1 is delayed by Δ from the phase of the input data DATA_IN. Further, as in the first embodiment, the input data DATA_IN is in the NRZ format and is “L”, “H”, “L”, “L”, “H”, “L”, “L”, “ “H”, “L”, “H”, “L”, ie, “0”, “1”, “0”, “0”, “1”, “0”, “0”, “1”, “ It is input in the order of “0”, “1”, “0”.
入力データＤＡＴＡ＿ＩＮが「Ｌ」から「Ｈ」に変化すると、第１の検出手段１１は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。また、第２の検出手段１２は、入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をアナログホールドする。
When the input data DATA_IN changes from “L” to “H”, the
入力データＤＡＴＡ＿ＩＮが「Ｈ」から「Ｌ」に変化すると、第１の検出手段１１は、入力データＤＡＴＡ＿ＩＮの立ち下がりタイミングでクロックＣＬＫ＿ＩＮ１の振幅値をアナログホールドする。また、第２の検出手段１２は、クロックＣＬＫ＿ＩＮ１の振幅値のサンプリングを開始する。
When the input data DATA_IN changes from “H” to “L”, the
第１のエッジ比較手段１４を構成する第１の位相遅延手段１７は、クロックＣＬＫ＿ＩＮ１の位相を１／４周期だけ遅らせる（図５における上から２番目の点線で示されたクロック信号参照）。 The first phase delay means 17 constituting the first edge comparison means 14 delays the phase of the clock CLK_IN1 by ¼ period (refer to the clock signal indicated by the second dotted line from the top in FIG. 5).
第１のエッジ比較手段１４を構成する第１の識別手段１８は、第１の位相遅延手段１７の出力クロックを、入力データＤＡＴＡ＿ＩＮの立下りタイミングで識別する。このため、第１の識別手段１８の出力は、図５中のＥＣ１となる。極性を反転したいＳＨ１の一部分が、ＥＣ１の「Ｈ」区間に入ることより、第１の極性反転手段１５は、ＥＣ１が「Ｈ」の場合のみ、ＳＨ１の極性を反転することで、ＳＨ１の極性を揃えられる。
The first identifying
同様に、第１のエッジ比較手段１４を構成する第２の識別手段１９は、第１の位相遅延手段１７の出力クロックを、入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングで識別する。このため、第２の識別手段１９の出力は、図５中のＥＣ２となる。極性を反転したいＳＨ２の一部分がＥＣ２の「Ｈ」区間に入ることより、第２の極性反転手段１６は、ＥＣ２が「Ｈ」の場合のみ、ＳＨ２の極性を反転することで、ＳＨ２の極性を揃えられる。
Similarly, the
そして、第１の信号選択手段１３は、入力データＤＡＴＡ＿ＩＮが「Ｈ」の期間については、第２の極性反転手段１６の出力を選択して、位相差信号ＦＥＯ１として出力する。一方、第１の信号選択手段１３は、入力データＤＡＴＡ＿ＩＮが「Ｌ」の期間については、第１の極性反転手段１５の出力を選択して、位相差信号ＦＥＯ１として出力する。
The first
このようにして、本実施の形態２における第１のエッジ比較手段１４は、クロックＣＬＫ＿ＩＮ１の位相を１／４周期だけ遅延させ、そのクロックを入力データＤＡＴＡ＿ＩＮの立ち上がりタイミングおよび立ち上がりタイミングで識別する。
In this way, the first
この結果、本実施の形態２における第１の位相比較器１０は、第１の検出手段１１および第２の検出手段１２が、クロックＣＬＫ＿ＩＮ１の立ち上がり状態の振幅値を検出しているのか、それとも立ち下がり状態を検出しているのかを、第１のエッジ比較手段１４によって判別する。
As a result, in the
そして、この第１のエッジ比較手段１４による判別結果を用いて、第１の極性反転手段１５および第２の極性反転手段１６の出力の極性の反転／非反転を決定することにより、位相差信号ＦＥＯ１の極性を揃えることができる（図５参照）。
The phase difference signal is determined by determining the inversion / non-inversion of the polarities of the outputs of the first
次に、タイミングチャートを参照して、ハーフレート時における第１の位相比較器１０の入出力特性（第３（ｂ）の点線で示すＰＤＩ＿ＯＵＴに相当）を説明する。図６は、本発明の実施の形態２における１／４周期遅延させたクロックと入力データの遅れとの位相差の関係を説明するための図である。
Next, the input / output characteristics (corresponding to PDI_OUT indicated by the third (b) dotted line) of the
図６に示すように、入力データＤＩＮと第１の位相遅延手段１７の出力クロック（最上段の実線で示されたクロック）との位相差が±１／４周期を超えた場合には、第１のエッジ比較手段１４によるΔ＋１／４周期遅れクロックの論理が変化する。そのため、第１のエッジ比較手段１４の出力は、反転し、先の図３（ｂ）の点線で示したＰＤＩ＿ＯＵＴのように、第１の位相比較器１０の入出力特性ＰＤＩ＿ＯＵＴは、入力クロック周期の２倍となる（図３（ｂ）参照）。
As shown in FIG. 6, when the phase difference between the input data DIN and the output clock of the first phase delay means 17 (the clock indicated by the uppermost solid line) exceeds ± 1/4 cycle, The logic of the Δ + 1/4 period delayed clock by the one edge comparison means 14 changes. Therefore, the output of the first edge comparison means 14 is inverted, and the input / output characteristic PDI_OUT of the
以上のように、実施の形態２によれば、エッジ比較手段を位相遅延手段および識別手段により構成することで、先の実施の形態１と同様の効果を実現できる。この結果、フルレートとハーフレートの両方のレートに対して、位相比較モードおよび周波数比較モードの２種のモードによる比較動作を行うことのできる周波数／位相比較器を実現することができる。 As described above, according to the second embodiment, the same effect as that of the first embodiment can be realized by configuring the edge comparison unit by the phase delay unit and the identification unit. As a result, it is possible to realize a frequency / phase comparator capable of performing a comparison operation in two modes of the phase comparison mode and the frequency comparison mode for both the full rate and the half rate.
実施の形態３．
図７は、本発明の実施の形態３における周波数／位相比較器の構成を示すブロック図である。先の実施の形態２における図４の構成と比較すると、本実施の形態３における図７の構成は、クロック信号の遅延を行うための構成として、次の３点が異なっている。
Embodiment 3 FIG.
FIG. 7 is a block diagram showing the configuration of the frequency / phase comparator according to Embodiment 3 of the present invention. Compared with the configuration of FIG. 4 in the second embodiment, the configuration of FIG. 7 in the third embodiment is different in the following three points as a configuration for delaying the clock signal.
まず、第１の相違点として、本実施の形態３の周波数／位相比較器は、リング発振器７０をクロック発生源として備えている。また、第２の相違点として、本実施の形態３の周波数／位相比較器は、第１の位相遅延手段１７および第２の位相遅延手段２７を有していない。さらに、第３の相違点として、本実施の形態３の周波数／位相比較器は、入力クロック位相を１／８周期だけ遅らせる第３の位相遅延手段８１、および入力クロック位相に対して１／４周期遅れたクロック位相を１／８周期だけ遅らせる第４の位相遅延手段８２をさらに備えている。ここで、第４の位相遅延手段８２から出力されるクロック信号は、入力クロック位相を３／８周期だけ遅らせた第４のクロック信号に相当する。
First, as a first difference, the frequency / phase comparator of the third embodiment includes a
なお、本実施の形態３において、第１の位相比較器１０は、アナログホールド位相比較部に相当する。また、第２の位相比較器２０、第３の位相比較器３０、第４の信号選択手段４０、第３の位相遅延手段８１、および第４の位相遅延手段８２は、デジタルホールド位相比較部に相当する。さらに、第５の信号選択手段６０は、最終出力信号選択手段に相当する。
In the third embodiment, the
リング発振器７０は、回路遅延量が等しい偶数個の増幅器から構成されるため、位相が１／４周期だけ遅延したクロックも生成することが可能である。したがって、入力データＤＡＴＡ＿ＩＮとの位相差がΔであるクロックＣＬＫ＿ＩＮ１、および入力データＤＡＴＡ＿ＩＮとの位相差がΔ＋１／４周期であるＣＬＫ＿ＩＮ３の２種類のクロックを出力できる。
Since the
入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮより位相がΔ遅れたクロックＣＬＫ＿ＩＮ１と、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３とを入力とする第１の位相比較器１０の動作は、先の実施の形態２で説明した動作と同じになる。
The operation of the
第１の位相比較器１０の入出力特性は、フルレートの場合には、図３（ａ）の点線で示したＰＤＩ＿ＯＵＴとなり、ハーフレートの場合には、図３（ｂ）の点線で示したＰＤＩ＿ＯＵＴとなる。
The input / output characteristics of the
入力データＤＡＴＡ＿ＩＮと、第３の位相遅延手段８１により、入力データＤＡＴＡ＿ＩＮに対し位相がΔ＋１／８周期だけ遅れたクロックと、第４の位相遅延手段８２により、入力データＤＡＴＡ＿ＩＮに対し位相がΔ＋３／８周期だけ遅れたクロックとを入力とする第２の位相比較器２０の動作は、先の実施の形態２で説明した動作と同じある。そして、第２の位相比較器２０の入出力特性は、先の図３（ｂ）の実線で示したＰＤＱ＿ＯＵＴとなる。
The input data DATA_IN and the third phase delay means 81 cause the clock whose phase is delayed by Δ + 1/8 cycle from the input data DATA_IN, and the fourth phase delay means 82 causes the phase to be Δ + 3/8 with respect to the input data DATA_IN. The operation of the
入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮに対し位相がΔ＋１／４周期だけ遅れたクロックを入力とする第３の位相比較器３０の動作は、先の実施の形態２で説明した動作と同じある。そして、第３の位相比較器３０の入出力特性は、先の図３（ａ）の実線で示したＰＤＱ＿ＯＵＴとなる。
The operation of the
以上のように、実施の形態３によれば、クロック信号の遅延を行うための構成として、位相比較器の前段に、リング発振器および位相遅延手段を有する構成を備えることによっても、先の実施の形態１、２と同様の効果を実現できる。この結果、フルレートとハーフレートの両方のレートに対して、位相比較モードおよび周波数比較モードの２種のモードによる比較動作を行うことのできる周波数／位相比較器を実現することができる。
As described above, according to the third embodiment, as a configuration for delaying the clock signal, the configuration including the ring oscillator and the phase delay means is provided in the previous stage of the phase comparator. The same effect as in
実施の形態４．
図８は、本発明の実施の形態４における周波数／位相比較器の構成を示すブロック図である。先の実施の形態１における図１の構成と比較すると、本実施の形態４における図８の構成は、次の４点が異なっている。
FIG. 8 is a block diagram showing the configuration of the frequency / phase comparator according to
まず、第１の相違点として、本実施の形態４の周波数／位相比較器は、位相比較器の前段に、第５の位相遅延手段８３を備えている。この第５の位相遅延手段８３は、入力データＤＡＴＡ＿ＩＮより位相がΔ遅れたクロックＣＬＫ＿ＩＮ１と、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３とを入力とし、位相を１／８周期だけ遅らせることができる。 First, as a first difference, the frequency / phase comparator according to the fourth embodiment includes fifth phase delay means 83 in the preceding stage of the phase comparator. The fifth phase delay means 83 receives a clock CLK_IN1 whose phase is delayed by Δ from the input data DATA_IN and a clock CLK_IN3 whose phase is delayed by Δ + 1/4 cycle from the input data DATA_IN, and has a phase of 1/8 cycle. Can be delayed.
また、第２の相違点として、本実施の形態４の周波数／位相比較器は、位相比較器の前段に、第６の信号選択手段８４を備えている。この第６の信号選択手段８４は、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３と、第５の位相遅延手段８３の出力クロックとを入力し、それらを選択して第５のクロック信号として出力することができる。 Further, as a second difference, the frequency / phase comparator according to the fourth embodiment is provided with sixth signal selection means 84 in the previous stage of the phase comparator. The sixth signal selection means 84 receives the clock CLK_IN3 whose phase is delayed by Δ + 1/4 period from the input data DATA_IN and the output clock of the fifth phase delay means 83, and selects them to select the fifth signal. It can be output as a clock signal.
また、第３の相違点として、本実施の形態４の周波数／位相比較器は、入力データＤＡＴＡ＿ＩＮと、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３を入力とする第３の位相比較器３０を備えていない。さらに、第４の相違点として、本実施の形態４の周波数／位相比較器は、第２の位相比較器２０の出力と第３の位相比較器３０の出力とを選択する第４の信号選択手段４０を備えていない。
As a third difference, the frequency / phase comparator according to the fourth embodiment has a third phase in which the input data DATA_IN and the clock CLK_IN3 whose phase is delayed by Δ + 1/4 cycle from the input data DATA_IN are input. The
なお、本実施の形態４において、第１の位相比較器１０は、アナログホールド位相比較部に相当する。また、第２の位相比較器２０、第５の位相遅延手段８３、および第６の信号選択手段８４は、デジタルホールド位相比較部に相当する。さらに、第５の信号選択手段６０は、最終出力信号選択手段に相当する。
In the fourth embodiment, the
ここで、第５の位相遅延手段８３の入力は、入力データＤＡＴＡ＿ＩＮより位相がΔ遅れたクロックＣＬＫ＿ＩＮ１と、入力データＤＡＴＡ＿ＩＮより位相がΔ１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３との２種類である必要は必ずしも無く、ＤＡＴＡ＿ＩＮに対し位相を１／８周期だけ遅らせることができれば、どちらか１種類でもよい。 Here, the input of the fifth phase delay means 83 needs to be two types, a clock CLK_IN1 whose phase is delayed by Δ from the input data DATA_IN and a clock CLK_IN3 whose phase is delayed by Δ1 / 4 cycle from the input data DATA_IN. Any one of them may be used as long as the phase can be delayed by 1/8 period with respect to DATA_IN.
フルレートの場合には、第６の信号選択手段８４にて、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３を選択することにより、周波数／位相比較器の入出力特性は、先の図３（ａ）となる。また、ハーフレートの場合には、第６の信号選択手段８４にて、第５の位相遅延手段８３の出力（すなわち、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／８周期だけ遅れたクロック）を選択することにより、周波数／位相比較器の入出力特性は、先の図３（ｂ）となる。
In the case of the full rate, by selecting the clock CLK_IN3 whose phase is delayed by Δ + 1/4 cycle from the input data DATA_IN by the sixth signal selection means 84, the input / output characteristics of the frequency / phase comparator are As shown in FIG. In the case of half rate, the sixth
以上のように、実施の形態４によれば、第２の位相比較器に入力されるクロック信号の遅延量を、ハーフレートおよびフルレートに応じて切り換える信号選択手段を、第２の位相比較器の前段に備える構成とすることにより、第３の位相比較器を不要とした上で、先の実施の形態１〜３と同様の効果を実現できる。この結果、フルレートとハーフレートの両方のレートに対して、位相比較モードおよび周波数比較モードの２種のモードによる比較動作を行うことのできる周波数／位相比較器を実現することができる。 As described above, according to the fourth embodiment, the signal selection means for switching the delay amount of the clock signal input to the second phase comparator according to the half rate and the full rate is provided in the second phase comparator. By employing the configuration provided in the preceding stage, the same effects as those of the first to third embodiments can be realized while eliminating the need for the third phase comparator. As a result, it is possible to realize a frequency / phase comparator capable of performing a comparison operation in two modes of the phase comparison mode and the frequency comparison mode for both the full rate and the half rate.
実施の形態５．
図９は、本発明の実施の形態５における周波数／位相比較器の構成を示すブロック図である。具体的には、先の実施の形態４における図８中の第１のエッジ比較手段１４および第２のエッジ比較手段２４を、先の実施の形態２で説明したのと同様に、位相遅延手段および識別手段で構成した一例を示している。
FIG. 9 is a block diagram showing the configuration of the frequency / phase comparator according to the fifth embodiment of the present invention. Specifically, the first
第１のエッジ比較手段１４は、第１の位相遅延手段１７、第１の識別手段１８、および第２の識別手段１９で構成される。ここで、第１の位相遅延手段１７は、クロックＣＬＫ＿ＩＮ１の位相を、例えば、１／４周期だけ遅らせることができる。同様に、第２のエッジ比較手段２４は、第２の位相遅延手段２７、第３の識別手段２８、および第４の識別手段２９で構成される。ここで、第２の位相遅延手段２７は、クロックＣＬＫ＿ＩＮ２の位相を、例えば、１／４周期だけ遅らせることができる。
The first
フルレートの場合には、第６の信号選択手段８４にて、入力データＤＡＴＡ＿ＩＮより位相がΔ＋１／４周期だけ遅れたクロックＣＬＫ＿ＩＮ３を選択することにより、周波数／位相比較器の入出力特性は、先の図３（ａ）となる。また、ハーフレートの場合には、第６の信号選択手段８４にて、第５の位相遅延手段８３出力を選択することにより、周波数／位相比較器の入出力特性は、先の図３（ｂ）となる。 In the case of the full rate, by selecting the clock CLK_IN3 whose phase is delayed by Δ + 1/4 cycle from the input data DATA_IN by the sixth signal selection means 84, the input / output characteristics of the frequency / phase comparator are As shown in FIG. In the case of the half rate, the sixth signal selection means 84 selects the output of the fifth phase delay means 83, so that the input / output characteristics of the frequency / phase comparator are as shown in FIG. )
以上のように、実施の形態５によれば、エッジ比較手段を位相遅延手段および識別手段により構成することで、先の実施の形態４と同様の効果を実現できる。この結果、フルレートとハーフレートの両方のレートに対して、位相比較モードおよび周波数比較モードの２種のモードによる比較動作を行うことのできる周波数／位相比較器を実現することができる。 As described above, according to the fifth embodiment, the same effect as in the fourth embodiment can be realized by configuring the edge comparison means by the phase delay means and the identification means. As a result, it is possible to realize a frequency / phase comparator capable of performing a comparison operation in two modes of the phase comparison mode and the frequency comparison mode for both the full rate and the half rate.
１０ 第１の位相比較器（アナログホールド位相比較部）、１１ 第１の検出手段、１２ 第２の検出手段、１３ 第１の信号選択手段、１４ 第１のエッジ比較手段、１５ 第１の極性反転手段、１６ 第２の極性反転手段、１７ 第１の位相遅延手段、１８ 第１の識別手段、１９ 第２の識別手段、２０ 第２の位相比較器（デジタルホールド位相比較部）、２１ 第３の検出手段、２２ 第４の検出手段、２３ 第２の信号選択手段、２４ 第２のエッジ比較手段、２５ 第３の極性反転手段、２６ 第４の極性反転手段、２７ 第２の位相遅延手段、２８ 第３の識別手段、２９ 第４の識別手段、３０ 第３の位相比較器（デジタルホールド位相比較部）、３１ 第５の検出手段、３２ 第６の検出手段、３３ 第３の信号選択手段、４０ 第４の信号選択手段、５０ 周波数比較手段、６０ 第５の信号選択手段（最終出力信号選択手段）、７０ リング発振器、８１ 第３の位相遅延手段、８２ 第４の位相遅延手段、８３ 第５の位相遅延手段、８４ 第６の信号選択手段。
DESCRIPTION OF
Claims (6)
前記第１のクロック信号よりも位相が１／８周期遅れた第２のクロック信号、および前記第１のクロック信号よりも位相が１／４周期遅れた第３のクロック信号に基づいて、前記入力データ信号の速度が前記第１のクロック信号の周波数の２倍となるハーフレートの場合には、前記入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて前記第２のクロック信号の振幅を検出し、前記第２のクロック信号の傾き識別結果および前記入力データ信号の極性に応じてそれぞれの検出結果を反転／選択処理することにより前記第２のクロック信号の振幅のデジタルホールド値を出力し、前記入力データ信号の速度と前記第１のクロック信号の周波数が等しいフルレートの場合には、前記入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて前記第３のクロック信号の振幅を検出し、前記入力データ信号の極性に応じてそれぞれの検出結果を選択処理することにより、前記第３のクロック信号の振幅のデジタルホールド値を出力するデジタルホールド位相比較部と、
前記アナログホールド位相比較部から出力されるアナログホールド値、および前記デジタルホールド位相比較部から出力されるデジタルホールド値に基づいて、前記入力データ信号と前記第１のクロック信号との周波数比較を行って比較結果を出力する周波数比較手段と、
前記デジタルホールド位相比較部から出力されるデジタルホールド値の極性に応じて、前記アナログホールド位相比較部からの出力値または前記周波数比較手段からの出力値のいずれかを選択出力する最終出力信号選択手段と
を備えることを特徴とする周波数／位相比較器。 Based on the input data signal and the first clock signal, the amplitude value of the first clock signal is detected at each of the rising timing and falling timing of the input data signal, and the inclination identification result of the first clock signal And an analog hold phase comparator that outputs an analog hold value of the amplitude value of the first clock signal by inverting / selecting each detection result according to the polarity of the input data signal,
The input is based on a second clock signal whose phase is delayed by 1/8 cycle from the first clock signal, and a third clock signal whose phase is delayed by 1/4 cycle from the first clock signal. When the data signal speed is a half rate that is twice the frequency of the first clock signal, the amplitude of the second clock signal is detected at each of the rising timing and falling timing of the input data signal. Output the digital hold value of the amplitude of the second clock signal by inverting / selecting each detection result according to the slope identification result of the second clock signal and the polarity of the input data signal, When the speed of the input data signal and the frequency of the first clock signal are equal to the full rate, the rising edge of the input data signal The amplitude of the third clock signal is detected at each of the timing and the fall timing, and each detection result is selected according to the polarity of the input data signal, thereby digitally calculating the amplitude of the third clock signal. A digital hold phase comparator that outputs a hold value;
Based on the analog hold value output from the analog hold phase comparison unit and the digital hold value output from the digital hold phase comparison unit, frequency comparison between the input data signal and the first clock signal is performed. A frequency comparison means for outputting a comparison result;
Final output signal selection means for selectively outputting either the output value from the analog hold phase comparison section or the output value from the frequency comparison section in accordance with the polarity of the digital hold value output from the digital hold phase comparison section And a frequency / phase comparator comprising:
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第１の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第２の検出手段と、
前記第１の検出手段および前記第２の検出手段に入力される前記第１のクロック信号の傾きを識別する第１のエッジ比較手段と、
前記第１のエッジ比較手段の出力に応じて前記第１の検出手段の検出結果の極性を反転する第１の極性反転手段と、
前記第１のエッジ比較手段の出力に応じて前記第２の検出手段の検出結果の極性を反転する第２の極性反転手段と、
前記入力データ信号の極性に応じて前記第１の極性反転手段の出力値または前記第２の極性反転手段の出力値のいずれかを選択して前記第１のクロック信号の振幅値のアナログホールド値を出力する第１の信号選択手段と
を有する第１の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第２のクロック信号の振幅をデジタルホールド値として検出する第３の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第２のクロック信号の振幅をデジタルホールド値として検出する第４の検出手段と、
前記第３の検出手段および前記第４の検出手段に入力される前記第２のクロック信号の傾きを識別する第２のエッジ比較手段と、
前記第２のエッジ比較手段の出力に応じて前記第３の検出手段の検出結果の極性を反転する第３の極性反転手段と、
前記第２のエッジ比較手段の出力に応じて前記第４の検出手段の検出結果の極性を反転する第４の極性反転手段と
前記入力データ信号の極性に応じて前記第３の極性反転手段の出力値または前記第４の極性反転手段の出力値のいずれかを選択して前記第２のクロック信号の振幅のデジタルホールド値を出力する第２の信号選択手段と
を有する第２の位相比較器と、
前記入力データ信号の立ち下がりタイミングで前記第３のクロック信号の振幅をデジタルホールド値として検出する第５の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第３のクロック信号の振幅をデジタルホールド値として検出する第６の検出手段と、
前記入力データ信号の極性に応じて前記第５の検出手段の出力値または前記第６の検出手段の出力値のいずれかを選択して前記第３のクロック信号の振幅のデジタルホールド値を出力する第３の信号選択手段と
を有する第３の位相比較器と
前記ハーフレートの場合には前記第２の位相比較器の出力値を選択出力し、前記フルレートの場合には前記第３の位相比較器の出力値を選択出力する第４の信号選択手段と
で構成される
ことを特徴とする周波数／位相比較器。 The frequency / phase comparator of claim 1.
The analog hold phase comparison unit is
First detection means for detecting an amplitude value of the first clock signal as an analog hold value at a falling timing of the input data signal;
Second detection means for detecting an amplitude value of the first clock signal as an analog hold value at a rising timing of the input data signal;
First edge comparison means for identifying a slope of the first clock signal input to the first detection means and the second detection means;
First polarity inversion means for inverting the polarity of the detection result of the first detection means in accordance with the output of the first edge comparison means;
A second polarity inversion means for inverting the polarity of the detection result of the second detection means in accordance with the output of the first edge comparison means;
An analog hold value of the amplitude value of the first clock signal by selecting either the output value of the first polarity inverting means or the output value of the second polarity inverting means according to the polarity of the input data signal And a first phase comparator having first signal selection means for outputting
The digital hold phase comparison unit
Third detection means for detecting the amplitude of the second clock signal as a digital hold value at the falling timing of the input data signal;
Fourth detection means for detecting the amplitude of the second clock signal as a digital hold value at the rising timing of the input data signal;
Second edge comparison means for identifying the slope of the second clock signal input to the third detection means and the fourth detection means;
Third polarity inverting means for inverting the polarity of the detection result of the third detecting means in accordance with the output of the second edge comparing means;
A fourth polarity inversion means for inverting the polarity of the detection result of the fourth detection means in accordance with the output of the second edge comparison means; and a third polarity inversion means in accordance with the polarity of the input data signal. A second phase comparator having second signal selection means for selecting either an output value or an output value of the fourth polarity inverting means and outputting a digital hold value of the amplitude of the second clock signal. When,
Fifth detection means for detecting the amplitude of the third clock signal as a digital hold value at the falling timing of the input data signal;
Sixth detection means for detecting an amplitude of the third clock signal as a digital hold value at a rising timing of the input data signal;
According to the polarity of the input data signal, either the output value of the fifth detection means or the output value of the sixth detection means is selected and the digital hold value of the amplitude of the third clock signal is output. A third phase comparator having a third signal selection means; and, in the case of the half rate, the output value of the second phase comparator is selectively output, and in the case of the full rate, the third phase comparator is selected. And a fourth signal selection means for selectively outputting the output value of the detector.
前記第１の位相比較器に含まれる前記第１のエッジ比較手段は、
前記第１のクロック信号の位相を遅延させる第１の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第１の位相遅延手段の出力値を識別する第１の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第１の位相遅延手段の出力値を識別する第２の識別手段と
で構成され、
前記第１の位相比較器に含まれる前記第１の極性反転手段は、前記第１の識別手段の出力に応じて前記第１の検出手段の検出結果の極性を反転し、
前記第１の位相比較器に含まれる前記第２の極性反転手段は、前記第２の識別手段の出力に応じて前記第２の検出手段の検出結果の極性を反転し、
前記第２の位相比較器に含まれる前記第２のエッジ比較手段は、
前記第２のクロック信号の位相を遅延させる第２の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第２の位相遅延手段の出力値を識別する第３の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第２の位相遅延手段の出力値を識別する第４の識別手段と
で構成され、
前記第２の位相比較器に含まれる前記第３の極性反転手段は、前記第３の識別手段の出力に応じて前記第３の検出手段の検出結果の極性を反転し、
前記第２の位相比較器に含まれる前記第４の極性反転手段は、前記第４の識別手段の出力に応じて前記第４の検出手段の検出結果の極性を反転する
ことを特徴とする周波数／位相比較器。 The frequency / phase comparator according to claim 2,
The first edge comparison means included in the first phase comparator includes:
First phase delay means for delaying the phase of the first clock signal;
First identification means for identifying an output value of the first phase delay means at a falling timing of the input data signal;
A second identification means for identifying the output value of the first phase delay means at the rising timing of the input data signal;
The first polarity inversion means included in the first phase comparator inverts the polarity of the detection result of the first detection means according to the output of the first identification means,
The second polarity inversion means included in the first phase comparator inverts the polarity of the detection result of the second detection means according to the output of the second identification means,
The second edge comparison means included in the second phase comparator includes:
Second phase delay means for delaying the phase of the second clock signal;
Third identifying means for identifying the output value of the second phase delay means at the falling timing of the input data signal;
And a fourth identification means for identifying the output value of the second phase delay means at the rising timing of the input data signal,
The third polarity inversion means included in the second phase comparator inverts the polarity of the detection result of the third detection means according to the output of the third identification means,
The fourth polarity inversion means included in the second phase comparator inverts the polarity of the detection result of the fourth detection means in accordance with the output of the fourth identification means. / Phase comparator.
前記第１のクロック信号および前記第３のクロック信号を生成するリング発振器をさらに備え、
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第１の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第２の検出手段と、
前記入力データ信号の立ち下がりタイミングで、前記リング発生器で生成された前記第３のクロック信号を識別する第１の識別手段と、
前記入力データ信号の立ち上がりタイミングで、前記リング発生器で生成された前記第３のクロック信号を識別する第２の識別手段と、
前記第１の識別手段の出力に応じて前記第１の検出手段の検出結果の極性を反転する第１の極性反転手段と、
前記第２の識別手段の出力に応じて前記第２の検出手段の検出結果の極性を反転する第２の極性反転手段と、
前記入力データ信号の極性に応じて前記第１の極性反転手段の出力値または前記第２の極性反転手段の出力値のいずれかを選択して前記第１のクロック信号の振幅値のアナログホールド値を出力する第１の信号選択手段と
を有する第１の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記リング発生器で生成された前記第１のクロック信号の位相を１／８周期遅延させて第２のクロック信号を生成する第３の位相遅延回路と、
前記リング発生器で生成された前記第３のクロック信号の位相を１／８周期遅延させて前記第１のクロック信号よりも位相が３／８周期遅れた第４のクロック信号を生成する第４の位相遅延回路と、
前記入力データ信号の立ち下がりタイミングで、前記第３の位相遅延手段で生成された前記第２のクロック信号の振幅をデジタルホールド値として検出する第３の検出手段と、
前記入力データ信号の立ち上がりタイミングで、前記第３の位相遅延手段で生成された前記第２のクロック信号の振幅をデジタルホールド値として検出する第４の検出手段と、
前記入力データ信号の立ち下がりタイミングで、前記第４の位相遅延手段により生成された前記第４のクロック信号を識別する第３の識別手段と、
前記入力データ信号の立ち上がりタイミングで、前記第４の位相遅延手段により生成された前記第４のクロック信号を識別する第４の識別手段と
前記第３の識別手段の出力に応じて前記第３の検出手段の検出結果の極性を反転する第３の極性反転手段と、
前記第４の識別手段の出力に応じて前記第４の検出手段の検出結果の極性を反転する第４の極性反転手段と
前記入力データ信号の極性に応じて前記第３の極性反転手段の出力値または前記第４の極性反転手段の出力値のいずれかを選択して前記第２のクロック信号の振幅のデジタルホールド値を出力する第２の信号選択手段と
を有する第２の位相比較器と、
前記入力データ信号の立ち下がりタイミングで、前記リング発振器で生成された前記第３のクロック信号の振幅をデジタルホールド値として検出する第５の検出手段と、
前記入力データ信号の立ち上がりタイミングで、前記リング発振器で生成された前記第３のクロック信号の振幅をデジタルホールド値として検出する第６の検出手段と、
前記入力データ信号の極性に応じて前記第５の検出手段の出力値または前記第６の検出手段の出力値のいずれかを選択して前記第３のクロック信号の振幅のデジタルホールド値を出力する第３の信号選択手段と
を有する第３の位相比較器と
前記ハーフレートの場合には前記第２の位相比較器の出力値を選択出力し、前記フルレートの場合には前記第３の位相比較器の出力値を選択出力する第４の信号選択手段と
で構成される
ことを特徴とする周波数／位相比較器。 The frequency / phase comparator of claim 1.
A ring oscillator for generating the first clock signal and the third clock signal;
The analog hold phase comparison unit is
First detection means for detecting an amplitude value of the first clock signal as an analog hold value at a falling timing of the input data signal;
Second detection means for detecting an amplitude value of the first clock signal as an analog hold value at a rising timing of the input data signal;
First identification means for identifying the third clock signal generated by the ring generator at a falling timing of the input data signal;
Second identifying means for identifying the third clock signal generated by the ring generator at a rising timing of the input data signal;
First polarity inversion means for inverting the polarity of the detection result of the first detection means in accordance with the output of the first identification means;
A second polarity inversion means for inverting the polarity of the detection result of the second detection means according to the output of the second identification means;
An analog hold value of the amplitude value of the first clock signal by selecting either the output value of the first polarity inverting means or the output value of the second polarity inverting means according to the polarity of the input data signal And a first phase comparator having first signal selection means for outputting
The digital hold phase comparison unit
A third phase delay circuit that delays the phase of the first clock signal generated by the ring generator by １ ／ period to generate a second clock signal;
A fourth clock signal is generated by delaying the phase of the third clock signal generated by the ring generator by 1/8 period to generate a fourth clock signal having a phase delayed by 3/8 period from the first clock signal. A phase delay circuit of
Third detection means for detecting, as a digital hold value, an amplitude of the second clock signal generated by the third phase delay means at a falling timing of the input data signal;
Fourth detection means for detecting, as a digital hold value, an amplitude of the second clock signal generated by the third phase delay means at a rising timing of the input data signal;
Third identifying means for identifying the fourth clock signal generated by the fourth phase delay means at the falling timing of the input data signal;
A fourth discriminating unit for discriminating the fourth clock signal generated by the fourth phase delay unit at the rising timing of the input data signal; and the third discriminating unit according to the output of the third discriminating unit Third polarity reversing means for reversing the polarity of the detection result of the detecting means;
A fourth polarity inversion means for inverting the polarity of the detection result of the fourth detection means in accordance with the output of the fourth identification means; and an output of the third polarity inversion means in accordance with the polarity of the input data signal A second phase comparator comprising: second signal selection means for selecting either a value or an output value of the fourth polarity inverting means and outputting a digital hold value of the amplitude of the second clock signal; ,
Fifth detection means for detecting, as a digital hold value, an amplitude of the third clock signal generated by the ring oscillator at a falling timing of the input data signal;
Sixth detection means for detecting, as a digital hold value, an amplitude of the third clock signal generated by the ring oscillator at a rising timing of the input data signal;
According to the polarity of the input data signal, either the output value of the fifth detection means or the output value of the sixth detection means is selected and the digital hold value of the amplitude of the third clock signal is output. A third phase comparator having a third signal selection means; and, in the case of the half rate, the output value of the second phase comparator is selectively output, and in the case of the full rate, the third phase comparator is selected. And a fourth signal selection means for selectively outputting the output value of the detector.
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第１の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第１のクロック信号の振幅値をアナログホールド値として検出する第２の検出手段と、
前記第１の検出手段および前記第２の検出手段に入力される前記第１のクロック信号の傾きを識別する第１のエッジ比較手段と、
前記第１のエッジ比較手段の出力に応じて前記第１の検出手段の検出結果の極性を反転する第１の極性反転手段と、
前記第１のエッジ比較手段の出力に応じて前記第２の検出手段の検出結果の極性を反転する第２の極性反転手段と、
前記入力データ信号の極性に応じて前記第１の極性反転手段の出力値または前記第２の極性反転手段の出力値のいずれかを選択して前記第１のクロック信号の振幅値のアナログホールド値を出力する第１の信号選択手段と
を有する第１の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記第１のクロック信号または前記第３のクロック信号の少なくとも一方のクロック信号を入力とし、前記入力データ信号よりも位相が１／８周期遅れた第２のクロック信号を生成する第５の位相遅延手段と、
前記フルレートの場合には前記第３のクロック信号を選択し、前記ハーフレートの場合には前記第５の位相遅延手段で生成された前記第２のクロック信号を選択し、第５のクロック信号として出力する第６の信号選択手段と、
前記入力データ信号の立ち下がりタイミングで前記第５のクロック信号の振幅をデジタルホールド値として検出する第３の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第５のクロック信号の振幅をデジタルホールド値として検出する第４の検出手段と、
前記第３の検出手段および前記第４の検出手段に入力される前記第５のクロック信号の傾きを識別する第２のエッジ比較手段と、
前記第２のエッジ比較手段の出力に応じて前記第３の検出手段の検出結果の極性を反転する第３の極性反転手段と、
前記第２のエッジ比較手段の出力に応じて前記第４の検出手段の検出結果の極性を反転する第４の極性反転手段と
前記入力データ信号の極性に応じて前記第３の極性反転手段の出力値または前記第４の極性反転手段の出力値のいずれかを選択して前記第５のクロック信号の振幅のデジタルホールド値を出力する第２の信号選択手段と
を有する第２の位相比較器で構成される
ことを特徴とする周波数／位相比較器。 The frequency / phase comparator of claim 1.
The analog hold phase comparison unit is
First detection means for detecting an amplitude value of the first clock signal as an analog hold value at a falling timing of the input data signal;
Second detection means for detecting an amplitude value of the first clock signal as an analog hold value at a rising timing of the input data signal;
First edge comparison means for identifying a slope of the first clock signal input to the first detection means and the second detection means;
First polarity inversion means for inverting the polarity of the detection result of the first detection means in accordance with the output of the first edge comparison means;
A second polarity inversion means for inverting the polarity of the detection result of the second detection means in accordance with the output of the first edge comparison means;
An analog hold value of the amplitude value of the first clock signal by selecting either the output value of the first polarity inverting means or the output value of the second polarity inverting means according to the polarity of the input data signal And a first phase comparator having first signal selection means for outputting
The digital hold phase comparison unit
A fifth phase delay that receives at least one of the first clock signal and the third clock signal as input and generates a second clock signal whose phase is delayed by 1/8 cycle from the input data signal. Means,
In the case of the full rate, the third clock signal is selected, and in the case of the half rate, the second clock signal generated by the fifth phase delay means is selected and used as a fifth clock signal. Sixth signal selection means for outputting;
Third detection means for detecting an amplitude of the fifth clock signal as a digital hold value at a falling timing of the input data signal;
Fourth detection means for detecting an amplitude of the fifth clock signal as a digital hold value at a rising timing of the input data signal;
Second edge comparison means for identifying the slope of the fifth clock signal input to the third detection means and the fourth detection means;
Third polarity inverting means for inverting the polarity of the detection result of the third detecting means in accordance with the output of the second edge comparing means;
A fourth polarity inversion means for inverting the polarity of the detection result of the fourth detection means in accordance with the output of the second edge comparison means; and a third polarity inversion means in accordance with the polarity of the input data signal. A second phase comparator having second signal selection means for selecting either an output value or an output value of the fourth polarity inverting means and outputting a digital hold value of the amplitude of the fifth clock signal A frequency / phase comparator comprising:
前記第１の位相比較器に含まれる前記第１のエッジ比較手段は、
前記第１のクロック信号の位相を遅延させる第１の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第１の位相遅延手段の出力値を識別する第１の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第１の位相遅延手段の出力値を識別する第２の識別手段と
で構成され、
前記第１の位相比較器に含まれる前記第１の極性反転手段は、前記第１の識別手段の出力に応じて前記第１の検出手段の検出結果の極性を反転し、
前記第１の位相比較器に含まれる前記第２の極性反転手段は、前記第２の識別手段の出力に応じて前記第２の検出手段の検出結果の極性を反転し、
前記第２の位相比較器に含まれる前記第２のエッジ比較手段は、
前記第６の信号選択手段から出力された第５のクロック信号の位相を遅延させる第２の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第２の位相遅延手段の出力値を識別する第３の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第２の位相遅延手段の出力値を識別する第４の識別手段と
で構成され、
前記第２の位相比較器に含まれる前記第３の極性反転手段は、前記第３の識別手段の出力に応じて前記第３の検出手段の検出結果の極性を反転し、
前記第２の位相比較器に含まれる前記第４の極性反転手段は、前記第４の識別手段の出力に応じて前記第４の検出手段の検出結果の極性を反転する
ことを特徴とする周波数／位相比較器。 The frequency / phase comparator according to claim 5,
The first edge comparison means included in the first phase comparator includes:
First phase delay means for delaying the phase of the first clock signal;
First identification means for identifying an output value of the first phase delay means at a falling timing of the input data signal;
A second identification means for identifying the output value of the first phase delay means at the rising timing of the input data signal;
The first polarity inversion means included in the first phase comparator inverts the polarity of the detection result of the first detection means according to the output of the first identification means,
The second polarity inversion means included in the first phase comparator inverts the polarity of the detection result of the second detection means according to the output of the second identification means,
The second edge comparison means included in the second phase comparator includes:
Second phase delay means for delaying the phase of the fifth clock signal output from the sixth signal selection means;
Third identifying means for identifying the output value of the second phase delay means at the falling timing of the input data signal;
And a fourth identification means for identifying the output value of the second phase delay means at the rising timing of the input data signal,
The third polarity inversion means included in the second phase comparator inverts the polarity of the detection result of the third detection means according to the output of the third identification means,
The fourth polarity inversion means included in the second phase comparator inverts the polarity of the detection result of the fourth detection means in accordance with the output of the fourth identification means. / Phase comparator.
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