JP4199793B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、スタンバイ時における消費電力を低減するための疑似電源配線を有する半導体装置に関する。

近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショールド電流が増大するという問題が生じる。このような問題を解決すべく、特許文献１，２には、スタンバイ時において論理が固定される回路ブロックの電源配線を主電源配線と疑似電源配線に分ける方法が提案されている。

図７は、疑似電源配線を用いた従来の半導体装置の回路図である。

図７に示す回路は、４段のインバータ１１〜１４からなる回路ブロック１０を備えている。回路ブロック１０は、スタンバイ時において論理が固定される回路ブロックであり、本例では、スタンバイ時においてその入力信号ＩＮがハイレベルに固定される。当然ながら、アクティブ時においては入力信号ＩＮの論理値は随時変動する。

図７に示す回路には３つの電源配線、つまり、電源電位が供給される主電源配線ＶＤＤ及び疑似電源配線ＶＤＴと、接地電位が供給される主電源配線ＶＳＳが設けられている。主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間には、Ｐチャンネル型ＭＯＳトランジスタ２０が設けられており、そのゲート電極にはスタンバイ信号ＳＴが供給される。

スタンバイ信号ＳＴは、回路ブロック１０をスタンバイ状態とする場合にハイレベルとなる信号であり、回路ブロック１０がアクティブ状態である場合にはローレベルに維持される。このため、アクティブ時においては、主電源配線ＶＤＤと疑似電源配線ＶＤＴはＰチャンネル型ＭＯＳトランジスタ２０を介して短絡される。一方、スタンバイ時においては、Ｐチャンネル型ＭＯＳトランジスタ２０が非導通状態となることから、疑似電源配線ＶＤＴは主電源配線ＶＤＤから切り離され、ほとんど電源電位が供給されなくなる。

また、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＴと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと主電源配線ＶＳＳとの間に接続されている。上述の通り、アクティブ時においては主電源配線ＶＤＤと疑似電源配線ＶＤＴは短絡されることから、全てのインバータ１１〜１４の両電源端には電源電圧が正しく印加され、これにより、回路ブロック１０は正常に動作を行うことができる。したがって、回路ブロック１０の出力信号ＯＵＴは、入力信号ＩＮの論理値に応じた正しい値となる。

これに対し、スタンバイ時においては、疑似電源配線ＶＤＴが主電源配線ＶＤＤから切り離されることから、初段のインバータ１１及び３段目のインバータ１３に含まれるＰチャンネル型ＭＯＳトランジスタ１１ｐ，１３ｐのソースには電源電位がほとんど供給されなくなる。

しかしながら、スタンバイ時においては入力信号ＩＮがハイレベルに固定されることから、各インバータ１１〜１４において導通状態となるトランジスタは、図７に示すＮチャンネル型ＭＯＳトランジスタ１１ｎ、Ｐチャンネル型ＭＯＳトランジスタ１２ｐ、Ｎチャンネル型ＭＯＳトランジスタ１３ｎ、Ｐチャンネル型ＭＯＳトランジスタ１４ｐに固定される。そして、これらトランジスタのソースは主電源配線ＶＤＤ又は主電源配線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。

一方、スタンバイ時において非導通状態となるＰチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐのソースについては、主電源配線ＶＤＤから切り離された疑似電源配線ＶＤＴに接続されていることから、サブスレッショールド電流はほとんど流れなくなる。これにより、回路ブロック１０のスタンバイ時における消費電力を低減することが可能となる。

しかしながら、スタンバイ時においても疑似電源配線ＶＤＴと主電源配線ＶＤＤとが完全に切断されているわけではなく、Ｐチャンネル型ＭＯＳトランジスタ２０を流れるサブスレッショールド電流によって、疑似電源配線ＶＤＴには僅かな電流が供給され続ける。このため、Ｐチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐのサブスレッショールド電流も完全にはゼロとはならず、Ｐチャンネル型ＭＯＳトランジスタ２０を流れるサブスレッショールド電流がＰチャンネル型ＭＯＳトランジスタ１１ｐ、１３ｐに流れ込むことになる。

サブスレッショールド電流はトランジスタサイズを小型化することにより低減することができるが、Ｐチャンネル型ＭＯＳトランジスタ２０にはアクティブ時において回路ブロック１０を動作させるのに十分な駆動能力が要求されることから、トランジスタサイズを小型化することは本質的に困難である。

尚、スタンバイ時において疑似電源配線ＶＤＴに流れるサブスレッショールド電流を低減する方法としては、Ｐチャンネル型ＭＯＳトランジスタ２０の代わりにＮチャンネル型ＭＯＳトランジスタを用い、スタンバイ時においてＮチャンネル型ＭＯＳトランジスタのゲート−ソース間を逆バイアスする方法が考えられる。

しかしながら、主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間をＮチャンネル型ＭＯＳトランジスタによって接続した場合、アクティブ時においてゲート電極に２×ＶＤＤの高電位を供給する必要がある。このようなレベルの信号は、レベル変換回路などを用いて生成可能であるが、レベル変換回路を通過させると信号が多少遅延するため、回路ブロック１０をスタンバイ状態からアクティブ状態に切り替えるタイミングが遅れるという新たな問題が生じてしまう。
特開２０００−１３２１５号公報 特開２０００−４８５６８号公報

本発明は、このような問題を解決すべくなされたものであって、スタンバイ状態からアクティブ状態への切り替え速度の低下を抑制しつつ、スタンバイ時における消費電力をより低減可能な半導体装置を提供することを目的とする。

本発明による半導体装置は、主電源配線と、疑似電源配線と、複数のトランジスタを含み、スタンバイ時において非導通状態に固定される少なくとも一部のトランジスタのソースが疑似電源配線に接続された回路ブロックと、主電源配線と疑似電源配線との間に並列に接続され、アクティブ時において導通状態となるＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタとを備えることを特徴とする。

本発明によれば、主電源配線と疑似電源配線とを接続するトランジスタとしてＮチャンネル型ＭＯＳトランジスタ及びＰチャンネル型ＭＯＳトランジスタの両方を用い、アクティブ時において両方を導通状態としていることから、スタンバイ状態からアクティブ状態への切り替え速度の低下を抑制しつつ、スタンバイ時における消費電力を低減することが可能となる。

つまり、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタの駆動能力に差を設け、駆動能力の大きい側をスタンバイ時において逆バイアスし、駆動能力の小さい側をアクティブ遷移時に高速に導通させればよい。駆動能力の大きい側は、回路ブロックを動作させるのに十分な駆動能力に設定すればよく、駆動能力の小さい側は、疑似電源配線の配線容量を充電するのに十分な駆動能力に設定すれば足りる。

このように、本発明によれば、スタンバイ状態からアクティブ状態への切り替え速度の低下を抑制しつつ、スタンバイ時における消費電力を低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置の回路図である。

図１に示すように、本実施形態による半導体装置は、図７に示した回路と同様、４段のインバータ１１〜１４からなる回路ブロック１０を備えている。回路ブロック１０は、スタンバイ時において論理が固定される回路ブロックであり、スタンバイ時においてその入力信号ＩＮがハイレベルに固定される。また、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＴと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと主電源配線ＶＳＳとの間に接続されている。

本実施形態においても、３つの電源配線、つまり、主電源配線ＶＤＤ、疑似電源配線ＶＤＴ及び主電源配線ＶＳＳが設けられているが、本実施形態では、主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間に、Ｐチャンネル型ＭＯＳトランジスタ３１とＮチャンネル型ＭＯＳトランジスタ３２が並列に接続されている。並列接続されたこれら２つのトランジスタはいずれもアクティブ時において導通状態となるトランジスタであり、Ｐチャンネル型ＭＯＳトランジスタ３１のゲート電極にはスタンバイ信号ＳＴが供給され、Ｎチャンネル型ＭＯＳトランジスタ３２のゲート電極にはレベル変換回路３０の出力であるスタンバイ信号ＳＴＮが供給される。

本実施形態において、Ｐチャンネル型ＭＯＳトランジスタ３１とＮチャンネル型ＭＯＳトランジスタ３２の駆動能力には、大きな差が設けられている。具体的に説明すると、Ｐチャンネル型ＭＯＳトランジスタ３１の駆動能力は、回路ブロック１０を動作させるのに十分な駆動能力未満であって、疑似電源配線ＶＤＴの配線容量を充電するのに十分な駆動能力に設定されている。つまり、Ｐチャンネル型ＭＯＳトランジスタ３１単独では回路ブロック１０を駆動することはできず、電源系のドライバとしてはトランジスタサイズが非常に小さく設定されている。これに対し、Ｎチャンネル型ＭＯＳトランジスタ３２の駆動能力は、回路ブロック１０を動作させるのに十分な駆動能力、つまり、電源系のドライバが通常有する駆動能力に設定されている。

実際のチャネル幅（Ｗ）については、回路ブロック１０の回路規模や、疑似電源配線ＶＤＴの配線容量によるが、Ｐチャンネル型ＭＯＳトランジスタ３１のチャネル幅をＷｐとし、Ｎチャンネル型ＭＯＳトランジスタ３２のチャネル幅をＷｎとした場合、
１０×Ｗｐ＜Ｗｎ
に設定することが好ましく、
３０×Ｗｐ＜Ｗｎ
に設定することがより好ましい。

レベル変換回路３０は、スタンバイ信号ＳＴを受けて、その論理値を反転させるとともに振幅を２倍に拡大する回路である。

図２は、レベル変換回路３０の動作を説明するための波形図である。

図２に示すように、時刻ｔ１１以前の期間は回路ブロック１０がスタンバイ状態であり、このため時刻ｔ１１以前においてはスタンバイ信号ＳＴがハイレベル（＝ＶＤＤ）となっている。これを受けて、レベル変換回路３０の出力であるスタンバイ信号ＳＴＮはローレベル（＝ＶＳＳ）となっている。

これにより、Ｐチャンネル型ＭＯＳトランジスタ３１のゲート−ソース間電圧はゼロとなるため、非導通状態に保たれる。ゲート−ソース間電圧がゼロである場合、ソース−ドレイン間にはサブスレッショールド電流が流れるが、上述の通り、Ｐチャンネル型ＭＯＳトランジスタ３１の電流駆動能力は十分に小さく設定されていることから、サブスレッショールド電流も十分に小さく抑えられる。

一方、Ｎチャンネル型ＭＯＳトランジスタ３２のゲート電位はＶＳＳであることから、そのゲート−ソース間電圧は−ＶＤＤ、つまり逆バイアスとなる。このため、Ｎチャンネル型ＭＯＳトランジスタ３２は、非導通状態に保たれるとともに、サブスレッショールド電流はほぼゼロとなる。

次に、時刻ｔ１１において回路ブロック１０をアクティブ状態とすべく、スタンバイ信号ＳＴをローレベル（＝ＶＳＳ）に変化させると、レベル変換回路３０の出力であるスタンバイ信号ＳＴＮはハイレベル（＝２×ＶＤＤ）に変化する。しかしながら、このようなレベル変換にはある程度の時間が必要となることから、スタンバイ信号ＳＴの変化タイミングとスタンバイ信号ＳＴＮの変化タイミングは完全には一致せず、時刻ｔ１１から所定の遅延をもった時刻ｔ１２においてスタンバイ信号ＳＴＮが立ち上がることになる。

したがって、時刻ｔ１１から時刻ｔ１２の期間においては、Ｐチャンネル型ＭＯＳトランジスタ３１が導通状態、Ｎチャンネル型ＭＯＳトランジスタ３２が非導通状態となり、Ｐチャンネル型ＭＯＳトランジスタ３１の駆動能力によって疑似電源配線ＶＤＴが充電される。Ｐチャンネル型ＭＯＳトランジスタ３１の駆動能力は非常に小さいものの、上述の通り、疑似電源配線ＶＤＴの配線容量を充電するのに十分な駆動能力を有していることから、疑似電源配線ＶＤＴは直ちにＶＤＤレベルまで上昇し、回路ブロック１０は入力信号ＩＮを受け付け可能な状態となる。

そして、時刻ｔ１２になると、Ｎチャンネル型ＭＯＳトランジスタ３２のゲート−ソース間電圧はＶＤＤ（＝２×ＶＤＤ−ＶＤＤ）となるため、Ｎチャンネル型ＭＯＳトランジスタ３２は導通状態となり、疑似電源配線ＶＤＴは強力に駆動される。これにより、実際に回路ブロック１０に入力信号ＩＮが供給されると、アクティブ状態である回路ブロック１０は正しくスイッチングを行い、これに応じて出力信号ＯＵＴを生成する。

以上説明したように、本実施形態による半導体装置は、主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間に、Ｐチャンネル型ＭＯＳトランジスタ３１とＮチャンネル型ＭＯＳトランジスタ３２を並列接続し、アクティブ時においてこれらを導通させる一方、スタンバイ時においてこれらを非導通としている。これにより、スタンバイ状態からアクティブ状態への切り替え速度はＰチャンネル型ＭＯＳトランジスタ３１によって担保されるとともに、スタンバイ時において駆動能力の大きいＮチャンネル型ＭＯＳトランジスタ３２が逆バイアスされることから、スタンバイ時における消費電力を大幅に低減することが可能となる。

次に、本発明の第２の実施形態について説明する。

図３は、本発明の好ましい第２の実施形態による半導体装置の回路図である。

図３に示すように、本実施形態による半導体装置は、主電源配線ＶＳＳの他に疑似電源配線ＶＳＴを備え、主電源配線ＶＳＳと疑似電源配線ＶＳＴとの間にはＮチャンネル型ＭＯＳトランジスタ４１が設けられている。Ｎチャンネル型ＭＯＳトランジスタ４１のゲート電極には、インバータＩＮＶを介してスタンバイ信号ＳＴを反転したスタンバイ信号ＳＴＢが供給される。

本実施形態においては、回路ブロック１０に含まれる４つのインバータ１１〜１４のうち、初段のインバータ１１及び３段目のインバータ１３については、疑似電源配線ＶＤＴと主電源配線ＶＳＳとの間に接続されており、２段目のインバータ１２及び４段目のインバータ１４については、主電源配線ＶＤＤと疑似電源配線ＶＳＴとの間に接続されている。その他の構成については第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

Ｎチャンネル型ＭＯＳトランジスタ４１の駆動能力は、回路ブロック１０を動作させるのに十分な駆動能力、つまり、電源系のドライバが通常有する駆動能力に設定されている。

本実施形態においては、スタンバイ時においてＮチャンネル型ＭＯＳトランジスタ４１が非導通状態となる。このため、スタンバイ時においては、２段目のインバータ１２及び４段目のインバータ１４に含まれるＮチャンネル型ＭＯＳトランジスタ１２ｎ，１４ｎのソースには接地電位がほとんど供給されなくなる。

しかしながら、上述の通り、スタンバイ時においては入力信号ＩＮがハイレベルに固定されており、各インバータ１１〜１４を構成するトランジスタのうち導通状態となるトランジスタのソースは必ず主電源配線ＶＤＤ又は主電源配線ＶＳＳに接続されていることから、スタンバイ時における論理は正しく維持される。そして、スタンバイ時において非導通状態となるＮチャンネル型ＭＯＳトランジスタ１２ｎ、１４ｎのソースについては、主電源配線ＶＳＳから切り離された疑似電源配線ＶＳＴに接続されていることから、サブスレッショールド電流はほとんど流れない。これにより、回路ブロック１０のスタンバイ時における消費電力をよりいっそう低減することが可能となる。

次に、本発明の第３の実施形態について説明する。

図４は、本発明の好ましい第３の実施形態による半導体装置の回路図である。

図４に示すように、本実施形態による半導体装置は、主電源配線ＶＳＳと疑似電源配線ＶＳＴとの間に接続されたＰチャンネル型ＭＯＳトランジスタ４２と、Ｐチャンネル型ＭＯＳトランジスタ４２のゲート電極にスタンバイ信号ＳＴＰを供給するレベル変換回路４０を備える点において、図３に示した第２の実施形態による半導体装置と相違する。その他の構成については第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においても、Ｎチャンネル型ＭＯＳトランジスタ４１とＰチャンネル型ＭＯＳトランジスタ４２の駆動能力には、大きな差が設けられている。つまり、Ｎチャンネル型ＭＯＳトランジスタ４１の駆動能力は、Ｐチャンネル型ＭＯＳトランジスタ３１と同様、回路ブロック１０を動作させるのに十分な駆動能力未満であって、疑似電源配線ＶＳＴの配線容量を充電するのに十分な駆動能力に設定されている。つまり、電源系のドライバとしては非常に小さく設定されている。これに対し、Ｐチャンネル型ＭＯＳトランジスタ４２の駆動能力は、回路ブロック１０を動作させるのに十分な駆動能力、つまり、電源系のドライバが通常有する駆動能力に設定されている。

レベル変換回路４０は、スタンバイ信号ＳＴＢを受けて、その論理値を反転させるとともに振幅を２倍に拡大する回路である。

図５は、レベル変換回路４０の動作を説明するための波形図である。

図５に示すように、時刻ｔ２１（≒ｔ１１）以前の期間は回路ブロック１０がスタンバイ状態であり、このため時刻ｔ２１以前においてはスタンバイ信号ＳＴＢがローレベル（＝ＶＳＳ）となっている。これを受けて、レベル変換回路４０の出力であるスタンバイ信号ＳＴＰはハイレベル（＝ＶＤＤ）となっている。

これにより、Ｎチャンネル型ＭＯＳトランジスタ４１のゲート−ソース間電圧はゼロとなるため、非導通状態に保たれる。ゲート−ソース間電圧がゼロである場合、ソース−ドレイン間にはサブスレッショールド電流が流れるが、上述の通り、Ｎチャンネル型ＭＯＳトランジスタ４１の電流駆動能力は十分に小さく設定されていることから、サブスレッショールド電流も十分に小さく抑えられる。

一方、Ｐチャンネル型ＭＯＳトランジスタ４２のゲート電位はＶＤＤであることから、そのゲート−ソース間電圧は＋ＶＤＤ、つまり逆バイアスとなる。このため、Ｐチャンネル型ＭＯＳトランジスタ４２は、非導通状態に保たれるとともに、サブスレッショールド電流はほぼゼロとなる。

次に、時刻ｔ２１において回路ブロック１０をアクティブ状態とすべく、スタンバイ信号ＳＴＢをハイレベル（＝ＶＤＤ）に変化させると、レベル変換回路４０の出力であるスタンバイ信号ＳＴＰはローレベル（＝−ＶＤＤ）に変化する。上述の通り、このようなレベル変換にはある程度の時間が必要となることから、時刻ｔ２１から所定の遅延をもった時刻ｔ２２（≒ｔ１２）においてスタンバイ信号ＳＴＰが立ち下がることになる。

したがって、時刻ｔ２１から時刻ｔ２２の期間においては、Ｎチャンネル型ＭＯＳトランジスタ４１が導通状態、Ｐチャンネル型ＭＯＳトランジスタ４２が非導通状態となり、Ｎチャンネル型ＭＯＳトランジスタ４１の駆動能力によって疑似電源配線ＶＳＴが充電される。第１の実施形態において説明したように、この期間（時刻ｔ１１〜ｔ１２の期間）においては、Ｐチャンネル型ＭＯＳトランジスタ３１の駆動能力によって疑似電源配線ＶＤＴが充電される。これにより、疑似電源配線ＶＤＴ，ＶＳＴのレベルはそれぞれ電源電位及び接地電位となり、回路ブロック１０は入力信号ＩＮを受け付け可能な状態となる。

そして、時刻ｔ２２になると、Ｐチャンネル型ＭＯＳトランジスタ４２のゲート−ソース間電圧は−ＶＤＤとなるため、Ｐチャンネル型ＭＯＳトランジスタ４２は導通状態となり、疑似電源配線ＶＳＴは強力に駆動される。これにより、実際に回路ブロック１０に入力信号ＩＮが供給されると、アクティブ状態である回路ブロック１０は正しくスイッチングを行い、これに応じて出力信号ＯＵＴを生成する。

このように、本実施形態による半導体装置では、主電源配線ＶＤＤと疑似電源配線ＶＤＴとの間に、Ｐチャンネル型ＭＯＳトランジスタ３１とＮチャンネル型ＭＯＳトランジスタ３２を並列接続するだけでなく、主電源配線ＶＳＳと疑似電源配線ＶＳＴとの間にも、Ｎチャンネル型ＭＯＳトランジスタ４１とＰチャンネル型ＭＯＳトランジスタ４２を並列接続している。これにより、スタンバイ時においては、高位側および低位側とも駆動能力の大きいトランジスタ３２，４２が逆バイアスされることから、スタンバイ時における消費電力をよりいっそう低減することが可能となる。

次に、本発明の第４の実施形態について説明する。

図６は、本発明の好ましい第４の実施形態による半導体装置の回路図である。

図６に示すように、本実施形態による半導体装置は、疑似電源配線ＶＤＴ，ＶＳＴがそれぞれ２つに分断されている。より具体的には、回路ブロック１０の前段部分１０ａ（インバータ１１〜１４からなる部分）に対応する疑似電源配線ＶＤＴａ，ＶＳＴａと、回路ブロック１０の後段部分１０ｂ（インバータ１５〜１８からなる部分）に対応する疑似電源配線ＶＤＴｂ，ＶＳＴｂによって構成されている。主電源配線ＶＤＤ，ＶＳＳについては分断されておらず、回路ブロック１０の前段部分１０ａ及び後段部分１０ｂに対して共通である。

主電源配線ＶＤＤと前段部分の疑似電源配線ＶＤＴａとの間には、上記各実施形態と同様、Ｐチャンネル型ＭＯＳトランジスタ３１及びＮチャンネル型ＭＯＳトランジスタ３２が並列接続され、主電源配線ＶＳＳと前段部分の疑似電源配線ＶＳＴａとの間には、図４に示した第３の各実施形態と同様、Ｎチャンネル型ＭＯＳトランジスタ４１及びＰチャンネル型ＭＯＳトランジスタ４２が並列接続されている。

これに対し、本実施形態では、主電源配線ＶＤＤと後段部分の疑似電源配線ＶＤＴｂとの間には、ゲート電極にスタンバイ信号ＳＴＮが供給されるＮチャンネル型ＭＯＳトランジスタ３３だけが接続されており、Ｐチャンネル型ＭＯＳトランジスタ３１に相当するトランジスタは並列接続されていない。同様に、主電源配線ＶＳＳと後段部分の疑似電源配線ＶＳＴｂとの間には、ゲート電極にスタンバイ信号ＳＴＰが供給されるＰチャンネル型ＭＯＳトランジスタ４３だけが接続されており、Ｎチャンネル型ＭＯＳトランジスタ４１に相当するトランジスタは並列接続されていない。Ｎチャンネル型ＭＯＳトランジスタ３３及びＰチャンネル型ＭＯＳトランジスタ４３の駆動能力は、回路ブロック１０の後段部分１０ｂを動作させるのに十分な駆動能力に設定されている。

このように、本実施形態では、疑似電源配線ＶＤＴｂ，ＶＳＴｂを高速に充電するためのトランジスタが省略されているが、入力信号ＩＮが回路ブロック１０の後段部分１０ｂに達するまでには所定の時間が必要であることから、スタンバイ状態からアクティブ状態に遷移した場合であっても、入力信号ＩＮが後段部分１０ｂに達するまでのタイムラグの期間は、疑似電源配線ＶＤＴｂ，ＶＳＴｂを駆動する必要はないと言える。このような点を考慮して、本実施形態では、主電源配線ＶＤＤと後段部分の疑似電源配線ＶＤＴｂとの間にＰチャンネル型ＭＯＳトランジスタを接続せず、且つ、主電源配線ＶＳＳと後段部分の疑似電源配線ＶＳＴｂとの間にＮチャンネル型ＭＯＳトランジスタを接続していない。これにより、回路ブロック１０の後段部分１０ｂについては、スタンバイ時におけるサブスレッショールド電流がほとんどゼロとなる。

また、本実施形態による半導体装置では疑似電源配線ＶＤＴ，ＶＳＴが２つに分断されているため、前段部分１０ａに対応する疑似電源配線ＶＤＴａ，ＶＳＴａの配線容量は約半分に低減される。このため、これら配線容量を充電するためのＰチャンネル型ＭＯＳトランジスタ３１及びＮチャンネル型ＭＯＳトランジスタ４１の駆動能力は約半分で良い。したがって、回路ブロック１０の前段部分１０ａについては、スタンバイ時におけるサブスレッショールド電流を第３の実施形態の約半分とすることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態においては、回路ブロック１０がインバータによって構成されているが、当然ながら、本発明において回路ブロックを構成する論理ゲート回路がインバータに限定されるものではなく、種々の論理ゲート回路を用いることができる。

また、上記実施形態においては、従属接続された複数のインバータ１１〜１４の電源端を主電源配線及び疑似電源配線に交互に接続しているが、このような接続形態とすることは必須でなく、例えば、従属接続された複数のインバータの電源端をいずれも疑似電源配線に接続しても構わない。

本発明の好ましい第１の実施形態による半導体装置の回路図である。 レベル変換回路３０の動作を説明するための波形図である。 本発明の好ましい第２の実施形態による半導体装置の回路図である。 本発明の好ましい第３の実施形態による半導体装置の回路図である。 レベル変換回路４０の動作を説明するための波形図である。 本発明の好ましい第４の実施形態による半導体装置の回路図である。 疑似電源配線を用いた従来の半導体装置の回路図である。

符号の説明

１０ 回路ブロック
１０ａ 回路ブロックの前段部分
１０ｂ 回路ブロックの後段部分
１１〜１８ インバータ
１１ｎ〜１４ｎ，３２，３３，４１ Ｎチャンネル型ＭＯＳトランジスタ
１１ｐ〜１４ｐ，３１，４２，４３ Ｐチャンネル型ＭＯＳトランジスタ
３０，４０ レベル変換回路
ＶＤＤ，ＶＳＳ 主電源配線
ＶＤＴ，ＶＳＴ，ＶＤＴａ，ＶＳＴａ，ＶＤＴｂ，ＶＳＴｂ 疑似電源配線

Claims (15)

1. 主電源配線と、
   疑似電源配線と、
   複数のトランジスタを含み、スタンバイ時において非導通状態に固定される少なくとも一部のトランジスタのソースが前記疑似電源配線に接続された回路ブロックと、
   前記主電源配線と前記疑似電源配線との間に並列に接続され、導電型が互いに異なる第１及び第２のトランジスタと、を備え、
   前記第１のトランジスタよりも前記第２のトランジスタの方が駆動能力が大きく、
   前記スタンバイ時からアクティブ時に遷移する際に、前記第１のトランジスタが前記第２のトランジスタよりも先に導通状態となり、
   前記第１のトランジスタは、前記スタンバイ時においてゲート−ソース間に逆バイアスが印加されず、
   前記第２のトランジスタは、前記スタンバイ時においてゲート−ソース間に逆バイアスが印加されることを特徴とする半導体装置。
2. 前記第１のトランジスタの駆動能力は、前記回路ブロックを動作させるのに十分な駆動能力未満に設定されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のトランジスタの駆動能力は、前記疑似電源配線の配線容量を充電するのに十分な駆動能力に設定されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１のトランジスタのチャネル幅が前記第２のトランジスタのチャネル幅よりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記回路ブロックに含まれる前記複数のトランジスタのうち、前記スタンバイ時において導通状態に固定される少なくとも一部のトランジスタのソースが前記主電源線に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記主電源配線は、相対的に高い電位が供給される第１の主電源配線及び相対的に低い電位が供給される第２の主電源配線を含み、
   前記疑似電源配線は、前記第１の主電源配線に対応する第１の疑似電源配線及び前記第２の主電源配線に対応する第２の疑似電源配線を含み、
   前記第１のトランジスタは、前記第１の主電源配線と前記第１の疑似電源配線との間に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び前記第２の主電源配線と前記第２の疑似電源配線との間に接続された第１のＮチャンネル型ＭＯＳトランジスタを含み、
   前記第２のトランジスタは、前記第１の主電源配線と前記第１の疑似電源配線との間に接続された第２のＮチャンネル型ＭＯＳトランジスタ及び前記第２の主電源配線と前記第２の疑似電源配線との間に接続された第２のＰチャンネル型ＭＯＳトランジスタを含み、
   前記回路ブロックを構成する前記複数のトランジスタは、一部が前記第１の主電源配線と前記第２の疑似電源配線との間に接続され、残りの少なくとも一部が前記第２の主電源配線と前記第１の疑似電源配線との間に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第２のＮチャンネル型ＭＯＳトランジスタ及び前記第２のＰチャンネル型ＭＯＳトランジスタは、前記スタンバイ時においてゲート−ソース間電圧に逆バイアスが印加されることを特徴とする請求項６に記載の半導体装置。
8. 前記第２のＮチャンネル型ＭＯＳトランジスタは前記第１のＰチャンネル型ＭＯＳトランジスタよりも駆動能力が大きく、前記第２のＰチャンネル型ＭＯＳトランジスタは前記第１のＮチャンネル型ＭＯＳトランジスタよりも駆動能力が大きいことを特徴とする請求項６又は７に記載の半導体装置。
9. 前記疑似電源配線は、前記回路ブロックの相対的に前段部分に電力供給する第１の部分と前記回路ブロックの相対的に後段部分に電力供給する第２の部分に分かれており、前記第１のトランジスタ及び第２のトランジスタは、前記主電源配線と前記疑似電源配線の前記第１の部分との間に並列に接続されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記主電源配線と前記疑似電源配線の前記第２の部分との間には、前記第２のトランジスタが接続され、前記第１のトランジスタが省略されていることを特徴とする請求項９に記載の半導体装置。
11. 前記第１及び第２のトランジスタのゲート電極にはそれぞれ第１及び第２のスタンバイ信号が供給され、前記第１のスタンバイ信号よりも前記第２のスタンバイ信号の方が振幅が大きいことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記第１のスタンバイ信号を受け、これを前記第２のスタンバイ信号に変換するレベル変換回路をさらに備えていることを特徴とする請求項１１に記載の半導体装置。
13. 前記第１のスタンバイ信号の振幅は、前記回路ブロックの出力信号の振幅と等しいことを特徴とする請求項１１又は１２に記載の半導体装置。
14. 主電源配線と、
    疑似電源配線と、
    複数のトランジスタを含み、スタンバイ時において非導通状態に固定される少なくとも一部のトランジスタのソースが前記疑似電源配線に接続された回路ブロックと、
    前記主電源配線と前記疑似電源配線との間に並列に接続され、導電型が互いに異なる第１及び第２のトランジスタと、
    第１のスタンバイ信号をレベル変換することにより、前記第１のスタンバイ信号よりも振幅の大きい第２のスタンバイ信号を生成するレベル変換回路と、備え、
    前記第１のトランジスタよりも前記第２のトランジスタの方が駆動能力が大きく、
    前記第１のトランジスタのゲート電極には前記第１のスタンバイ信号が供給され、
    前記第２のトランジスタのゲート電極には前記第２のスタンバイ信号が供給され、これにより前記スタンバイ時において前記第２のトランジスタのゲート−ソース間が逆バイアスされることを特徴とする半導体装置。
15. 前記第１のトランジスタは、前記スタンバイ時においてゲート−ソース間に逆バイアスが印加されないことを特徴とする請求項１４に記載の半導体装置。

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