JP4806250B2 - 多種動作電圧を有する集積回路分離用半導体構造 - Google Patents

Description

本発明は、一般的に、集積回路設計に関するものであり、とりわけ同一の分離パッケージ内に、多種動作電圧のデバイスを設置する構造と方法に関するものである。

本出願は、アメリカ合衆国への仮出願シリアル番号第60/627,488、出願日2004年11月12日、発明の名称「同一分離パッケージにおける異なる電位のデバイスを有する構造」に関するものであり、仮出願に基づく優先権を主張するものである。この仮出願の内容は、参考として、本願に盛り込むものである。

液晶ディスプレイ（LCD）駆動用半導体集積回路（IC）チップなどのシステム・オン・チップ（SoC）において、異なる電圧で動作する回路領域間の分離が必要である。ICの異なる領域は、２種類以上の異なる電圧で動作可能である。１個のデバイスの動作電圧は、異なる電圧で動作する隣接するデバイスに影響を与え得る。金属酸化膜半導体（MOS）トランジスタの本体に印加される電圧は、その閾値電圧V_Tに影響を与え得るのである。半導体チップのバックサイド（backside）に予め設定された本体の電圧が変化するように、ゲート下部の反転層における電子密度も変化する。言い換えるとこれは、閾値電圧V_Tのシフトを引き起こすと考えられる。

この他、閾値電圧V_Tの変化を引き起こすと考えられる微妙な影響が存在する。その一例が、ICチップ内の横方向電流の影響である。チップの他の部分から十分に分離されていないデバイスからは、電流が流れ出てしまう。この電流は、チップの基板の横方向に流れ、横方向のいたる所で電圧降下を誘発する。従って、チップのバックサイドが金属製の場合であっても、この電圧は、デバイス下部の下部基板内部における全ての横方向箇所で同じではない。この結果、多種動作電圧回路に対する分離を行うことが、困難となる。多種動作電圧回路は、バックサイド・バイアスの影響から適切に分離されないと、同一半導体基板に設置することは不可能である。適切な分離が成されない状態では、異なる電圧で動作するデバイスの空乏領域が、互いの領域に向かって拡大するので、デバイス間でパンチスルー現象が発生する可能性がある。

分離構造は、上記問題点のいくつかを除去し減少するかもしれないが、この構造を採用すると、一般的には、ICチップ上の表面面積のかなりの領域が占領されてしまう。このように、異なる電圧で動作する回路を、バックサイド・バイアス（backside bias）の影響から適切に分離可能なコンパクトな分離構造が、半導体設計技術において望まれる。

本発明は、異なる電圧レベルで動作する第一の回路と第二の回路とを分離する半導体構造を提供するものである。一つの実施例において、半導体構造は、半導体基板上の第一の回路と第二の回路とを囲む第一の分離リングを有する。第一の回路と第二の回路の底部に連続的に伸びる埋込層が半導体基板上に形成され、この構造において、埋込層が、第一の回路と第二の回路を半導体基板のバックサイド・バイアスから分離する第一の分離リングと連結している。イオン増強分離層は、埋込層と、その上部に第一の回路と第二の回路のデバイスが形成されているウェル領域との間に介在している。イオン増強分離層は、埋込層の不純物とは異なった極性を有する不純物でドープされている。

しかしながら、本発明による構造とその動作方式は、付加される目的と利点と共に、添付図面と共に、特定した実施例に関して以下の説明から、最も良く理解されるであろう。

図１は、従来の分離構造100の断面を示しており、この構造では、個別の分離リングが、多種動作電圧を有する回路を分離するために使用されている。一個のデバイスの動作電圧は、異なる電圧で動作する隣接するデバイスに影響を与える可能性があるので、当該分離構造が必要となる。ICチップにおいて、バックサイドは、通常、バイアスに接続される。このバイアスは、MOSトランジスタの閾値電圧Ｖ_Tに影響を与え得る。従って、多種動作電圧を有する回路は、バックサイド・バイアスの影響から適切に分離されなければ、同一半導体チップ上に設置することは不可能である。

低電圧回路104におけるＮ型埋込層102と、中電圧回路108におけるもう一つのＮ型埋込層106とは、Ｐ型半導体基板110上に構成される。Ｎ型分離リング112は、Ｎ型埋込層102と連結していて、これにより、Ｐ型ウェル116にＰ⁺ウェルコンタクト部114が載置されているNMOSトランジスタと、Ｎ型ウェル120にＮ⁺ウェルコンタクト部118が載置されているPMOSトランジスタのような低電圧回路素子用のＮ型分離カップを生成する。低ドープＰ型エピタキシャル層122は、ウェル116，120とＮ型埋込層102との間に介在している。Ｎ型分離リング124は、Ｎ型埋込層106と連結していて、これにより、Ｐ型ウェル128にＰ⁺ウェルコンタクト部126が載置されているNMOSトランジスタと、Ｎ型ウェル132にＮ⁺ウェルコンタクト部130が載置されているPMOSトランジスタなどの中電圧回路素子用のＮ型分離カップを生成する。低ドープＰ型エピタキシャル層122は、ウェル128，132とＮ型埋込層106との間に介在している。

低電圧回路104と中電圧回路108は、全集積回路（IC）チップに共通のＰ型基板110と連結しているＰ型分離リング134により分離され、囲まれている。Ｐ型分離リング134とＮ型分離リング112，124とは、一つの回路を他の回路から分離している。Ｎ型分離リング112とICのバックサイド間の2.5Ｖのバイアスは、Ｎ型埋込層102とＰ型基板110間の接合部に印加され、さらに延長して、Ｎ型分離リング112とＰ型分離リング134間の接合部に印加される。同様に、Ｎ型分離リング124とICのバックサイド間の５Ｖのバイアスは、Ｎ型埋込層106とＰ型基板110間の接合部に印加される。これらの逆バイアスのかかった接合部は、低電圧回路104におけるウェル116，120上のMOSトランジスタと、中電圧回路108におけるウェル128，132上のMOSトランジスタから、少し離れた距離にある。従って、バックサイド・バイアスに起因する閾値電圧の変動を防止することができる。

従来の分離構造の一つの欠点は、分離構造が表面の大きな部分を占めることである。図に示すように、Ｎ型分離リング112，124は、通常、８μmの幅となるが、Ｐ型分離リング134は、通常、12μmの幅となる。低電圧回路104と中電圧回路108は、28μm程度の距離で互いに分離されている。

図２は、本発明の一実施例による多種動作電圧回路用の分離構造200の断面を示している。Ｎ型埋込層202は、Ｐ型半導体基板208において、第一の回路204と、第一の回路204と異なった電圧で動作する第二の回路206を経由して連続的に伸びている。Ｎ型分離リング210は、Ｎ型埋込層202に連結していて、これにより、構造200内部で回路素子用Ｎ型分離カップが設けられる。第一の回路204に対して、Ｐ⁺型ウェルコンタクト部212がＰ型ウェル214内に設置され、Ｎ⁺型ウェルコンタクト部216がＮ型ウェル218内に設置される。第二の回路206に対しては、Ｐ⁺型ウェルコンタクト部220がＰ型ウェル222内に設置され、Ｎ⁺型ウェルコンタクト部224がＮ型ウェル226内に設置される。第一の回路204と第二の回路206の各ウェルは、イオン増強分離層230上に、言い換えればＮ型埋込層202上に構築される。Ｎ型分離リング210を囲むＰ型分離リング232は、半導体基板208上に構築される。この実施例において、2.5Ｖのバイアスが、Ｎ型分離リング210とＰ型分離リング232間と、Ｎ型埋込層202と半導体基板208間に供給される。これより、半導体基板208にかけられるバックサイド・バイアスから、ウェル214，218，222，226，300が分離される。

本実施例において、イオン増強分離層230は、Ｐ型エピタキシャル層である。半導体基板208にバックサイド・バイアスがかけられた場合に、第一および第二の回路（204と206）におけるＮ型埋込層202とＮ型ウェル226，218の内の一つとの間でのパンチスルー現象を防止するために、イオン増強分離層230はＰ型不純物で打ち込まれるか、或いはドープされる。イオン増強分離層230の不純物濃度は、約１ｅ¹⁵cm^-3と１ｅ¹⁸cm^-3との間にある。イオン増強分離層230の不純物は、約40KeVと150KeV間のエネルギー・レベルで打ち込まれるが、この40KeVと150KeV間のエネルギー・レベルは、1000KeV以上を必要とする一部の高エネルギー打ち込み法よりもかなり低いレベルである。イオン増強分離層230の厚さは、約１μmと３μmとの間にある。

さらに、イオン増強分離層230とＰ型分離リング232は、同じ工程段階において、Ｐ型不純物で打ち込まれるかドープされる。イオン増強分離層230をドープするためには、Ｐ型分離リング232のドープ用マスク以外のマスクは全く必要がない。この結果、イオン増強分離層230の不純物濃度は、Ｐ型分離リング232の濃度とほぼ同じになる。従って、イオン増強分離層230は、余計なマスクの使用に起因するコストを掛けずに、形成可能である。

本構造200の製作法を、下記に説明する。第一の回路204及び第二の回路206を囲むＮ型分離リング210が、半導体基板208上に形成される。第一の回路204及び第二の回路路206の底部に連続的に伸びるＮ型埋込層202が、半導体基板208に形成され、この構成において、第一の回路204及び第二の回路206を、半導体基板208のバックサイド・バイアスから分離するために、Ｎ型埋込層202がＮ型分離リング210と連結する。イオン増強分離層230が、Ｎ型埋込層202とウェル214，218，222，226，300の間に形成される。

本実施例においては、分離構造をＰ型半導体基板上に構築したが、本発明の精神から逸脱することなく、Ｎ型半導体基板上に構築することもまた可能であることが留意される。この場合、イオン増強分離層は、埋込層の不純物とは異なった極性の不純物でドープされるであろう。図２に示すような分離リング210などの内部分離リングは、図２に示すような分離リング232などの外側分離リングの不純物とは異なった極性の不純物によりドープされる。埋込分離リングは、それと連結する内側分離リングの不純物と同じ極性の不純物でドープされる。

図３Ａと図３Ｂは、Ｎ型埋込層（NBL）電圧を、パンチスルー電流が発生しているかどうかを決定するＮ型埋込層（NBL）電流と比較する二つのグラフ302，306を示している。グラフ302は、図１の従来構造100から取得した測定データを表し、グラフ306は、図２の本発明による構造200から取得した測定データを表している。図３Ａを参照すると、NBL電圧が約0.7Ｖに達する場合、検出されるNBL電流は約0.001Ａであり、これは多種動作電圧の回路間でパンチスルー現象により発生する電流を表している。図３Ｂを参照すると、NBL電圧が約12Ｖに達する場合でも、その結果検出されるNBL電流は約10⁻⁸Ａであり、図１に示すように、従来構造100のNBL電流に比較して、このNBL電流は無視できる。それ故に、本発明の分離構造は、多種動作電圧の回路間のパンチスルーを阻止するものであることが理解される。

上記の説明は、様々な実施例を提供する、或いは、本発明の様々な特徴を実行する実施例を提供するものである。構成と工程を示す明細書中の実施例は、本発明を明確にするための手助けとなるものである。勿論、これらは単に実施例に過ぎず、各請求項に記述された内容から本発明を限定するものではない。

本発明は、ここでは、一つ以上の明細書中の実施例で説明，記述されたが、ここで示した詳細な内容に限定されるものではない。種々の改良・構造の変更が、本発明の精神から逸脱することなく、また請求項と均等の意図と範囲内で可能である。従って、請求項に述べるように、広い範囲で、発明の範囲と一致した形で、添付の請求項は構築されるものである。

多種電圧を有する回路を分離するために、個別の分離リングが使用される従来の分離構造を示す図である。 本発明の一実施例による、多種動作電圧の回路が同一パッケージに設置される分離構造を示す図である。 図１及び図２で説明される分離構造の測定データを比較する二つのグラフを表す図である。 図１及び図２で説明される分離構造の測定データを比較する二つのグラフを表す図である。

200 分離構造
202 Ｎ型埋込層（埋込層）
210 Ｎ型分離リング（第一のリング）
232 Ｐ型分離リング（第二のリング）
204 第一の回路
206 第二の回路
208 半導体基板
214，222，300 Ｐ型ウェル（ウェル領域）
218，226 Ｎ型ウェル（ウェル領域）
230 イオン増強分離層

Claims (7)

1. 異なった電圧レベルで動作する第一の回路と第二の回路を分離する半導体構造において、
   半導体基板上の前記第一の回路と前記第二の回路を囲み、不純物領域からなる第一のリングと、
   前記半導体基板のバックサイド・バイアスから前記第一の回路と前記第二の回路を分離する前記第一のリングと連結し、前記半導体基板上の前記第一の回路と前記第二の回路との底部に連続的に伸びる埋込層と、
   前記埋込層の不純物とは異なった極性を有する不純物でドープされ、前記埋込層と、前記第一の回路と前記第二の回路のデバイスが上部に形成されるウェル領域との間に介在するイオン増強分離層とから構成され、
   前記ウェル領域には、前記第一のリングの不純物とは異なった極性を有する不純物からなるウェルが、前記第一のリングに隣接する位置に配置されている
   ことを特徴とする半導体構造。
2. 前記半導体基板上で前記第一のリングを囲み、不純物領域からなる第二のリングをさらに備え、前記第二のリングが、前記第一のリングの不純物とは異なる極性の不純物でドープされたものであることを特徴とする請求項１記載の半導体構造。
3. 前記半導体基板が、前記第二のリングの不純物と同一の極性を有する不純物でドープされたものであることを特徴とする請求項２記載の半導体構造。
4. 前記イオン増強分離層が、第二のリングの不純物濃度と同一の不純物濃度を有するものであることを特徴とする請求項２記載の半導体構造。
5. 前記イオン増強分離層が、Ｐ型エピタキシャルシリコン層であることを特徴とする請求項４記載の半導体構造。
6. 前記埋込層が、前記第一のリングと同一の極性を有する不純物でドープされたものであることを特徴とする請求項１記載の半導体構造。
7. 異なった電圧レベルで動作する第一の回路と第二の回路を分離する半導体構造において、
   半導体基板上で前記第一の回路と前記第二の回路を囲み、不純物領域からなる第一のリングと、
   前記第一のリングの不純物とは異なる極性の不純物でドープされ、前記半導体基板上で前記第一のリングを囲み、不純物領域からなる第二のリングと、
   前記半導体基板のバックサイド・バイアスから前記第一の回路と前記第二の回路を分離するための前記第一のリングと連結し、前記半導体基板における前記第一の回路と前記第二の回路の底部に連続的に伸びる埋込層と、
   前記埋込層の不純物とは異なる極性を有する不純物でドープされ、前記埋込層と、前記第一の回路と前記第二の回路が上部に形成されるウェル領域との間に介在するイオン増強分離層とから構成され、
   前記ウェル領域には、前記第一のリングの不純物とは異なった極性を有する不純物からなるウェルが、前記第一のリングに隣接する位置に配置されている
   ことを特徴とする半導体構造。