JP6326858B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
近年、機器の動作状態に応じて消費電流を切り替える等のために、同一半導体基板に複数のトランジスターを混載した半導体装置が注目されている。
例えば特許文献１には、半導体基板に、第１ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスター、第２ＭＯＳトランジスター、およびＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスター等が混載された半導体装置が記載されている。特許文献１に記載された半導体装置では、Ｐ型の半導体基板にＰ型のウェルおよびＮ型のウェルを設け、Ｐ型のウェルに第１ＭＯＳトランジスターを設け、Ｎ型のウェルに第２ＭＯＳトランジスターを設けている。一方、Ｐ型の半導体基板に、Ｐ型のウェルおよびＮ型のウェルが設けられた半導体装置において、例えば機器の動作状態に対応するために、さらに半導体基板にＮ型のウェルを設け、該Ｎ型のウェルに第３ＭＯＳトランジスターを設ける場合がある。
特開２０１０−１６１５３号公報
しかしながら、上記のように、Ｐ型の半導体基板に、２つのＮ型のウェルが設けられる場合において、一方のＮ型のウェルに与えられる電位と、他方のＮ型のウェルに与えられる電位が異なると、２つのＮ型のウェル間にリーク電流が発生する場合がある。
本発明のいくつかの態様に係る目的の１つは、ウェル間にリーク電流が発生することを抑制することができる半導体装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、ウェル間にリーク電流が発生することを抑制することができる半導体装置の製造方法を提供することにある。
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することができる。
［適用例１］
本発明に係る半導体装置の一態様は、
半導体基板と、
前記半導体基板上にエピタキシャル成長された、第１導電型のエピタキシャル層と、
前記エピタキシャル層に設けられ、第１電位が与えられる第２導電型の第１ウェルと、
前記エピタキシャル層に設けられ、前記第１電位と異なる第２電位が与えられる前記第２導電型の第２ウェルと、
前記第１ウェルと前記第２ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第３ウェルと、
前記第１ウェルの下の前記エピタキシャル層に設けられた、前記第１導電型の第１不純物領域と、
前記第１ウェルに設けられた第１ＭＯＳトランジスターと、
前記第２ウェルに設けられた第２ＭＯＳトランジスターと、
前記第３ウェルに設けられた第３ＭＯＳトランジスターと、
を含み、
前記第１不純物領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高い。
このような半導体装置では、第１不純物領域によって、第１ウェルと第２ウェルとの間にリーク電流が発生することを抑制することができる。さらに、このような半導体装置では、第３ウェルによって、第１ウェルと第２ウェルとの間にリーク電流が発生することを抑制することができる。
［適用例２］
適用例１において、
前記第１不純物領域は、前記第２ウェルの下および前記第３ウェルの下に設けられていてもよい。
このような半導体装置では、第１ウェルと第２ウェルとの間にリーク電流が発生することを、より確実に抑制することができる。
［適用例３］
適用例１または２において、
前記エピタキシャル層に設けられた、前記第２導電型の第２不純物領域を含み、
前記第２不純物領域は、
前記第１不純物領域の下に設けられた第１部分と、
前記第１部分に接続され、平面視において、前記第１ウェル、前記第２ウェル、および前記第３ウェルを囲んで設けられた第２部分と、
を有してもよい。
このような半導体装置では、第１不純物領域によって、第１部分と第１ウェルとの間にリーク電流が発生することを抑制することができる。
［適用例４］
適用例３において、
前記第２部分と前記第１ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第４ウェルと、
前記第２部分と前記第２ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第５ウェルと、
前記第４ウェルに設けられた第４ＭＯＳトランジスターと、
前記第５ウェルに設けられた第５ＭＯＳトランジスターと、
を含んでいてもよい。
このような半導体装置では、第４ウェルによって、第２部分と第１ウェルとの間にリーク電流が発生することを抑制することができる。さらに、このような半導体装置では、第５ウェルによって、第２部分と第２ウェルとの間にリーク電流が発生することを抑制することができる。
［適用例５］
適用例３または４において、
平面視において前記第２部分の外側の前記エピタキシャル層に設けられた、前記第２導電型の第６ウェルと、
平面視において前記第６ウェルを囲んで設けられた、前記第２導電型の第３不純物領域と、
前記第６ウェルに設けられたＬＤＭＯＳトランジスターと、
を含んでいてもよい。
このような半導体装置では、第３不純物領域は、第６ウェルをエピタキシャル層と電気的に分離することができ、このような第３不純物領域と、第２不純物領域と、を同一の工程で形成することができる。
［適用例６］
適用例１ないし５のいずれか１例において、
前記第１ウェルは、平面視において、前記第１不純物領域の外縁の内側に設けられていてもよい。
このような半導体装置では、第１ウェルと第２ウェルとの間にリーク電流が発生することを、より確実に抑制することができる。
［適用例７］
適用例１ないし６のいずれか１例において、
前記第１ＭＯＳトランジスターのゲート絶縁膜の厚さは、前記第２ＭＯＳトランジスターのゲート絶縁膜の厚さと異なってもよい。
このような半導体装置では、例えば、第２ＭＯＳトランジスターのゲート電極と第２ウェルとの間に印加される電圧が、第１ＭＯＳトランジスターのゲート電極と第１ウェルとの間に印加される電圧よりも高い場合に、第２ＭＯＳトランジスターのゲート絶縁膜の厚さを、第１ＭＯＳトランジスターのゲート絶縁膜の厚さよりも大きくすることができる。これにより、高い電圧が印加される第２ＭＯＳトランジスターの耐圧を、高くすることができる。
［適用例８］
本発明に係る半導体装置の製造方法の一態様は、
半導体基板上にエピタキシャル成長された第１導電型のエピタキシャル層に、前記第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域上の前記エピタキシャル層に第２導電型の第１ウェルを形成し、前記エピタキシャル層に前記第２導電型の第２ウェルを形成し、前記第１ウェルと前記第２ウェルとの間の前記エピタキシャル層に前記第１導電型の第３ウェルを形成する工程と、
前記第１ウェルに第１ＭＯＳトランジスターを形成し、前記第２ウェルに第２ＭＯＳトランジスターを形成し、前記第３ウェルに第３ＭＯＳトランジスターを形成する工程と、を含み、
前記第１ウェルには、第１電位が与えられ、
前記第２ウェルには、前記第１電位と異なる第２電位が与えられ、
前記第１不純物領域を形成する工程において、
前記第１不純物領域は、不純物濃度が前記エピタキシャル層よりも高くなるように形成される。
このような半導体装置の製造方法では、第１不純物領域によって、第１ウェルと第２ウェルとの間にリーク電流が発生することを抑制することができる半導体装置を製造することができる。さらに、このような半導体装置の製造方法では、第３ウェルによって、第１ウェルと第２ウェルとの間にリーク電流が発生することを抑制することができる半導体装置を製造することができる。
本明細書では、「上（下）」という文言について、例えば、「特定のもの（以下、「Ａ」という）の「上（下）」に他の特定のもの（以下、「Ｂ」という）を設ける」などと用いる場合に、Ａの上（下）に直接Ｂを設ける場合と、Ａの上（下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを設ける場合とが含まれるものとして「上（下）」という文言を用いる。
本実施形態に係る半導体装置を模式的に示す断面図。 本実施形態に係る半導体装置を模式的に示す平面図。 本実施形態に係る半導体装置の深さ方向の不純物濃度プロファイルの一例を示す図。 本実施形態に係る半導体装置の製造方法を説明するためのフローチャート。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態に係る半導体装置の製造工程を模式的に示す断面図。 本実施形態の第１変形例に係る半導体装置を模式的に示す断面図。 本実施形態の第２変形例に係る半導体装置を模式的に示す平面図。 本実施形態の第３変形例に係る半導体装置を模式的に示す平面図。
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１． 半導体装置
まず、本実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置１００を模式的に示す断面図である。図２は、本実施形態に係る半導体装置１００を模式的に示す平面図である。なお、図１は、図２のＩ−Ｉ線断面図である。また、図１および図２では、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸を図示している。
半導体装置１００は、図１および図２に示すように、半導体基板１０と、エピタキシャル層２０と、不純物領域３０，３２，４０，４４と、ウェル５１，５２，５３，５４，５５，５６と、ＭＯＳトランジスター１１１，１１２，１１３，１１４，１１５と、ＬＤＭＯＳトランジスター１２１，１２２と、を含む。
なお、便宜上、図２では、エピタキシャル層２０、不純物領域３０，３２，４０，４４、ウェル５１，５２，５３，５４，５５，５６、ＬＤＭＯＳトランジスター１２１，１２２のボディー領域５７以外の図示を省略している。
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板である。
エピタキシャル層２０は、半導体基板１０上に設けられている。エピタキシャル層２０
は、半導体基板１０上にエピタキシャル成長されている。エピタキシャル層２０は、例えば、半導体基板１０の結晶に倣って同じ結晶構造を有している。エピタキシャル層２０は、第１導電型（例えばＰ型）のシリコン層である。エピタキシャル層２０の不純物濃度は、半導体基板１０の不純物濃度と同じであってもよい。
エピタキシャル層２０の上面には、絶縁層２２が設けられている。絶縁層２２は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層である。
半導体装置１００は、ＭＯＳトランジスター１１１，１１２，１１３，１１４，１１５が形成されるＭＯＳ形成領域１１０と、ＬＤＭＯＳトランジスター１２１，１２２が形成されるＬＤＭＯＳ形成領域１２０と、を有している。以下、ＭＯＳ形成領域１１０およびＬＤＭＯＳ形成領域１２０について具体的に説明する。
１．１． ＭＯＳ形成領域
ＭＯＳ形成領域１１０には、第１不純物領域３０と、第１ウェル５１と、第２ウェル５２と、第３ウェル５３と、第４ウェル５４と、第５ウェル５５と、第１ＭＯＳトランジスター１１１と、第２ＭＯＳトランジスター１１２と、第３ＭＯＳトランジスター１１３と、第４ＭＯＳトランジスター１１４と、第５ＭＯＳトランジスター１１５とが設けられている。ＭＯＳ形成領域１１０は、平面視において（例えば半導体基板１０の厚さ方向から見て）、第２不純物領域４０の第２部分４２で囲まれた領域である。
第２不純物領域４０は、半導体基板１０およびエピタキシャル層２０に設けられている。第２不純物領域４０は、第１導電型と異なる第２導電型（例えばＮ型）の不純物領域である。第２不純物領域４０は、第１部分４１と、第２部分４２と、を有している。
第２不純物領域４０の第１部分４１は、半導体基板１０およびエピタキシャル層２０に設けられている。第１部分４１は、第１不純物領域３０の下に設けられている。第２不純物領域４０の第２部分４２は、第１部分４１に接続されている。第２部分４２は、平面視において、ウェル５１，５２，５３，５４，５５を囲んで設けられている。第２不純物領域４０は、ＭＯＳ形成領域１１０を、他の部分と電気的に分離することができる。
第１不純物領域３０は、第２不純物領域４０の第１部分４１上のエピタキシャル層２０に設けられている。第１不純物領域３０は、ウェル５１，５２，５３，５４，５５の下のエピタキシャル層２０に設けられている。すなわち、第１不純物領域３０は、第１部分４１と、ウェル５１，５２，５３，５４，５５と、の間に設けられている。図示の例では、第１不純物領域３０は、第１部分４１およびウェル５１，５２，５３，５４，５５と接している。なお、図示はしないが、第１不純物領域３０は、第１ウェル５１の下にのみ設けられていてもよい。
第１不純物領域３０は、第１導電型（例えばＰ型）の不純物領域である。ここで、図３は、図１に示す仮想の線分Ｌにおける、深さ方向（厚さ方向）の不純物濃度プロファイルの一例を示す図である。図３において、横軸の０が第１ウェル５１の上面の位置に相当する。図３では、第１ウェル５１を形成するために注入されるＮ型の不純物の濃度プロファイルをＮ１とし、第２不純物領域４０の第１部分４１を形成するために注入されるＮ型の不純物の濃度プロファイルをＮ２とし、第１不純物領域３０を形成するために注入されるＰ型の不純物の濃度プロファイルをＰとしている。また、図３の点線Ｅは、エピタキシャル層２０の不純物濃度（例えば、線分Ｌにおいて、第１ウェル５１および不純物領域３０，４０が形成される前のエピタキシャル層２０の不純物濃度）を示している。
第１不純物領域３０の不純物濃度は、図３に示すように、エピタキシャル層２０の不純物濃度よりも高い。図３に示す例では、斜線で示した領域が第１不純物領域３０となる。図３に示すように、Ｎ型の不純物が混入している領域も第１不純物領域３０となってもよい。例えば、第１ウェル５１を形成するために注入される不純物の濃度、または第２不純物領域４０の第１部分４１を形成するために注入される不純物の濃度が、第１不純物領域３０を形成するために注入される不純物の濃度よりも低い領域は、第１不純物領域３０となる。図３に示す例では、エピタキシャル層２０の電気抵抗率は、例えば、１０Ωｃｍ程度である。
なお、図１に示す例では、第２不純物領域４０の第１部分４１の下の半導体基板１０に、第１不純物領域３０と同じ工程で形成される不純物領域３１が設けられている。
ウェル５１，５２，５３，５４，５５は、第１不純物領域３０上のエピタキシャル層２０に設けられている。図示の例では、ウェル５１，５２，５３，５４，５５は、この順で、半導体基板１０の厚さ方向（Ｚ軸方向）と直行する方向（Ｘ軸方向）に配列されている。図２に示す例では、ウェル５１，５２，５３，５４，５５の平面形状（例えば半導体基板１０の厚さ方向から見た形状）は、長方形であるが、その形状は特に限定されない。ウェル５１，５２，５３，５４，５５は、平面視において、第１不純物領域３０の外縁の内側に設けられている。
ウェル５１，５２は、第２導電型（例えばＮ型）のウェルである。第１ウェル５１には、第１電位（例えば３Ｖ程度）が与えられる。第２ウェル５２には、第１電位と異なる第２電位（例えば５Ｖ程度）が与えられる。図１に示す例では、ウェル５１，５２には、Ｎ型の不純物領域７がそれぞれ設けられている。不純物領域７の不純物濃度は、例えばウェル５１，５２の不純物濃度よりも高く、不純物領域７を介して、ウェル５１，５２に電位を与えることができる。
ウェル５３，５４，５５は、第１導電型（例えばＰ型）のウェルである。第３ウェル５３は、第１ウェル５１と第２ウェル５２との間のエピタキシャル層２０に設けられている。第４ウェル５４は、第２不純物領域４０の第２部分４２と第１ウェル５１との間のエピタキシャル層２０に設けられている。第５ウェル５５は、第２部分４２と第２ウェル５２と、の間のエピタキシャル層２０に設けられている。ウェル５３，５４，５５には、例えば、基準電位（グランド電位）が与えられる。ウェル５３，５４，５５は、例えば、接地されている。図示の例では、ウェル５３，５４，５５には、Ｐ型の不純物領域６がそれぞれ設けられている。不純物領域６の不純物濃度は、例えばウェル５３，５４，５５の不純物濃度よりも高く、不純物領域６を介して、ウェル５３，５４，５５に電位を与えることができる。
第１ＭＯＳトランジスター１１１は、第１ウェル５１に設けられている。第２ＭＯＳトランジスター１１２は、第２ウェル５２に設けられている。ＭＯＳトランジスター１１１，１１２は、ソースとなるＰ型の不純物領域６０と、ドレインとなるＰ型の不純物領域６２と、ゲート絶縁膜８０と、ゲート電極８２と、を有している。ゲート絶縁膜８０の材質は、例えば、酸化シリコンである。ゲート電極８２の材質は、例えば、不純物がドープされたポリシリコンである。ウェル５１，５２には、Ｐ型のチャネル領域（図示せず）が形成される。
第１ＭＯＳトランジスター１１１のゲート電極８２と第１ウェル５１との間に印加される第１電圧は、第２ＭＯＳトランジスター１１２のゲート電極８２と第２ウェル５２との間に印加される第２電圧と異なってもよい。例えば、第１電圧は３Ｖ程度であり、第２電圧は５Ｖ程度である。この場合、第２ＭＯＳトランジスター１１２のゲート絶縁膜８０の
厚さは、第１ＭＯＳトランジスター１１１のゲート絶縁膜８０の厚さよりも、大きくてもよい。すなわち、第１ＭＯＳトランジスター１１１のゲート絶縁膜８０の厚さは、第２ＭＯＳトランジスター１１２のゲート絶縁膜８０の厚さと異なっていてもよい。例えば、第１ＭＯＳトランジスター１１１のゲート絶縁膜８０の厚さは、５ｎｍ以上１０ｎｍ以下であり、第２ＭＯＳトランジスター１１２のゲート絶縁膜８０の厚さは、１０ｎｍ以上２５ｎｍ以下である。
第３ＭＯＳトランジスター１１３は、第３ウェル５３に設けられている。第４ＭＯＳトランジスター１１４は、第４ウェル５４に設けられている。第５ＭＯＳトランジスター１１５は、第５ウェル５５に設けられている。ＭＯＳトランジスター１１３，１１４，１１５は、ソースとなるＮ型の不純物領域７０と、ドレインとなるＮ型の不純物領域７２と、ゲート絶縁膜８０と、ゲート電極８２と、を有している。ウェル５３，５４，５５には、Ｎ型のチャネル領域（図示せず）が形成される。
第３ＭＯＳトランジスター１１３のゲート電極８２と第３ウェル５３との間に印加される第３電圧は、第４ＭＯＳトランジスター１１４のゲート電極８２と第４ウェル５４との間に印加される第４電圧、および第５ＭＯＳトランジスター１１５のゲート電極８２と第５ウェル５５との間に印加される第５電圧と異なってもよい。例えば、第３電圧は５Ｖ程度であり、第４電圧および第５電圧は３Ｖ程度である。この場合、第３ＭＯＳトランジスター１１３のゲート絶縁膜８０の厚さは、第４ＭＯＳトランジスター１１４のゲート絶縁膜８０の厚さ、および第５ＭＯＳトランジスター１１５のゲート絶縁膜８０の厚さよりも、大きくてもよい。すなわち、第３ＭＯＳトランジスター１１３のゲート絶縁膜８０の厚さは、第４ＭＯＳトランジスター１１４のゲート絶縁膜８０の厚さ、および第５ＭＯＳトランジスター１１５のゲート絶縁膜８０の厚さと異なっていてもよい。例えば、第３ＭＯＳトランジスター１１３のゲート絶縁膜８０の厚さは、１０ｎｍ以上２５ｎｍ以下であり、第４ＭＯＳトランジスター１１４のゲート絶縁膜８０の厚さ、および第５ＭＯＳトランジスター１１５のゲート絶縁膜８０の厚さは、５ｎｍ以上１０ｎｍ以下である。
ＭＯＳトランジスター１１１，１１２，１１３，１１４，１１５の各々は、例えば、平面視において、絶縁層２２によって囲まれて設けられている。これにより、ＭＯＳトランジスター１１１，１１２，１１３，１１４，１１５を、互いに電気的に分離させることができる。
なお、図示の例では、ＭＯＳ形成領域１１０には、５つのＭＯＳトランジスターが設けられているが、その数は特に限定されない。
１．２． ＬＤＭＯＳ形成領域
ＬＤＭＯＳ形成領域１２０は、平面視において、第３不純物領域４４の第４部分４６で囲まれた領域である。ＬＤＭＯＳ形成領域１２０には、第４不純物領域３２と、第６ウェル５６と、第１ＬＤＭＯＳトランジスター１２１と、第２ＬＤＭＯＳトランジスター１２２と、が設けられている。
第３不純物領域４４は、平面視において第２不純物領域４０の第２部分４２の外側の半導体基板１０およびエピタキシャル層２０に設けられている。第３不純物領域４４は、第２導電型（例えばＮ型）の不純物領域である。第３不純物領域４４は、例えば、第２不純物領域４０と同じ工程で形成される。第３不純物領域４４は、第３部分４５と、第４部分４６と、を有している。
第３不純物領域４４の第３部分４５は、半導体基板１０およびエピタキシャル層２０に設けられている。第３部分４５は、第４不純物領域３２の下に設けられている。第３不純
物領域４４の第４部分４６は、第３部分４５に接続されている。第４部分４６は、平面視において、第６ウェル５６を囲んで設けられている。第３不純物領域４４は、第６ウェル５６を、エピタキシャル層２０と電気的に分離することができる。
第４不純物領域３２は、第３不純物領域４４の第３部分４５上のエピタキシャル層２０に設けられている。第４不純物領域３２は、第３部分４５と第６ウェル５６との間、および第３部分４５とボディー領域５７との間に設けられている。第４不純物領域３２は、第１導電型（例えばＰ型）の不純物領域である。第４不純物領域３２は、例えば、第１不純物領域３０と同じ工程で形成される。
なお、図１に示す例では、第３不純物領域４４の第３部分４５の下に、第４不純物領域３２と同じ工程で形成される不純物領域３３が設けられている。
第６ウェル５６は、平面視において第２不純物領域４０の第２部分４２の外側のエピタキシャル層２０に設けられている。第３不純物領域４４の第４部分４６は、平面視において、第６ウェル５６を囲んで設けられている。第６ウェル５６は、第２導電型（例えばＮ型）のウェルである。図１に示す例では、第６ウェル５６の深さ（厚さ）は、ウェル５１，５２，５３，５４，５５の深さよりも大きい。
ＬＤＭＯＳトランジスター１２１，１２２は、第６ウェル５６に設けられている。ＬＤＭＯＳトランジスター１２１，１２２は、ボディー領域５７と、ソースとなるＮ型の不純物領域７０と、ドレインとなるＮ型の不純物領域７２と、ゲート絶縁膜８０と、ゲート電極８２と、を有している。
ＬＤＭＯＳトランジスター１２１，１２２は、例えば、１つのボディー領域５７を共通のボディー領域として有している。ボディー領域５７は、平面視において、第６ウェル５６に囲まれて設けられている。ボディー領域５７は、第１導電型（例えばＰ型）の不純物領域である。ボディー領域５７の上面近傍には、Ｎ型のチャネル領域（図示せず）が形成される。図示の例では、ボディー領域５７には、Ｐ型の不純物領域６が設けられている。不純物領域６の不純物濃度は、例えばボディー領域５７の不純物濃度よりも高く、不純物領域６を介して、ボディー領域５７に電位を与えることができる。
ＬＤＭＯＳトランジスター１２１，１２２の不純物領域７０は、ボディー領域５７に設けられている。ＬＤＭＯＳトランジスター１２１，１２２の不純物領域７２は、第６ウェル５６に設けられている。ＬＤＭＯＳトランジスター１２１，１２２のゲート電極８２は、ボディー領域５７の上方、および第６ウェル５６に設けられた絶縁層２２の上方に設けられている。ＬＤＭＯＳトランジスター１２１，１２２は、不純物領域７２と第６ウェル５６によってドレインを構成して、実質的に横方向（Ｘ軸方向）の抵抗を低下させ、オン抵抗を小さくすることができる。
なお、図示の例では、ＬＤＭＯＳ形成領域１２０には、２つのＬＤＭＯＳトランジスターが設けられているが、その数は特に限定されない。
図１、図２に示すように、第２不純物領域４０と第３不純物領域４４との間の半導体基板１０およびエピタキシャル層２０には、第５不純物領域３６が設けられていてもよい。第５不純物領域３６は、例えば、平面視において、第２不純物領域４０と第３不純物領域４４を囲んで設けられている。第５不純物領域３６は、第１導電型（Ｐ型）の不純物領域である。第５不純物領域３６は、半導体基板１０およびエピタキシャル層２０に設けられた第５部分３７と、第５部分３７からエピタキシャル層２０の上面までに設けられた第６部分３８と、を有している。図示の例では、第６部分３８には、Ｐ型の不純物領域６が設
けられている。不純物領域６の不純物濃度は、例えば第５不純物領域３６の不純物濃度よりも高く、不純物領域６を介して、第５不純物領域３６に電位を与えることができる。第５不純物領域３６には、例えば、基準電位（グランド電位）が与えられる。第５不純物領域３６は、例えば、接地されている。
半導体装置１００は、例えば、以下の特徴を有する。
半導体装置１００では、第１ウェル５１の下のエピタキシャル層２０に設けられた、第１導電型の不純物領域３０を含み、第１不純物領域３０の不純物濃度は、エピタキシャル層２０の不純物濃度よりも高い。そのため、半導体装置１００では、第１不純物領域３０によって、第２導電型の第１ウェル５１と第２導電型の第２ウェル５２との間にリーク電流が発生することを抑制することができる。例えば、第１不純物領域が設けられていない場合では、第１導電型のエピタキシャル層を介して、第２導電型のウェル間にリーク電流が発生することがある。さらに、半導体装置１００では、第１ウェル５１と第２ウェル５２との間のエピタキシャル層２０に設けられた、第１導電型の第３ウェル５３を含む。そのため、半導体装置１００では、第３ウェル５３によって、第１ウェル５１と第２ウェル５２との間にリーク電流が発生することを抑制することができる。さらに、第１ウェル５１と第２ウェル５２との間のリーク電流の発生を防ぐために、第１ウェル５１と第２ウェル５２との間の距離を大きくする必要がないので、半導体装置１００の小型化を図ることができる。
なお、例えば第２導電型のウェル間にリーク電流が発生することを抑制するために、エピタキシャル層の不純物濃度を高くすると、エピタキシャル層に設けられるウェルの濃度も高くしなければならず、半導体装置の設計の自由度が低くなる。
半導体装置１００では、第１不純物領域３０は、第２ウェル５２の下および第３ウェル５３の下に設けられている。そのため、半導体装置１００では、第１ウェル５１と第２ウェル５２との間にリーク電流が発生することを、より確実に抑制することができる。さらに、半導体装置１００では、第２不純物領域４０の第１部分４１と第２ウェル５２との間にリーク電流が発生することを抑制することができる。
半導体装置１００では、第２不純物領域４０は、第１不純物領域３０の下に設けられた第１部分４１を有する。そのため、半導体装置１００では、第１不純物領域３０によって、第１部分４１と第１ウェル５１との間にリーク電流が発生することを抑制することができる。
半導体装置１００では、第２不純物領域４０の第２部分４２と第１ウェル５１との間のエピタキシャル層２０に設けられた、第１導電型の第４ウェル５４を含む。そのため、半導体装置１００では、第４ウェル５４によって、第２部分４２と第１ウェル５１との間にリーク電流が発生することを抑制することができる。さらに、半導体装置１００では、第２部分４２と第２ウェル５２との間のエピタキシャル層２０に設けられた、第１導電型の第５ウェル５５と、を含む。そのため、半導体装置１００では、第５ウェル５５によって、第２部分４２と第２ウェル５２との間にリーク電流が発生することを抑制することができる。
半導体装置１００では、平面視において第６ウェル５６を囲んで設けられた、第２導電型の第３不純物領域４４を含む。そのため、第３不純物領域４４は、第６ウェル５６を、エピタキシャル層２０と電気的に分離することができる。半導体装置１００では、このような第３不純物領域４４と、第２不純物領域４０と、を同一の工程で形成することができる。
半導体装置１００では、第１ウェル５１は、平面視において、第１不純物領域３０の外縁の内側に設けられている。そのため、半導体装置１００では、第１ウェル５１と第２ウェル５２との間にリーク電流が発生することを、より確実に抑制することができる。さらに、半導体装置１００では、第２不純物領域４０の第１部分４１と第１ウェル５１との間にリーク電流が発生することを、より確実に抑制することができる。
半導体装置１００では、第１ＭＯＳトランジスター１１１のゲート絶縁膜８０の厚さは、第２ＭＯＳトランジスター１１２のゲート絶縁膜８０の厚さと異なっていてもよい。具体的には、第２ＭＯＳトランジスター１１２のゲート電極８２と第２ウェル５２との間に印加される電圧が、第１ＭＯＳトランジスター１１１のゲート電極８２と第１ウェル５１との間に印加される電圧よりも高い場合に、第２ＭＯＳトランジスター１１２のゲート絶縁膜８０の厚さを、第１ＭＯＳトランジスター１１１のゲート絶縁膜８０の厚さよりも大きくすることができる。これにより、高い電圧が印加される第２ＭＯＳトランジスター１１２の耐圧を、高くすることができる。
２． 半導体装置の製造方法
次に、本実施形態に係る半導体装置１００の製造方法について、図面を参照しながら説明する。図４は、本実施形態に係る半導体装置１００の製造方法を説明するためのフローチャートである。図５〜図１３は、本実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。
図５に示すように、Ｎ型の不純物を注入して、半導体基板１０に、第２不純物領域４０の第１部分４１となる不純物領域４１ａ、および第３不純物領域４４の第３部分４５となる不純物領域４５ａを形成する（Ｓ１）。具体的には、不純物領域４１ａ，４５ａは、フォトリソグラフィーおよび不純物（アンチモン）の注入（イオン注入）により形成される。不純物は注入された後、例えば、熱拡散される。
図６に示すように、Ｐ型の不純物を注入して、半導体基板１０に、第５不純物領域３６の第５部分３７となる不純物領域３７ａを形成する（Ｓ２）。具体的には、不純物領域３７ａは、フォトリソグラフィーおよび不純物（ボロン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。
図７に示すように、Ｐ型の不純物を注入して、不純物領域４１ａに第１不純物領域３０となる不純物領域３０ａを形成し、不純物領域４５ａに第４不純物領域３２となる不純物領域３２ａを形成する（Ｓ３）。具体的には、不純物領域３０ａ，３２ａは、フォトリソグラフィーおよび不純物（ボロン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。
なお、不純物領域３７ａを形成する工程（Ｓ２）と、不純物領域３０ａ，３２ａを形成する工程（Ｓ３）とは、同一の工程で行われてもよい。
図８に示すように、半導体基板１０上にエピタキシャル層（単結晶シリコン薄膜）２０を気相成長（エピタキシャル成長）させて、第１不純物領域３０、第２不純物領域４０の第１部分４１、第３不純物領域４４の第３部分４５、第４不純物領域３２、第５不純物領域３６の第５部分３７を形成する（Ｓ４）。具体的には、半導体基板１０上にエピタキシャル層２０をエピタキシャル成長させることにより、不純物領域３０ａ，３２ａ，３７ａ，４１ａ，４５ａがエピタキシャル層２０に拡散し、その後の熱処理によって、それぞれ、不純物領域３０，３２、第５部分３７、第１部分４１、第３部分４５となる。例えば、Ｐ型の不純物であるボロンは、Ｎ型の不純物であるアンチモンより熱拡散における拡散速
度が大きい。
上記の工程（Ｓ１）〜工程（Ｓ４）により、半導体基板１０上にエピタキシャル成長されたエピタキシャル層２０に、不純物領域３０，３２、第２不純物領域４０の第１部分４１、第３不純物領域４４の第３部分４５、および第５不純物領域３６の第５部分３７を形成することができる。不純物領域３０，３２は、不純物濃度がエピタキシャル層２０よりも高くなるように形成される。
図９に示すように、Ｎ型の不純物を注入して、エピタキシャル層２０に第６ウェル５６を形成する（Ｓ５）。具体的には、第６ウェル５６は、フォトリソグラフィーおよび不純物（リン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。
次に、エピタキシャル層２０に、Ｎ型の不純物を注入して、第２不純物領域４０の第２部分４２、および第３不純物領域４４の第４部分４６を形成する（Ｓ６）。第２部分４２および第４部分４６は、例えば、フォトリソグラフィーおよび不純物（リン）のイオン注入により形成される。不純物は注入された後、例えば、熱拡散される。
なお、第６ウェル５６を形成する工程（Ｓ５）と、第２部分４２および第３部分４５を形成する工程（Ｓ６）と、の順序は、特に限定されない。
図１０に示すように、エピタキシャル層２０に絶縁層２２を形成する（Ｓ７）。絶縁層２２は、例えば、ＬＯＣＯＳ法により形成される。
図１１に示すように、Ｐ型の不純物およびＮ型の不純物を注入して、第１不純物領域３０上のエピタキシャル層２０にウェル５１，５２，５３，５４，５５を形成する（Ｓ８）。例えば、まずＮ型のウェル５１，５２を形成し、次にＰ型のウェル５３，５４，５５を形成してもよいし、まずＰ型のウェル５３，５４，５５を形成し、次にＮ型のウェル５１，５２を形成してもよい。Ｎ型のウェル５１，５２を形成する場合、例えば不純物としてリンを注入する。Ｐ型のウェル５３，５４，５５を形成する場合、例えば不純物としてボロンを注入する。ウェル５１，５２，５３，５４，５５は、例えば、フォトリソグラフィーおよび不純物のイオン注入により形成される。不純物は注入された後、例えば、熱拡散される。
図１２に示すように、Ｐ型の不純物を注入して、エピタキシャル層２０に第５不純物領域３６の第６部分３８を形成する（Ｓ９）。具体的には、第６部分３８は、フォトリソグラフィーおよび不純物（ボロン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。
なお、第５不純物領域３６の第６部分３８は、例えば、ウェル５３，５４，５５と同一の工程で形成されてもよい。
図１３に示すように、Ｐ型の不純物を注入して、第６ウェル５６にボディー領域５７を形成する（Ｓ１０）。具体的には、ボディー領域５７は、フォトリソグラフィーおよび不純物（ボロン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。
図１に示すように、ウェル５１，５２，５３，５４，５５，５６およびボディー領域５７上にゲート絶縁膜８０を形成する（Ｓ１１）。ゲート絶縁膜８０は、例えば、酸化法により形成される。
次に、ゲート絶縁膜８０上にゲート電極８２を形成する（Ｓ１２）。ゲート電極８２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン層（図示せず）を成膜し、該ポリシリコン層をフォトリソグラフィーおよびエッチングによってパターニングすることにより形成される。
次に、Ｐ型の不純物を注入して、ウェル５１，５２に不純物領域６０，６２を形成し、ウェル５３，５４，５５、ボディー領域５７、および第５不純物領域３６の第６部分３８に不純物領域６を形成する（Ｓ１３）。具体的には、不純物領域６，６０，６２は、フォトリソグラフィーおよび不純物（ボロン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。不純物領域６０，６２と不純物領域６は同一工程で形成してもよい。
次に、Ｎ型の不純物を注入して、ウェル５３，５４，５５に不純物領域７０，７２を形成し、第６ウェル５６に不純物領域７２を形成し、ボディー領域５７に不純物領域７０を形成し、ウェル５１，５２、第２不純物領域４０の第２部分４２、および第３不純物領域４４の第４部分４６に不純物領域７を形成する（Ｓ１４）。具体的には、不純物領域７，７０，７２は、フォトリソグラフィーおよび不純物（リン）の注入により形成される。不純物は注入された後、例えば、熱拡散される。不純物領域７０，７２と不純物領域７は同一工程で形成してもよい。
上記の工程（Ｓ１０）〜工程（Ｓ１４）により、第１ウェル５１に第１ＭＯＳトランジスター１１１を形成し、第２ウェル５２に第２ＭＯＳトランジスター１１２を形成し、第３ウェル５３に第３ＭＯＳトランジスター１１３を形成し、第４ウェル５４に第４ＭＯＳトランジスター１１４を形成し、第５ウェル５５に第５ＭＯＳトランジスター１１５を形成し、第６ウェル５６にＬＤＭＯＳトランジスター１２１，１２２を形成することができる。
なお、不純物領域６０，６２等を形成する工程（Ｓ１３）と、不純物領域７０，７２等を形成する工程（Ｓ１４）と、の順序は、特に限定されない。
また、上記では、半導体基板１０上にエピタキシャル層２０をエピタキシャル成長させることにより、不純物領域３０ａ，３２ａがエピタキシャル層２０に拡散し、不純物領域３０，３２となる例について説明したが、不純物領域３０ａ，３２ａを形成せず、半導体基板１０上にエピタキシャル層２０をエピタキシャル成長させた後に、不純物（例えばボロン）をイオン注入することにより、不純物領域３０，３２を形成してもよい。不純物は注入された後、例えば、熱拡散される。
また、上記の各不純物注入の加速電圧やドーズ量、および不純物を拡散させる熱拡散の温度や時間は、不純物の種類、および不純物によって形成される不純物領域の深さや不純物濃度によって、適宜決定される。
以上の工程により、半導体装置１００を製造することができる。
半導体装置１００の製造方法では、第１不純物領域３０によって、第１ウェル５１と第２ウェル５２との間にリーク電流が発生することを抑制することができる半導体装置１００を製造することができる。さらに、半導体装置１００の製造方法では、第３ウェル５３によって、第１ウェル５１と第２ウェル５２との間にリーク電流が発生することを抑制することができる半導体装置１００を製造することができる。
３． 半導体装置の変形例
３．１． 第１変形例
次に、本実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。図１４は、本実施形態の第１変形例に係る半導体装置２００を模式的に示す断面図である。
以下、本実施形態の第１変形例に係る半導体装置２００において、本実施形態に係る半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。このことは、後述する本実施形態の第２変形例に係る半導体装置、および本実施形態の第３変形例に係る半導体装置についても同様である。
上述した半導体装置１００では、図１に示すように、第１不純物領域３０は、１つ設けられ、ウェル５１，５２，５３，５４，５５の下に設けられていた。これに対し、半導体装置２００では、図１４に示すように、第１不純物領域３０は、２つ設けられている。半導体装置２００では、一方の第１不純物領域３０は、第１ウェル５１の下に設けられ、他方の第１不純物領域３０は、第２ウェル５２の下に設けられている。
３．２． 第２変形例
次に、本実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。図１５は、本実施形態の第２変形例に係る半導体装置３００を模式的に示す平面図である。なお、図１５では、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、およびＺ軸を図示している。
上述した半導体装置１００では、図２に示すように、ウェル５１，５２，５３，５４，５５のＹ軸方向の大きさは、互いに同じであった。これに対し、半導体装置３００では、図１５に示すように、ウェル５１，５２のＹ軸方向の大きさは、ウェル５３，５４，５５のＹ軸方向の大きさよりも小さい。図示の例では、ウェル５１，５２のＹ軸方向の大きさは、互いに同じであり、ウェル５３，５４，５５のＹ軸方向の大きさは、互いに同じである。
半導体装置３００では、平面視において、Ｙ軸方向における、第１ウェル５１と第２不純物領域４０の第２部分４２との間の距離（最短距離）Ｄ１は、第３ウェル５３と第２部分４２との間の距離（最短距離）Ｄ３、第４ウェル５４と第２部分４２との間の距離（最短距離）Ｄ４、および第５ウェル５５と第２部分４２との間の距離（最短距離）Ｄ５よりも大きい。さらに、半導体装置３００では、平面視において、Ｙ軸方向における、第２ウェル５２と第２部分４２との間の距離（最短距離）Ｄ２は、距離Ｄ３，Ｄ４，Ｄ５よりも大きい。
半導体装置３００では、平面視においてウェル５３，５４，５５の面積が小さくなることを抑制しつつ、第１ウェル５１と第２不純物領域４０の第２部分４２との間、および第２ウェル５２と第２部分４２との間にリーク電流が発生することを抑制することができる。
なお、半導体装置３００において、図１４に示す半導体装置２００のように、第１不純物領域３０は２つ設けられ、一方の第１不純物領域３０は第１ウェル５１の下に設けられ、他方の第１不純物領域３０は第２ウェル５２の下に設けられていてもよい。
３．３． 第３変形例
次に、本実施形態の第３変形例に係る半導体装置について、図面を参照しながら説明する。図１６は、本実施形態の第３変形例に係る半導体装置４００を模式的に示す平面図である。
半導体装置４００では、図１６に示すように、第４ウェル５４と第５ウェル５５とが接続ウェル４５０によって接続されている点において、上述した半導体装置１００と異なる。
接続ウェル４５０は、エピタキシャル層２０に設けられている。接続ウェル４５０は、第１導電型（例えばＰ型）のウェルである。ウェル５４，５５，４５０は、一体的に形成されており（同一の工程で形成され）、環状ウェル４５２を形成している。環状ウェル４５２の平面形状は、図１６に示すように、環状である。ウェル５１，５２，５３は、平面視において、環状ウェル４５２に囲まれている。
半導体装置４００では、環状ウェル４５２によって、第１ウェル５１と第２不純物領域４０の第２部分４２との間、および第２ウェル５２と第２部分４２との間にリーク電流が発生することを抑制することができる。
なお、半導体装置４００において、図１４に示す半導体装置２００のように、第１不純物領域３０は２つ設けられ、一方の第１不純物領域３０は第１ウェル５１の下に設けられ、他方の第１不純物領域３０は第２ウェル５２の下に設けられていてもよい。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
６，７…不純物領域、１０…半導体基板、２０…エピタキシャル層、２２…絶縁層、３０…第１不純物領域、３０ａ，３１…不純物領域、３２…第４不純物領域、３２ａ，３３…不純物領域、３６…第５不純物領域、３７…第５部分、３７ａ…不純物領域、３８…第６部分、４０…第２不純物領域、４１…第１部分、４１ａ…不純物領域、４２…第２部分、４４…第３不純物領域、４５…第３部分、４５ａ…不純物領域、４６…第４部分、５１…第１ウェル、５２…第２ウェル、５３…第３ウェル、５４…第４ウェル、５５…第５ウェル、５６…第６ウェル、５７…ボディー領域、６０，６２，７０，７２…不純物領域、８０…ゲート絶縁膜、８２…ゲート電極、１００…半導体装置、１１０…ＭＯＳ形成領域、１１１…第１ＭＯＳトランジスター、１１２…第２ＭＯＳトランジスター、１１３…第３ＭＯＳトランジスター、１１４…第４ＭＯＳトランジスター、１１５…第５ＭＯＳトランジスター、１２０…ＬＤＭＯＳ形成領域、１２１…第１ＬＤＭＯＳトランジスター、１２２…第２ＬＤＭＯＳトランジスター、２００，３００，４００…半導体装置、４５０…接続ウェル、４５２…環状ウェル

Claims (15)

  1. 半導体基板と、
    前記半導体基板上にエピタキシャル成長された、第１導電型のエピタキシャル層と、
    前記エピタキシャル層に設けられ、第１電位が与えられる第２導電型の第１ウェルと、
    前記エピタキシャル層に設けられ、前記第１電位と異なる第２電位が与えられる前記第２導電型の第２ウェルと、
    前記第１ウェルと前記第２ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第３ウェルと、
    前記第１ウェルの下の前記エピタキシャル層に設けられた、前記第１導電型の第１不純物領域と、
    前記第１ウェルに設けられた第１ＭＯＳトランジスターと、
    前記第２ウェルに設けられた第２ＭＯＳトランジスターと、
    前記第３ウェルに設けられた第３ＭＯＳトランジスターと、
    前記エピタキシャル層に設けられた、前記第２導電型の第２不純物領域と、
    を含み、
    前記第１不純物領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高く、
    前記第２不純物領域は、
    前記第１不純物領域の下に設けられた第１部分と、
    前記第１部分に接続され、平面視において、前記第１ウェル、前記第２ウェル、および前記第３ウェルを囲んで設けられた第２部分と、
    を有し、
    前記第１ウェル、前記第２ウェル、および前記第３ウェルは、第１方向に配列され、
    平面視において、前記第１方向と直交する第２方向における、前記第１ウェルと前記第２部分との間の距離は、前記第３ウェルと前記第２部分との間の距離よりも大きく、
    平面視において、前記第２方向における、前記第２ウェルと前記第２部分との間の距離は、前記第３ウェルと前記第２部分との間の距離よりも大きい、半導体装置。
  2. 請求項１項において、
    前記第１不純物領域は、前記第２ウェルの下および前記第３ウェルの下に設けられてい
    る、半導体装置。
  3. 請求項１または２において、
    前記第２部分と前記第１ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第４ウェルと、
    前記第２部分と前記第２ウェルとの間の前記エピタキシャル層に設けられた、前記第１導電型の第５ウェルと、
    前記第４ウェルに設けられた第４ＭＯＳトランジスターと、
    前記第５ウェルに設けられた第５ＭＯＳトランジスターと、
    を含む、半導体装置。
  4. 請求項３において、
    平面視において前記第２部分の外側の前記エピタキシャル層に設けられた、前記第２導電型の第６ウェルと、
    平面視において前記第６ウェルを囲んで設けられた、前記第２導電型の第３不純物領域と、
    前記第６ウェルに設けられたＬＤＭＯＳトランジスターと、
    を含む、半導体装置。
  5. 請求項１ないし４のいずれか１項において、
    前記第１ウェルは、平面視において、前記第１不純物領域の外縁の内側に設けられている、半導体装置。
  6. 請求項１ないし５のいずれか１項において、
    前記第１ＭＯＳトランジスターのゲート絶縁膜の厚さは、前記第２ＭＯＳトランジスターのゲート絶縁膜の厚さと異なる、半導体装置。
  7. 請求項１ないし６のいずれか１項において、
    前記第１部分の下に設けられた第４不純物領域を含む、半導体装置。
  8. 請求項４において、
    平面視において、前記第１ウェル、前記第２ウェル、前記第３ウェル、前記第４ウェルおよび前記第５ウェルを囲んで設けられた、前記第１導電型の第５不純物領域を含む、半導体装置。
  9. 請求項８において、
    前記第５不純物領域は、
    前記半導体基板と前記エピタキシャル層とに設けられた第５部分と、
    前記第５部分から前記エピタキシャル層の上面にまで設けられた第６部分と、
    を含む、半導体装置。
  10. 請求項９において、
    前記第６部分に設けられた前記第１導電型の第６不純物領域を含み、
    前記第６不純物領域の不純物濃度は、前記第５不純物領域の不純物濃度よりも高い、半導体装置。
  11. 請求項９において、
    前記第３ウェル、前記第４ウェルおよび前記第５ウェルの中に設けられた前記第１導電型の第６不純物領域を含み、
    前記第６不純物領域の不純物濃度は、前記第３ウェル、前記第４ウェルおよび前記第５
    ウェルの不純物濃度よりも高い、半導体装置。
  12. 請求項８ないし１１のいずれか１項において、
    前記第５不純物領域は、前記第６ウェルを囲うように設けられている、半導体装置。
  13. 請求項８ないし１２のいずれか１項において、
    前記第５不純物領域は、前記第２不純物領域と前記第３不純物領域との間に設けられている、半導体装置。
  14. 請求項１ないし１３のいずれか１項において、
    前記第１ウェルと前記第２ウェルの中に設けられた前記第２導電型の第７不純物領域を含み、
    前記第７不純物領域の不純物濃度は、前記第１ウェルおよび前記第２ウェルの不純物濃度よりも高い、半導体装置。
  15. 半導体基板上にエピタキシャル成長された第１導電型のエピタキシャル層に、前記第１導電型の第１不純物領域、および第２導電型の第２不純物領域を形成する工程と、
    前記第１不純物領域上の前記エピタキシャル層に前記第２導電型の第１ウェルを形成し、前記エピタキシャル層に前記第２導電型の第２ウェルを形成し、前記第１ウェルと前記第２ウェルとの間の前記エピタキシャル層に前記第１導電型の第３ウェルを形成する工程と、
    前記第１ウェルに第１ＭＯＳトランジスターを形成し、前記第２ウェルに第２ＭＯＳトランジスターを形成し、前記第３ウェルに第３ＭＯＳトランジスターを形成する工程と、を含み、
    前記第１ウェルには、第１電位が与えられ、
    前記第２ウェルには、前記第１電位と異なる第２電位が与えられ、
    前記第１不純物領域を形成する工程において、
    前記第１不純物領域は、不純物濃度が前記エピタキシャル層よりも高くなるように形成され、
    前記第２不純物領域を形成する工程では、
    前記第２不純物領域は、前記第１不純物領域の下に設けられた第１部分と、前記第１部分に接続された第２部分と、を有するように形成され、
    前記第１ウェル、前記第２ウェル、および前記第３ウェルを形成する工程において、
    前記第１ウェル、前記第２ウェル、および前記第３ウェルは、平面において、前記第２部分に囲まれるように形成され、
    前記第１ウェル、前記第２ウェル、および前記第３ウェルは、第１方向に配列されるように形成され、
    平面視において、前記第１方向と直交する第２方向における、前記第１ウェルと前記第２部分との間の距離は、前記第３ウェルと前記第２部分との間の距離よりも大きくなるように形成され、
    平面視において、前記第２方向における、前記第２ウェルと前記第２部分との間の距離は、前記第３ウェルと前記第２部分との間の距離よりも大きくなるように形成される、半導体装置の製造方法。
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