JP4793214B2 - 半導体素子駆動回路 - Google Patents

Description

本発明は、入力信号に応じて、電圧駆動型の半導体素子に駆動信号を出力する駆動回路に関する。

図３に示すように、特許文献１には、電圧駆動型の半導体素子に駆動信号を出力する駆動回路の一例が開示されている。この駆動回路では、パワートランジスタ１４４（図ではバイポーラトランジスタのシンボルで示されているが、段落（０００８）には「パワーＭＯＳＦＥＴトランジスタ４４」と記載されている）のゲートを電気的な過剰ストレスから保護するために、能動電圧クランプ回路が設けられている。また、図３の符号は、特許文献１で付されている符号を１００番台で示している。

この能動電圧クランプ回路は、ツェナーダイオード１３２及び１３４とトランジスタ１３６及び１３８によって構成されているカレントミラーとを有している。Ｂ＋電圧が次式のしきい値電圧Ｖthより低い場合、
Ｖth＝Ｖth（Ｄ１３２）＋Ｖth（Ｄ１３４）＋ＶBE（Ｔｒ１３８）
能動電圧クランプは受動的状態で、回路動作に影響を与えない。逆に、ダイオード１３２及び１３４,トランジスタ１３８を介して電流を導通させ、Ｂ＋電圧がＶth電圧以上になると能動電圧クランプは活性状態となる。トランジスタ１３８を介して流れる電流は、トランジスタ１２５のゲートに接続されるトランジスタ１３６を介してミラー動作される。Ｂ＋電圧がダイオード１３２及び１３４のしきい値電圧よりも高くなると、電流がダイオード１３２及び１３４を介して流れ始め、トランジスタ１３６を介してミラー動作される結果、トランジスタ１２５のゲートをロウレベルにする。

従って、トランジスタ１４４のゲート電位はダイオード１３２及び１３４のしきい値電圧＋トランジスタ１３８における電圧降下の電圧にクランプされる。そして、電流の流れは、ダイオード１３２及び１３４とトランジスタ１３６及び１３８で形成されるカレントミラーを介したフィードバックループで制限されるようになっている。
特開平８−２９３７７４号公報

上記の構成では、トランジスタ１２５のゲート電位は、インバータ１２２の電源電圧とゲート抵抗１２４における電圧降下とで決定される。従って、インバータ１２２の電源電圧などが変動するとクランプ電流も変動してしまい、消費電流がばらついてしまうという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、クランプ電圧のばらつきを抑制することができる半導体素子駆動回路を提供することにある。

請求項１記載の半導体素子駆動回路によれば、電圧駆動型の半導体素子を導通状態とする場合、入力信号に応じて抵抗素子に定電流を供給し、出力側ミラー対により前記半導体素子の導通制御端子を介して流れる電流を決定する。また、導通制御端子と、出力側ミラー対の主トランジスタ側の電流経路中で前記抵抗素子の端子電圧に等しくなる電位点との間に定電圧素子を接続することで、各素子の接続形態に応じて、導通制御端子を介して流れる電流の一部が定電圧素子を介して前記電位点に流入するか、若しくは、前記電位点より定電圧素子を介して分流した電流が前記導通制御端子に流入するようになる。
ここで、ミラー対の「主トランジスタ」とは、ミラー対に流れる電流を決定するように接続されている方のトランジスタであり、他方については、以降で「副トランジスタ」と称している。

即ち、駆動対象となる半導体素子（駆動対象素子）が導通状態になると、導通制御端子の電位は、抵抗素子の端子電圧に定電圧素子が発生する定電圧を増減したものにクランプされる。そして、定電流源を、温度依存性並びに電圧依存性がない回路で構成し、抵抗素子を温度依存性がない素子で構成すれば、クランプ電圧が電源電圧や温度の変動による影響を受けることはなくなり、駆動対象となる半導体素子を介して流れる負荷電流を略一定に維持することができる。
加えて、駆動対象素子が導通状態になった場合は、定電圧素子を介して流れる電流により出力側ミラー対の主トランジスタ側に流れる電流が増減するようになり、その結果、駆動対象素子の導通制御端子を介して流れる駆動電流に負帰還が作用するので、クランプ動作が行われる場合に流れる電流を抑制することができる。

そして、出力段を、２つの半導体素子を直列接続して構成し、両者の共通接続点に駆動対象素子の導通制御端子を接続して、出力段を構成する半導体素子の一方を、出力側ミラー対を構成する副トランジスタとする。即ち、駆動対象素子が導通状態となった場合に導通制御端子を介して流れる電流は、出力側ミラー対の主トランジスタを介して流れる電流のミラー電流となり、その主トランジスタを介して流れる電流が上述した定電圧素子の作用により増減するので、クランプ動作時に副トランジスタを介して流れる駆動電流に負帰還が作用する。

また、前記電位点を、出力側ミラー対を構成する主トランジスタと、この主トランジスタを介して流れる電流を、定電流源に基づき決定する電流決定ミラー対を構成する副トランジスタとの間に配置する。即ち、上記定電流源によって流れる定電流をＩ１とすれば、上記副トランジスタ側に流れる電流もＩ１となり、駆動対象素子の導通時に定電圧素子を介して流れる電流をＩｓとすれば、出力側ミラー対の主トランジスタを介して流れる電流は（Ｉ１−Ｉｓ）となるように決定されて、駆動電流の負帰還作用が生じる。

請求項２記載の半導体素子駆動回路によれば、抵抗素子を、入力信号の変化に応じて導通状態が変化する入力側ミラー対を構成する主トランジスタに直列に接続し、その入力側ミラー対を構成する副トランジスタを、出力側ミラー対を構成する主トランジスタと、電流決定ミラー対を構成する副トランジスタとの間に配置する。
従って、入力側ミラー対を構成する主トランジスタが導通した場合、請求項１で規定した定電流源からの定電流（Ｉ２とする）を抵抗素子（抵抗値Ｒとする）に供給すれば、その端子電圧はＲ・Ｉ２となる。そして、電流決定ミラー対では請求項１で述べたように、主トランジスタ側に定電流Ｉ１が流れるので、出力側ミラー対に流れる電流は２つの定電流Ｉ１，Ｉ２に応じて決定される。
またこの場合、入力側ミラー対の主トランジスタが導通することで同ミラー対の副トランジスタが導通し、その結果、出力側ミラー対の主トランジスタ及び副トランジスタが導通し、導通制御端子に電流が流れて、駆動対象素子が導通するようになる。

請求項３記載の半導体素子駆動回路によれば、入力側ミラー対をＭＯＳＦＥＴによって構成し、抵抗素子を前記ＭＯＳＦＥＴのソース側に接続する。斯様に構成すれば、抵抗素子の端子電圧は、入力側ミラー対の主ＦＥＴのソース電位に等しい。また、ＦＥＴが導通する場合、ゲート−ソース間の閾値電圧ＶGSは一定電圧を示すので、入力側ミラー対の副ＦＥＴのソース電位は、主ＦＥＴのソース電位に両ＦＥＴの閾値電圧ＶGSを加減したものとなる。従って、２つの定電流Ｉ１，Ｉ２を等しく設定すれば、副ＦＥＴのソースが前記電位点となる。

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。電源ＶＢの正側端子には、２つの電流源１，２が接続されており、電流源２側には、ＮチャネルＭＯＳＦＥＴ３及４のドレインが接続されている。ＦＥＴ３（主トランジスタ）のソースは抵抗素子５を介して、ＦＥＴ４（副トランジスタ）のソースは直接グランドに接続されている。また、ＦＥＴ３のドレインは、自身のゲートに接続されていると共に、ＮチャネルＭＯＳＦＥＴ６のゲートに接続されている。

電流源１は、ＮチャネルＭＯＳＦＥＴ７のドレイン−ソースを介してグランドに接続されており、ＦＥＴ７（主トランジスタ）のゲートは、自身のドレイン並びにＮチャネルＭＯＳＦＥＴ８のゲートに接続されている。ＦＥＴ８（副トランジスタ）のドレインはＦＥＴ６のソースに接続され、ＦＥＴ８のソースはグランドに接続されている。２つのＰチャネルＭＯＳＦＥＴ９，１０のソースは電源ＶＢの正側端子に接続され、両者のゲートは、ＦＥＴ９（主トランジスタ）のドレインと共にＦＥＴ６のドレインに接続されている。また、ＦＥＴ９，１０のゲートは、抵抗素子５０を介して電源ＶＢの正側端子に接続されている。

ＦＥＴ１０（副トランジスタ）のドレインは、ＮチャネルＭＯＳＦＥＴ１１のドレインに接続され、ＦＥＴ１１のソースはグランドに、ゲートはＦＥＴ４のゲートに接続されている。そして、電源ＶＢの正側端子とグランドとの間には、負荷（例えば、抵抗素子やインダクタンスなど）１２と、ＮチャネルＭＯＳＦＥＴ１３（駆動対象素子）との直列回路が接続されており、ＦＥＴ１３のゲートは、ＦＥＴ１０，１１のドレインに接続されている。

ＦＥＴ１３は、例えばパワーＭＯＳＦＥＴである。そのＦＥＴ１３のゲートとグランドとの間には、互いに逆方向となるダイオード１４及びツェナーダイオード１５の直列回路が接続されている。更に、ＦＥＴ１３のゲートは、ツェナーダイオード１６（定電圧素子）のカソードに接続されており、ツェナーダイオード１６のアノードは、ＦＥＴ８のドレインに接続されている。
そして、ＦＥＴ４，１１のゲートに対して、駆動制御信号ＶＩＮが与えられるようになっている。以上の構成において、ＦＥＴ３，６のペアが入力側ミラー対１７を構成し、ＦＥＴ７，８のペアが電流決定ミラー対１８を構成し、ＦＥＴ９，１０のペアが出力側ミラー対１９を構成している。また、負荷１２及びＦＥＴ１３を除いたものが、駆動回路２０を構成している。

次に、本実施例の作用について説明する。駆動制御信号ＶＩＮがハイレベルの場合、ＦＥＴ４，１１は何れもＯＮになり、ＦＥＴ３，６は何れもＯＦＦになる。従って、ＦＥＴ９，１０もＯＦＦになり、その結果、ＦＥＴ１３のゲート電位ＶｏｕｔはロウレベルになりＦＥＴ１３はＯＦＦされるので、負荷１２に対する通電は行われない。

一方、駆動制御信号ＶＩＮがロウレベルの場合、ＦＥＴ４，１１は何れもＯＦＦ，ＦＥＴ３，６は何れもＯＮになる。従って、ＦＥＴ９，１０もＯＮになり、その結果、ＦＥＴ１３のゲート電位Ｖｏｕｔはハイレベルになり、ＦＥＴ１３はＯＮとなって負荷１２に通電が行われる。この時、ツェナーダイオード１６が接続されていない状態を仮定すると、電圧ＶＢが、
ＶＢ＞ＶＤ３＋ＶＺＤ２ …（１）
であれば、ＦＥＴ１０を介してダイオード１４及び１５に電流が流れる。但し、ＶＤ３はダイオード１４の順方向電圧、ＶＺＤ２はツェナーダイオード１５のツェナー電圧である。駆動制御信号ＶＩＮの周波数が数１００ｋＨｚオーダーである場合、ＦＥＴ１３の入力容量が１００ｐＦ程度であればＦＥＴ１０を介して流れる電流は１００ｍＡ程度となり、その略全てが無駄な電流として、ダイオード１４及び１５を介してグランドに流れてしまう。

そこで、本実施例では、ツェナーダイオード１６を配置している。ツェナーダイオード１６を設けることで、電圧ＶＢが、
ＶＢ＞Ｖ２＋ＶＺＤ１ …（２）
であれば、電流はツェナーダイオード１６を経由してＦＥＴ８に流れ込む。但し、Ｖ２はＦＥＴ８のドレイン電位、ＶＺＤ１はツェナーダイオード１６のツェナー電圧である。
この時、ＦＥＴ８に流れる電流をＩ＿Ｍ５とすると、
Ｉ＿Ｍ５＝Ｉ＿ＺＤ１＋Ｉ１ …（３）
となる。但し、Ｉ＿ＺＤ１はツェナーダイオード１６に流れる電流、Ｉ１は電流源１により供給される定電流である。即ち、（３）式が示すように、ＦＥＴ８がＦＥＴ９より引き出す電流は、自身のドレインに電流Ｉ＿ＺＤ１が流入する分だけ減少することになり、それに伴いＦＥＴ１０を介して流れる出力電流も減少する。つまり、出力電流について負帰還が作用している。

また、ゲート電位Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ２＋ＶＺＤ１ …（４）
でクランプされることになる。ここで、ＦＥＴ８のドレイン電位Ｖ２は、（５）式で表される。
Ｖ２＝ＶＧＳ２＋Ｒ１×Ｉ２−ＶＧＳ１ …（５）
但し、ＶＧＳ２，ＶＧＳ１は、ＦＥＴ３，６のゲート−ソース間電圧、Ｒ１は抵抗素子５の抵抗値、Ｉ２は電流源２により供給される定電流である。そして、
ＶＧＳ１＝（２×Ｉ１／β）^1/2 …（６）
ＶＧＳ２＝（２×Ｉ２／β）^1/2 …（７）
で表される。但し、
β＝（μ×Ｃｘ×Ｗ）／Ｌ …（８）
であり、μはＦＥＴの電子移動度、Ｃｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長である。従って、電流源１，２の定電流値Ｉ１，Ｉ２が等しくなるように設定すれば、
Ｖ２＝Ｒ１×Ｉ２ …（９）
となる。

即ち、抵抗素子５を、温度依存性がない薄膜抵抗で構成し、電流源２についても温度依存性，並びに電圧依存性がない構成とすれば、クランプ電圧Ｖｏｕｔについて、温度の変動や電源ＶＢの変動による影響を排除することができる。上記のような特性を備える定電流源回路は周知構成であり、例えば、特開平８−７６８６８号公報に開示されている回路等を使用すれば良い。

以上のように本実施例によれば、ＦＥＴ１３をＯＮ状態とする場合、入力信号ＶＩＮに応じて抵抗素子５に定電流源２による定電流Ｉ２を供給し、出力側ミラー対１９によりＦＥＴ１３のゲートを介して流れる電流を決定する。また、前記ゲートと、出力側ミラー対１９のＦＥＴ９側の電流経路中で、抵抗素子５の端子電圧に等しくなる電位点（ＦＥＴ８のドレイン）との間にツェナーダイオード１６を接続することで、ＦＥＴ１３のゲートを介して流れる電流を前記電位点に流入させる負帰還経路を形成した。

従って、ＦＥＴ１３のゲート電位を、抵抗素子５の端子電圧（＝Ｖ２）にツェナーダイオード１６が発生する定電圧ＶＺＤ１を加えたものにクランプすることができる。そして、定電流源２を温度依存性並びに電圧依存性がない回路で構成し、抵抗素子５を温度依存性がない素子で構成することでクランプ電圧が電源電圧や温度の変動による影響を受けることはなくなり、ＦＥＴ１３を介して流れる負荷電流を略一定に維持することができる。

また、駆動回路２０の出力段を、２つのＦＥＴ１０及び１１を直列接続して構成し、両者の共通接続点にＦＥＴ１３のゲートを接続し、ＦＥＴ１０を出力側ミラー対１９の副トランジスタとしたので、ＦＥＴ１３がＯＮ状態となった場合にゲートを介して流れる電流は、出力側ミラー対１９のＦＥＴ９を介して流れる電流のミラー電流となり、そのＦＥＴ９介して流れる電流に、ＦＥＴ１３のゲート→ツェナーダイオード１６を経由した電流が上記電位点で合流する。従って、クランプ動作時に流れる駆動電流は、ツェナーダイオード１６を介してＦＥＴ９側に帰還した電流により抑制される。

また、前記電位点を、ＦＥＴ９と電流決定ミラー対１８のＦＥＴ８との間に配置したので、出力側ミラー対１９のＦＥＴ９を介して流れる電流を、定電流Ｉ１よりツェナーダイオード１６を介して流れる電流を減じたもので決定できる。更に、抵抗素子５を入力側ミラー対１７を構成するＦＥＴ３のソースに直列に接続し、その入力側ミラー対１７を構成するＦＥＴ６をＦＥＴ９とＦＥＴ８との間に配置したので、出力側ミラー対１９に流れる電流を、２つの定電流Ｉ１，Ｉ２に応じて決定することができる。
そして、抵抗素子５の端子電圧は、入力側ミラー対１７を構成するＦＥＴ３のソース電位に等しくなり、ＦＥＴ６のソース電位は、ＦＥＴ３，６の閾値電あるＶＧＳ２，ＶＧＳ１を加減したものとなるので、２つの定電流Ｉ１，Ｉ２を等しく設定することで、ＦＥＴ６のソースを抵抗素子５の端子電圧に等しい電位点とすることができる。

（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、駆動対象とする半導体素子がＰチャネルＭＯＳＦＥＴの場合である。電源ＶＢの正側端子とグランドとの間には、抵抗素子２１及び２２，並びにＮチャネルＭＯＳＦＥＴ２３の直列回路が接続されており、抵抗素子２１には、クランプ用のツェナーダイオード２４が並列に接続されている。ＰチャネルＭＯＳＦＥＴ２５のソースは電源ＶＢに接続されており、ＦＥＴ２５のドレインは、定電流源２を介してグランドに接続されている。また、ＦＥＴ２５のゲートは、抵抗素子２１及び２２の共通接続点に接続されている。

ＦＥＴ２５には、抵抗素子５とＰチャネルＭＯＳＦＥＴ２６（主トランジスタ）との直列回路が並列に接続されており、ＦＥＴ２６のゲートは、ＰチャネルＭＯＳＦＥＴ２７（副トランジスタ）のゲートと共に自身のドレインに接続されている。電源ＶＢの正側端子には、ＰチャネルＭＯＳＦＥＴ２８，２９のソースが接続されており、それらのゲートはＦＥＴ２８（主トランジスタ）側のドレインに共通に接続されている。

ＦＥＴ２８のドレインは、定電流源１を介してグランドに接続されている。一方、ＦＥＴ２９（副トランジスタ）のドレインはＦＥＴ２７のソースに接続されており、ＦＥＴ２７のドレインは、ＦＥＴ１１（副トランジスタ）とミラー対を構成しているＮチャネルＭＯＳＦＥＴ３０（主トランジスタ）のドレイン，及びＦＥＴ１１並びに３０のゲートに接続されている。そして、ＦＥＴ１１，３０のゲートとグランドとの間には、抵抗素子５１が接続されている。

また、電源ＶＢの正側端子とグランドとの間には、抵抗素子３１及び３２，並びにＮチャネルＭＯＳＦＥＴ３３の直列回路が接続されており、ＦＥＴ３３のゲートには、ＦＥＴ２３のゲートと共に駆動制御信号ＶＩＮが与えられるようになっている。抵抗素子３１及び３２の共通接続点にはＦＥＴ１０のゲートが接続されており、抵抗素子３１には、ＦＥＴ１０のゲート電位をクランプするためのツェナーダイオード３４が並列に接続されている。

駆動対象素子であるＰチャネルＭＯＳＦＥＴ３５と負荷１２との直列回路は、電源ＶＢの正側端子とグランドとの間に接続されており、ＦＥＴ３５のゲートはＦＥＴ１０及び１１のドレインに接続されている。そして、電源ＶＢの正側端子とＦＥＴ３５のゲートとの間には、ダイオード１４及びツェナーダイオード１５の直列回路が接続されており、ＦＥＴ２７のソースとＦＥＴ３５のゲートとの間には、ツェナーダイオード１６が接続されている。これにより、駆動電流の負帰還経路を形成している。
以上の構成において、ＦＥＴ２６，２７のペアが入力側ミラー対３６を構成し、ＦＥＴ２８，２９のペアが電流決定ミラー対３７を構成し、ＦＥＴ３０，１１のペアが出力側ミラー対３８を構成している。また、負荷１２及びＦＥＴ３５を除いたものが、駆動回路３９を構成している。

次に、第２実施例の作用について説明する。駆動制御信号ＶＩＮがハイレベルの場合、ＦＥＴ２３及び３３はＯＮとなる。すると、ＦＥＴ２５のゲート電位がロウレベルとなりＦＥＴ２５はＯＮするので、ＦＥＴ２６はＯＦＦになる。従って、ＦＥＴ２７もＯＦＦになってＦＥＴ３０及び１１のゲート電位はロウレベルとなり、これらもＯＦＦになる。この時、ＦＥＴ３３がＯＮしているため、ＦＥＴ１０はＯＮになっている。その結果、ＦＥＴ３５のゲート電位ＶｏｕｔはハイレベルとなりＦＥＴ３５はＯＦＦするため、負荷１２に対する通電は行われない。

一方、駆動制御信号ＶＩＮがロウレベルの場合、ＦＥＴ２３及び３３はＯＦＦとなる。すると、ＦＥＴ２５のゲート電位がハイレベルとなりＦＥＴ２５はＯＦＦするので、ＦＥＴ２６はＯＮになる。従って、ＦＥＴ２７もＯＮになってＦＥＴ３０及び１１のゲート電位がハイレベルとなり、これらもＯＮになる。この時、ＦＥＴ３３がＯＦＦしているため、ＦＥＴ１０もＯＦＦになっている。

以上の結果、ＦＥＴ３５のゲート電位ＶｏｕｔはロウレベルとなりＦＥＴ３５はＯＮするため、負荷１２に対する通電が行われる。この場合、ＦＥＴ３５のゲート電位Ｖｏｕｔは、ＦＥＴ２７のソース電位（電位点）をＶ２、ツェナーダイオード１６のツェナー電圧をＶＺＤ１とすると、
Ｖｏｕｔ＝Ｖ２−ＶＺＤ１ …（１０）
となる。

そして、ＦＥＴ２７のソース電位Ｖ２は、第１実施例と同様の原理によりＦＥＴ２６のソース電位に等しく、
Ｖ２＝ＶＢ−Ｒ１・Ｉ２ …（１１）
となっている。従って、ＦＥＴ３５のゲート電位Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＢ−Ｒ１・Ｉ２−ＶＺＤ１ …（１２）
にクランプされる。

また、ＦＥＴ２９を介して流れる電流の一部は、ツェナーダイオード１６を流れる電流Ｉ＿ＺＤ１として分流するため、出力側ミラー対３８に流入する電流は、電流Ｉ＿ＺＤ１の分だけ減少する。それに伴いＦＥＴ１１を介して流れる出力電流も減少するため、出力電流について負帰還が作用する。
以上のように第２実施例によれば、駆動対象素子がＰチャネルＭＯＰＳＦＥＴ３５である場合も、第１実施例と同様の効果が得られる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ＦＥＴは、適宜バイポーラトランジスタに置き換えて実施しても良い。
駆動対象素子は、ＩＧＢＴであっても良い。

本発明の第１実施例であり、半導体素子駆動回路の構成を示す図 本発明の第２実施例を示す図１相当図 特許文献１に開示されている従来技術を示す図

符号の説明

図面中、１，２は定電流源、５は抵抗素子、１２は負荷、１３はＮチャネルＭＯＳＦＥＴ（半導体素子）、１６はツェナーダイオード（定電圧素子）、１７は入力側ミラー対、１８は電流決定ミラー対、１９は出力側ミラー対、２０は駆動回路、３５はＰチャネルＭＯＳＦＥＴ（半導体素子）、３６は入力側ミラー対、３７は電流決定ミラー対、３８は出力側ミラー対、３９は駆動回路を示す。

Claims (3)

1. 入力信号に応じて電圧駆動型の半導体素子を導通制御するもので、前記半導体素子を導通状態とする場合に、当該素子の導通制御端子に印加する電圧をクランプする機能を備える半導体素子駆動回路において、
   前記半導体素子を導通状態とする場合、
   前記入力信号に応じて定電流源による定電流が供給される抵抗素子と、
   前記半導体素子の導通制御端子を介して流れる電流を決定する出力側ミラー対と、
   前記導通制御端子と、前記出力側ミラー対を構成する主トランジスタ側の電流経路において前記抵抗素子の端子電圧に等しくなる電位点との間に接続され、前記導通制御端子を介して流れる電流の負帰還経路を構成する定電圧素子とを備え、
   前記定電流源を、温度依存性並びに電圧依存性がない回路で構成すると共に、
   前記抵抗素子を、温度依存性がない素子で構成し、
   出力段が、２つの半導体素子を直列接続して構成されており、両者の共通接続点に駆動対象となる半導体素子の導通制御端子が接続され、
   前記出力段を構成する半導体素子の一方は、前記出力側ミラー対を構成する副トランジスタであり、
   前記電位点は、前記出力側ミラー対を構成する主トランジスタと、この主トランジスタを介して流れる電流を、定電流源に基づき決定する電流決定ミラー対を構成する副トランジスタとの間に配置されることを特徴とする半導体素子駆動回路。
2. 前記抵抗素子は、前記入力信号の変化に応じて導通状態が変化する入力側ミラー対を構成する主トランジスタに直列に接続され、
   前記入力側ミラー対を構成する副トランジスタは、前記出力側ミラー対を構成する主トランジスタと、前記電流決定ミラー対を構成する副トランジスタとの間に配置されることを特徴とする請求項１記載の半導体素子駆動回路。
3. 前記入力側ミラー対は、ＭＯＳＦＥＴによって構成され、
   前抵抗素子は、前記ＭＯＳＦＥＴのソース側に接続されていることを特徴とする請求項２記載の半導体素子駆動回路。

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