JP4793214B2 - 半導体素子駆動回路 - Google Patents
半導体素子駆動回路Info
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Description
Vth=Vth(D132)+Vth(D134)+VBE(Tr138)
能動電圧クランプは受動的状態で、回路動作に影響を与えない。逆に、ダイオード132及び134,トランジスタ138を介して電流を導通させ、B+電圧がVth電圧以上になると能動電圧クランプは活性状態となる。トランジスタ138を介して流れる電流は、トランジスタ125のゲートに接続されるトランジスタ136を介してミラー動作される。B+電圧がダイオード132及び134のしきい値電圧よりも高くなると、電流がダイオード132及び134を介して流れ始め、トランジスタ136を介してミラー動作される結果、トランジスタ125のゲートをロウレベルにする。
本発明は上記事情に鑑みてなされたものであり、その目的は、クランプ電圧のばらつきを抑制することができる半導体素子駆動回路を提供することにある。
ここで、ミラー対の「主トランジスタ」とは、ミラー対に流れる電流を決定するように接続されている方のトランジスタであり、他方については、以降で「副トランジスタ」と称している。
加えて、駆動対象素子が導通状態になった場合は、定電圧素子を介して流れる電流により出力側ミラー対の主トランジスタ側に流れる電流が増減するようになり、その結果、駆動対象素子の導通制御端子を介して流れる駆動電流に負帰還が作用するので、クランプ動作が行われる場合に流れる電流を抑制することができる。
従って、入力側ミラー対を構成する主トランジスタが導通した場合、請求項1で規定した定電流源からの定電流(I2とする)を抵抗素子(抵抗値Rとする)に供給すれば、その端子電圧はR・I2となる。そして、電流決定ミラー対では請求項1で述べたように、主トランジスタ側に定電流I1が流れるので、出力側ミラー対に流れる電流は2つの定電流I1,I2に応じて決定される。
またこの場合、入力側ミラー対の主トランジスタが導通することで同ミラー対の副トランジスタが導通し、その結果、出力側ミラー対の主トランジスタ及び副トランジスタが導通し、導通制御端子に電流が流れて、駆動対象素子が導通するようになる。
以下、本発明の第1実施例について図1を参照して説明する。電源VBの正側端子には、2つの電流源1,2が接続されており、電流源2側には、NチャネルMOSFET3及4のドレインが接続されている。FET3(主トランジスタ)のソースは抵抗素子5を介して、FET4(副トランジスタ)のソースは直接グランドに接続されている。また、FET3のドレインは、自身のゲートに接続されていると共に、NチャネルMOSFET6のゲートに接続されている。
そして、FET4,11のゲートに対して、駆動制御信号VINが与えられるようになっている。以上の構成において、FET3,6のペアが入力側ミラー対17を構成し、FET7,8のペアが電流決定ミラー対18を構成し、FET9,10のペアが出力側ミラー対19を構成している。また、負荷12及びFET13を除いたものが、駆動回路20を構成している。
VB>VD3+VZD2 …(1)
であれば、FET10を介してダイオード14及び15に電流が流れる。但し、VD3はダイオード14の順方向電圧、VZD2はツェナーダイオード15のツェナー電圧である。駆動制御信号VINの周波数が数100kHzオーダーである場合、FET13の入力容量が100pF程度であればFET10を介して流れる電流は100mA程度となり、その略全てが無駄な電流として、ダイオード14及び15を介してグランドに流れてしまう。
VB>V2+VZD1 …(2)
であれば、電流はツェナーダイオード16を経由してFET8に流れ込む。但し、V2はFET8のドレイン電位、VZD1はツェナーダイオード16のツェナー電圧である。
この時、FET8に流れる電流をI_M5とすると、
I_M5=I_ZD1+I1 …(3)
となる。但し、I_ZD1はツェナーダイオード16に流れる電流、I1は電流源1により供給される定電流である。即ち、(3)式が示すように、FET8がFET9より引き出す電流は、自身のドレインに電流I_ZD1が流入する分だけ減少することになり、それに伴いFET10を介して流れる出力電流も減少する。つまり、出力電流について負帰還が作用している。
Vout=V2+VZD1 …(4)
でクランプされることになる。ここで、FET8のドレイン電位V2は、(5)式で表される。
V2=VGS2+R1×I2−VGS1 …(5)
但し、VGS2,VGS1は、FET3,6のゲート−ソース間電圧、R1は抵抗素子5の抵抗値、I2は電流源2により供給される定電流である。そして、
VGS1=(2×I1/β)1/2 …(6)
VGS2=(2×I2/β)1/2 …(7)
で表される。但し、
β=(μ×Cx×W)/L …(8)
であり、μはFETの電子移動度、Cxはゲート酸化膜容量、Wはチャネル幅、Lはチャネル長である。従って、電流源1,2の定電流値I1,I2が等しくなるように設定すれば、
V2=R1×I2 …(9)
となる。
そして、抵抗素子5の端子電圧は、入力側ミラー対17を構成するFET3のソース電位に等しくなり、FET6のソース電位は、FET3,6の閾値電あるVGS2,VGS1を加減したものとなるので、2つの定電流I1,I2を等しく設定することで、FET6のソースを抵抗素子5の端子電圧に等しい電位点とすることができる。
図2は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、駆動対象とする半導体素子がPチャネルMOSFETの場合である。電源VBの正側端子とグランドとの間には、抵抗素子21及び22,並びにNチャネルMOSFET23の直列回路が接続されており、抵抗素子21には、クランプ用のツェナーダイオード24が並列に接続されている。PチャネルMOSFET25のソースは電源VBに接続されており、FET25のドレインは、定電流源2を介してグランドに接続されている。また、FET25のゲートは、抵抗素子21及び22の共通接続点に接続されている。
以上の構成において、FET26,27のペアが入力側ミラー対36を構成し、FET28,29のペアが電流決定ミラー対37を構成し、FET30,11のペアが出力側ミラー対38を構成している。また、負荷12及びFET35を除いたものが、駆動回路39を構成している。
Vout=V2−VZD1 …(10)
となる。
V2=VB−R1・I2 …(11)
となっている。従って、FET35のゲート電位Voutは、
Vout=VB−R1・I2−VZD1 …(12)
にクランプされる。
以上のように第2実施例によれば、駆動対象素子がPチャネルMOPSFET35である場合も、第1実施例と同様の効果が得られる。
FETは、適宜バイポーラトランジスタに置き換えて実施しても良い。
駆動対象素子は、IGBTであっても良い。
Claims (3)
- 入力信号に応じて電圧駆動型の半導体素子を導通制御するもので、前記半導体素子を導通状態とする場合に、当該素子の導通制御端子に印加する電圧をクランプする機能を備える半導体素子駆動回路において、
前記半導体素子を導通状態とする場合、
前記入力信号に応じて定電流源による定電流が供給される抵抗素子と、
前記半導体素子の導通制御端子を介して流れる電流を決定する出力側ミラー対と、
前記導通制御端子と、前記出力側ミラー対を構成する主トランジスタ側の電流経路において前記抵抗素子の端子電圧に等しくなる電位点との間に接続され、前記導通制御端子を介して流れる電流の負帰還経路を構成する定電圧素子とを備え、
前記定電流源を、温度依存性並びに電圧依存性がない回路で構成すると共に、
前記抵抗素子を、温度依存性がない素子で構成し、
出力段が、2つの半導体素子を直列接続して構成されており、両者の共通接続点に駆動対象となる半導体素子の導通制御端子が接続され、
前記出力段を構成する半導体素子の一方は、前記出力側ミラー対を構成する副トランジスタであり、
前記電位点は、前記出力側ミラー対を構成する主トランジスタと、この主トランジスタを介して流れる電流を、定電流源に基づき決定する電流決定ミラー対を構成する副トランジスタとの間に配置されることを特徴とする半導体素子駆動回路。 - 前記抵抗素子は、前記入力信号の変化に応じて導通状態が変化する入力側ミラー対を構成する主トランジスタに直列に接続され、
前記入力側ミラー対を構成する副トランジスタは、前記出力側ミラー対を構成する主トランジスタと、前記電流決定ミラー対を構成する副トランジスタとの間に配置されることを特徴とする請求項1記載の半導体素子駆動回路。 - 前記入力側ミラー対は、MOSFETによって構成され、
前抵抗素子は、前記MOSFETのソース側に接続されていることを特徴とする請求項2記載の半導体素子駆動回路。
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