JP3435309B2 - バッファアンプ - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、バッファアンプに
係り、特に、アンプ消費電流を削減し、出力ダイナミッ
クレンジを改善したバッファアンプに関するものであ
る。
係り、特に、アンプ消費電流を削減し、出力ダイナミッ
クレンジを改善したバッファアンプに関するものであ
る。
【0002】
【従来の技術】図6に、従来のバッファアンプの回路図
を示す。
を示す。
【0003】この図は、一例として、プッシュプル出力
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路1、
駆動回路2、プッシュプル出力回路3、定電流回路4を
備える。また、アンプ入力VIN、差動回路出力VG1、駆
動回路出力VG2及びアンプ出力VOUT がそれぞれ示され
る。さらに、抵抗R1は、電源からアンプ部分までの配
線等の抵抗分である。駆動回路2は、NチャネルMOS
トランジスタMN1〜MN4及び定電流源I1を有す
る。プッシュプル出力回路3は、NチャネルMOSトラ
ンジスタMN5及びMN6、PチャネルMOSトランジ
スタMP1及びMP2を有する。アンプ出力VOUT に
は、負荷が接続されている。
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路1、
駆動回路2、プッシュプル出力回路3、定電流回路4を
備える。また、アンプ入力VIN、差動回路出力VG1、駆
動回路出力VG2及びアンプ出力VOUT がそれぞれ示され
る。さらに、抵抗R1は、電源からアンプ部分までの配
線等の抵抗分である。駆動回路2は、NチャネルMOS
トランジスタMN1〜MN4及び定電流源I1を有す
る。プッシュプル出力回路3は、NチャネルMOSトラ
ンジスタMN5及びMN6、PチャネルMOSトランジ
スタMP1及びMP2を有する。アンプ出力VOUT に
は、負荷が接続されている。
【0004】差動回路出力VG1は、駆動回路2のNチャ
ネルMOSトランジスタMN4及びプッシュプル出力回
路3のNチャネルMOSトランジスタMN6を駆動す
る。NチャネルMOSトランジスタMN6はアンプの出
力電流シンクトランジスタである。NチャネルMOSト
ランジスタMN4は、NチャネルMOSトランジスタM
N1、MN2及びMN3と定電流源I1によりバイアス
されて、NチャネルMOSトランジスタMN5を駆動す
る。PチャネルMOSトランジスタMP1及びMP2
は、カレントミラー回路を構成する。PチャネルMOS
トランジスタMP2は、NチャネルMOSトランジスタ
MN5のドレイン電流IDRをミラー動作して、アンプの
出力電流をソースするトランジスタである。アンプ出力
VOUT からの出力電圧は、差動回路1に負帰還されて、
ボルテージフォロワアンプを構成している。
ネルMOSトランジスタMN4及びプッシュプル出力回
路3のNチャネルMOSトランジスタMN6を駆動す
る。NチャネルMOSトランジスタMN6はアンプの出
力電流シンクトランジスタである。NチャネルMOSト
ランジスタMN4は、NチャネルMOSトランジスタM
N1、MN2及びMN3と定電流源I1によりバイアス
されて、NチャネルMOSトランジスタMN5を駆動す
る。PチャネルMOSトランジスタMP1及びMP2
は、カレントミラー回路を構成する。PチャネルMOS
トランジスタMP2は、NチャネルMOSトランジスタ
MN5のドレイン電流IDRをミラー動作して、アンプの
出力電流をソースするトランジスタである。アンプ出力
VOUT からの出力電圧は、差動回路1に負帰還されて、
ボルテージフォロワアンプを構成している。
【0005】また、定電流回路4は、定電流源によるア
ンプ出力立ち上がりスルーレート改善用の回路である。
すなわち、アンプ入力VINの電圧が急に立ち上がった場
合、差動回路出力VG1は、一時的にグランド電位近傍に
まで降下し、NチャネルMOSトランジスタMN4がオ
フ状態になる。この場合、定電流回路4は、定電流源I
2により駆動回路出力VG2の電位を持ち上げて、ドレイ
ン電流IDRを増加させることにより、アンプ出力VOUT
の電圧立ち上がりをスピードアップさせる。
ンプ出力立ち上がりスルーレート改善用の回路である。
すなわち、アンプ入力VINの電圧が急に立ち上がった場
合、差動回路出力VG1は、一時的にグランド電位近傍に
まで降下し、NチャネルMOSトランジスタMN4がオ
フ状態になる。この場合、定電流回路4は、定電流源I
2により駆動回路出力VG2の電位を持ち上げて、ドレイ
ン電流IDRを増加させることにより、アンプ出力VOUT
の電圧立ち上がりをスピードアップさせる。
【0006】
【発明が解決しようとする課題】図7に、従来のバッフ
ァアンプの動作を説明するための電圧波形図を示す。
ァアンプの動作を説明するための電圧波形図を示す。
【0007】また、図8に、従来のバッファアンプの動
作を説明するための電流波形図を示す。
作を説明するための電流波形図を示す。
【0008】ここで、電源ラインレベルVDDLNは、アン
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源VDDより若干低い電位となる。そして、アンプ
入力VINとして、低電位から電源VDD電圧近傍の電位で
ある入力ハイレベルVIHへ変化する電圧を入力した場合
を考える(図中a参照、カッコ内以下同様)。なお、入
力ハイレベルVIH>電源ラインレベルVDDLN、の関係で
ある。
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源VDDより若干低い電位となる。そして、アンプ
入力VINとして、低電位から電源VDD電圧近傍の電位で
ある入力ハイレベルVIHへ変化する電圧を入力した場合
を考える(図中a参照、カッコ内以下同様)。なお、入
力ハイレベルVIH>電源ラインレベルVDDLN、の関係で
ある。
【0009】アンプ出力VOUT は、最終的に入力ハイレ
ベルVIHの電圧を出力しようとするが、アンプの実際の
電源電位である電源ラインレベルVDDLNまでしか出力す
ることはできない(b)。そして、このアンプ出力V
OUT が差動回路1に帰還されるため、差動回路1はアン
プ出力VOUT を上昇させようとして、NチャネルMOS
トランジスタMN4をオフさせる方向に動作する
(c)。その結果、定電流回路4の定電流によって、N
チャネルMOSトランジスタMN5のゲート電位VG2の
電位が上昇し(d)、ドレイン電流IDRは、飽和するま
で増加することになる(e)。
ベルVIHの電圧を出力しようとするが、アンプの実際の
電源電位である電源ラインレベルVDDLNまでしか出力す
ることはできない(b)。そして、このアンプ出力V
OUT が差動回路1に帰還されるため、差動回路1はアン
プ出力VOUT を上昇させようとして、NチャネルMOS
トランジスタMN4をオフさせる方向に動作する
(c)。その結果、定電流回路4の定電流によって、N
チャネルMOSトランジスタMN5のゲート電位VG2の
電位が上昇し(d)、ドレイン電流IDRは、飽和するま
で増加することになる(e)。
【0010】このように、ドレイン電流IDRが飽和する
ことにより、アンプとしては、余剰電流を消費すること
になる。また、電源ラインレベルVDDLNの電圧ドロップ
が大きくなるため(f)、出力電圧のダイナミックレン
ジも狭くなってしまう。
ことにより、アンプとしては、余剰電流を消費すること
になる。また、電源ラインレベルVDDLNの電圧ドロップ
が大きくなるため(f)、出力電圧のダイナミックレン
ジも狭くなってしまう。
【0011】本発明は、以上の点に鑑み、アンプ入力に
電源近傍の電圧を入力した場合に、アンプ消費電流を削
減することを目的とする。また、本発明は、出力ダイナ
ミックレンジを改善することを目的とする。
電源近傍の電圧を入力した場合に、アンプ消費電流を削
減することを目的とする。また、本発明は、出力ダイナ
ミックレンジを改善することを目的とする。
【0012】
【課題を解決するための手段】本発明は、アンプ出力が
帰還され、アンプ入力を増幅する差動回路と、前記差動
回路からの差動回路出力が入力され、前記アンプ出力の
出力立ち上がり駆動電流を制御する駆動回路出力を出力
する駆動回路と、前記駆動回路からの前記駆動回路出力
の電位をプルアップする定電流回路と、前記アンプ出力
により制御され、前記アンプ出力が所定範囲のレベルの
場合に、前記駆動回路出力をプルアップさせないように
前記定電流回路を切り離すスイッチ回路と、前記差動回
路からの前記差動回路出力により出力立ち下がり電流が
制御され、前記駆動回路からの前記駆動回路出力により
出力立ち上がり電流が制御された前記アンプ出力を出力
する出力回路とを備えたバッファアンプを提供する。
帰還され、アンプ入力を増幅する差動回路と、前記差動
回路からの差動回路出力が入力され、前記アンプ出力の
出力立ち上がり駆動電流を制御する駆動回路出力を出力
する駆動回路と、前記駆動回路からの前記駆動回路出力
の電位をプルアップする定電流回路と、前記アンプ出力
により制御され、前記アンプ出力が所定範囲のレベルの
場合に、前記駆動回路出力をプルアップさせないように
前記定電流回路を切り離すスイッチ回路と、前記差動回
路からの前記差動回路出力により出力立ち下がり電流が
制御され、前記駆動回路からの前記駆動回路出力により
出力立ち上がり電流が制御された前記アンプ出力を出力
する出力回路とを備えたバッファアンプを提供する。
【0013】
【発明の実施の形態】図1に、本発明のバッファアンプ
の回路図を示す。
の回路図を示す。
【0014】この図は、一例として、プッシュプル出力
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路1、
駆動回路2、プッシュプル出力回路3、定電流回路4及
びスイッチ回路5を備える。また、アンプ入力VIN、差
動回路出力VG1、駆動回路出力VG2及びアンプ出力V
OUT が、それぞれ示される。さらに、抵抗R1は、電源
からアンプ部分までの配線等の抵抗分である。なお、ア
ンプ出力VOUT には、負荷が接続されている。
回路を有するボルテージフォロワオペアンプを示したも
のである。このようなバッファアンプは、差動回路1、
駆動回路2、プッシュプル出力回路3、定電流回路4及
びスイッチ回路5を備える。また、アンプ入力VIN、差
動回路出力VG1、駆動回路出力VG2及びアンプ出力V
OUT が、それぞれ示される。さらに、抵抗R1は、電源
からアンプ部分までの配線等の抵抗分である。なお、ア
ンプ出力VOUT には、負荷が接続されている。
【0015】差動回路1は、アンプ出力VOUT からの出
力電圧が負帰還されて、ボルテージフォロワアンプとし
て機能する。
力電圧が負帰還されて、ボルテージフォロワアンプとし
て機能する。
【0016】駆動回路2は、NチャネルMOSトランジ
スタMN1〜MN4及び定電流源I1を有するプリバッ
ファである。NチャネルMOSトランジスタMN1及び
MN2は、プリバッファ動作用のバイアス回路としての
機能があり、NチャネルMOSトランジスタMN3及び
MN4は、出力立ち上がり用の駆動回路としての機能を
有する。
スタMN1〜MN4及び定電流源I1を有するプリバッ
ファである。NチャネルMOSトランジスタMN1及び
MN2は、プリバッファ動作用のバイアス回路としての
機能があり、NチャネルMOSトランジスタMN3及び
MN4は、出力立ち上がり用の駆動回路としての機能を
有する。
【0017】また、プッシュプル出力回路3は、Nチャ
ネルMOSトランジスタMN5及びMN6、Pチャネル
MOSトランジスタMP1及びMP2を有する最終段バ
ッファである。PチャネルMOSトランジスタMP1及
びMP2は、出力電流ソース用カレントミラー回路を構
成し、出力立ち上がり方向の出力電流ソーストランジス
タとして機能する。NチャネルMOSトランジスタMN
5は、出力カレントミラー駆動回路として機能する。ま
た、NチャネルMOSトランジスタMN6は、出力立ち
下がり方向の出力電流シンクトランジスタとして機能す
る。
ネルMOSトランジスタMN5及びMN6、Pチャネル
MOSトランジスタMP1及びMP2を有する最終段バ
ッファである。PチャネルMOSトランジスタMP1及
びMP2は、出力電流ソース用カレントミラー回路を構
成し、出力立ち上がり方向の出力電流ソーストランジス
タとして機能する。NチャネルMOSトランジスタMN
5は、出力カレントミラー駆動回路として機能する。ま
た、NチャネルMOSトランジスタMN6は、出力立ち
下がり方向の出力電流シンクトランジスタとして機能す
る。
【0018】差動回路1からの差動回路出力VG1は、駆
動回路2のNチャネルMOSトランジスタMN4及びプ
ッシュプル出力回路3のNチャネルMOSトランジスタ
MN6を駆動する。NチャネルMOSトランジスタMN
6はアンプの出力電流シンクトランジスタとして作用す
る。NチャネルMOSトランジスタMN4は、Nチャネ
ルMOSトランジスタMN1、MN2及びMN3と定電
流源I1によりバイアスされて、NチャネルMOSトラ
ンジスタMN5を駆動する。カレントミラー回路を構成
するPチャネルMOSトランジスタMP2は、Nチャネ
ルMOSトランジスタMN5のドレイン電流IDRをミラ
ー動作して、アンプの出力電流をソースするトランジス
タとして作用する。
動回路2のNチャネルMOSトランジスタMN4及びプ
ッシュプル出力回路3のNチャネルMOSトランジスタ
MN6を駆動する。NチャネルMOSトランジスタMN
6はアンプの出力電流シンクトランジスタとして作用す
る。NチャネルMOSトランジスタMN4は、Nチャネ
ルMOSトランジスタMN1、MN2及びMN3と定電
流源I1によりバイアスされて、NチャネルMOSトラ
ンジスタMN5を駆動する。カレントミラー回路を構成
するPチャネルMOSトランジスタMP2は、Nチャネ
ルMOSトランジスタMN5のドレイン電流IDRをミラ
ー動作して、アンプの出力電流をソースするトランジス
タとして作用する。
【0019】また、定電流回路4は、定電流源によるア
ンプ出力立ち上がりスルーレート改善用の回路であり、
出力立ち上がり用ブースト回路として機能する。
ンプ出力立ち上がりスルーレート改善用の回路であり、
出力立ち上がり用ブースト回路として機能する。
【0020】さらに、本発明においては、スイッチ回路
5が設けられる。スイッチ回路5は、アンプ出力VOUT
によりオン・オフ制御されることで、定電流回路4によ
る定電流の供給を制御する。例えば、スイッチ回路5
は、PチャネルMOSトランジスタMP3を有する。
5が設けられる。スイッチ回路5は、アンプ出力VOUT
によりオン・オフ制御されることで、定電流回路4によ
る定電流の供給を制御する。例えば、スイッチ回路5
は、PチャネルMOSトランジスタMP3を有する。
【0021】図2に、本発明のバッファアンプの動作を
説明するための電圧波形図を示す。また、図3に、本発
明のバッファアンプの動作を説明するための電流波形図
を示す。
説明するための電圧波形図を示す。また、図3に、本発
明のバッファアンプの動作を説明するための電流波形図
を示す。
【0022】ここで、電源ラインレベルVDDLNは、アン
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源VDDより若干低い電位となる。そして、アンプ
入力VINとして、低電位から電源VDD電圧近傍の電位で
ある入力ハイレベルVIHへ変化する電圧を入力した場合
を考える(図中a参照、以下かっこ内同様)。なお、入
力ハイレベルVIH>電源ラインレベルVDDLNの関係であ
る。
プ近傍の電源ラインの電圧を示す。このレベルは、アン
プ自体の消費電流等によって電圧ドロップを生じるた
め、電源VDDより若干低い電位となる。そして、アンプ
入力VINとして、低電位から電源VDD電圧近傍の電位で
ある入力ハイレベルVIHへ変化する電圧を入力した場合
を考える(図中a参照、以下かっこ内同様)。なお、入
力ハイレベルVIH>電源ラインレベルVDDLNの関係であ
る。
【0023】ここで、アンプ入力VINの電圧が急峻に立
ち上がった場合を想定する。アンプ出力VOUT は、最終
的にVDDの電位を出力しようとするが、アンプの電源電
位である電源ラインレベルVDDLNまでしか出力すること
はできない(b)。そして、この出力電圧が差動回路1
に帰還されるため、差動回路1はアンプ出力VOUT を上
昇させようとして、NチャネルMOSトランジスタMN
4をオフさせる方向に動作する(c)。この場合、差動
回路出力VG1は、一時的にグランド電位近傍にまで降下
する(d)。そして、NチャネルMOSトランジスタM
N4がオフ状態になるとき、定電流回路4は、定電流源
I2により駆動回路出力VG2の電位を持ち上げて
(e)、ドレイン電流IDRを増加させることにより
(f)、アンプ出力VOUT の電圧立ち上がりをスピード
アップさせる。
ち上がった場合を想定する。アンプ出力VOUT は、最終
的にVDDの電位を出力しようとするが、アンプの電源電
位である電源ラインレベルVDDLNまでしか出力すること
はできない(b)。そして、この出力電圧が差動回路1
に帰還されるため、差動回路1はアンプ出力VOUT を上
昇させようとして、NチャネルMOSトランジスタMN
4をオフさせる方向に動作する(c)。この場合、差動
回路出力VG1は、一時的にグランド電位近傍にまで降下
する(d)。そして、NチャネルMOSトランジスタM
N4がオフ状態になるとき、定電流回路4は、定電流源
I2により駆動回路出力VG2の電位を持ち上げて
(e)、ドレイン電流IDRを増加させることにより
(f)、アンプ出力VOUT の電圧立ち上がりをスピード
アップさせる。
【0024】ただし、アンプ出力VOUT が、所定の電圧
範囲の場合では、スイッチ回路5のPチャネルMOSト
ランジスタMP3により、定電流回路4は切り離される
ように構成されている(g)。所定の電圧範囲は、たと
えば、電源ラインレベルVDD LN−VthMP3 (ここで、
「VthMP3 」は、PチャネルMOSトランジスタがオン
状態となる閾値電圧を示す。)等に適宜設置することが
できる。アンプ出力VOU T の電圧が、このような所定の
電圧範囲の場合は、既に出力は目標値に近づいているた
め、スルーレート改善回路である定電流回路4は、切り
離しても差し支えない。定電圧回路4がスイッチ回路5
により切り離されると、駆動回路出力VG2はそれ以上上
昇しなくなるために(g)、ドレイン電流IDRも増加し
ない(h)。
範囲の場合では、スイッチ回路5のPチャネルMOSト
ランジスタMP3により、定電流回路4は切り離される
ように構成されている(g)。所定の電圧範囲は、たと
えば、電源ラインレベルVDD LN−VthMP3 (ここで、
「VthMP3 」は、PチャネルMOSトランジスタがオン
状態となる閾値電圧を示す。)等に適宜設置することが
できる。アンプ出力VOU T の電圧が、このような所定の
電圧範囲の場合は、既に出力は目標値に近づいているた
め、スルーレート改善回路である定電流回路4は、切り
離しても差し支えない。定電圧回路4がスイッチ回路5
により切り離されると、駆動回路出力VG2はそれ以上上
昇しなくなるために(g)、ドレイン電流IDRも増加し
ない(h)。
【0025】よって、アンプの消費電流を必要以上に増
加しないので、電源ラインレベルVDDLNの電圧降下も抑
えられる(i)。また、電源ラインレベルVDDLNが、電
源VDDの電位に近くなることで、アンプにより電源VDD
の電位に近い電位を出力することができることになるた
め(i)、出力ダイナミックレンジが拡がることにな
る。
加しないので、電源ラインレベルVDDLNの電圧降下も抑
えられる(i)。また、電源ラインレベルVDDLNが、電
源VDDの電位に近くなることで、アンプにより電源VDD
の電位に近い電位を出力することができることになるた
め(i)、出力ダイナミックレンジが拡がることにな
る。
【0026】つぎに、図4に、定電流回路の他の回路構
成図を示す。
成図を示す。
【0027】図4(A)は、高インピーダンス素子で構
成したものである。図1に示したバッファアンプにおい
て、NチャネルMOSトランジスタMN4がオフとなっ
たときにのみ、そのドレイン電圧である駆動回路出力V
G2をVDDOUT の電位にプルアップするものである。この
場合は、例えば、数Mオーム程度の大きな抵抗値のもの
を用いることが多い。
成したものである。図1に示したバッファアンプにおい
て、NチャネルMOSトランジスタMN4がオフとなっ
たときにのみ、そのドレイン電圧である駆動回路出力V
G2をVDDOUT の電位にプルアップするものである。この
場合は、例えば、数Mオーム程度の大きな抵抗値のもの
を用いることが多い。
【0028】図4(B)、(C)は、MOSトランジス
タをダイオード接続したものである。このような回路素
子により、抵抗として動作させて定電流回路の機能を実
現しても良い。図4(D)は、MOSトランジスタを用
いて定電流源回路を構成したものである。この場合、M
OSトランジスタのゲートに適宜バイアス電圧VBを印
加することにより所望の電流値を得ることができる。
タをダイオード接続したものである。このような回路素
子により、抵抗として動作させて定電流回路の機能を実
現しても良い。図4(D)は、MOSトランジスタを用
いて定電流源回路を構成したものである。この場合、M
OSトランジスタのゲートに適宜バイアス電圧VBを印
加することにより所望の電流値を得ることができる。
【0029】つぎに、図5に、本発明のバッファアンプ
の他の実施の形態の回路図を示す。図5は、図1に示し
たバッファアンプと基本的に同様であるが、電圧クラン
プ回路6が付加されている。電圧クランプ回路6は、例
えばPチャネルMOSトランジスタMP4を有する。
の他の実施の形態の回路図を示す。図5は、図1に示し
たバッファアンプと基本的に同様であるが、電圧クラン
プ回路6が付加されている。電圧クランプ回路6は、例
えばPチャネルMOSトランジスタMP4を有する。
【0030】図1のようなバッファ回路においては、低
い電位のアンプ入力VINであっても、アンプの負荷が重
い等の理由で、定常的に出力電圧が入力電圧まで十分に
上昇しきらない場合がある。この場合、定電流回路4は
切断されず、駆動回路出力VG2の電位は最大で電源ライ
ンレベルVDDLNの電位まで上昇してドレイン電流IDRを
増加させてしまう。
い電位のアンプ入力VINであっても、アンプの負荷が重
い等の理由で、定常的に出力電圧が入力電圧まで十分に
上昇しきらない場合がある。この場合、定電流回路4は
切断されず、駆動回路出力VG2の電位は最大で電源ライ
ンレベルVDDLNの電位まで上昇してドレイン電流IDRを
増加させてしまう。
【0031】そこで、電圧クランプ回路6を負荷するこ
とにより、駆動回路出力VG2の電位は、VG1+VthMP4
(ここで、「VthMP4 」は、PチャネルMOSトランジ
スタMP4がオン状態となる閾値電圧)でクランプされ
るため、ドレイン電流の増加分を制限することができ
る。このように、電圧クランプ回路6を設けることによ
り、何らかの原因でアンプ出力が入力電位まで上昇しな
い場合に、アンプが消費する電流を制限することがで
き、デバイスの過電流破壊等を回避することができる。
とにより、駆動回路出力VG2の電位は、VG1+VthMP4
(ここで、「VthMP4 」は、PチャネルMOSトランジ
スタMP4がオン状態となる閾値電圧)でクランプされ
るため、ドレイン電流の増加分を制限することができ
る。このように、電圧クランプ回路6を設けることによ
り、何らかの原因でアンプ出力が入力電位まで上昇しな
い場合に、アンプが消費する電流を制限することがで
き、デバイスの過電流破壊等を回避することができる。
【0032】
【発明の効果】本発明によると、消費電流が削減される
結果、少数の電源に多数のアンプを接続するような用途
において、電源配線等の抵抗による電圧降下を低減する
ことができ、アンプの消費電流を削減することができ
る。また、アンプ出力電圧のダイナミックレンジを改善
することができる。
結果、少数の電源に多数のアンプを接続するような用途
において、電源配線等の抵抗による電圧降下を低減する
ことができ、アンプの消費電流を削減することができ
る。また、アンプ出力電圧のダイナミックレンジを改善
することができる。
【0033】さらに、アンプが電源電圧近傍の電圧を出
力するときのみ立ち上がりスルーレート改善用の回路を
切り離すため、その他の出力電圧の範囲ではスルーレー
ト改善用回路が効果的に作用することができる。
力するときのみ立ち上がりスルーレート改善用の回路を
切り離すため、その他の出力電圧の範囲ではスルーレー
ト改善用回路が効果的に作用することができる。
【0034】さらに、電圧クランプ回路を付加すること
によりアンプ出力が入力電圧まで上昇しない場合に、消
費電流を制限し、デバイスの破壊等を回避することがで
きる。
によりアンプ出力が入力電圧まで上昇しない場合に、消
費電流を制限し、デバイスの破壊等を回避することがで
きる。
【図1】本発明のバッファアンプの回路図。
【図2】本発明のバッファアンプの動作を説明するため
の電圧波形図。
の電圧波形図。
【図3】本発明のバッファアンプの動作を説明するため
の電流波形図。
の電流波形図。
【図4】定電流回路の他の回路構成図。
【図5】本発明のバッファアンプの他の実施の形態の回
路図。
路図。
【図6】従来のバッファアンプの回路図。
【図7】従来のバッファアンプの動作を説明するための
電圧波形図。
電圧波形図。
【図8】従来のバッファアンプの動作を説明するための
電流波形図。
電流波形図。
1 差動回路
2 駆動回路
3 プッシュプル出力回路
4 定電流回路
5 スイッチ回路
6 電圧クランプ回路
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7,DB名)
H03F 1/00 - 3/72
Claims (6)
- 【請求項1】アンプ出力が帰還され、アンプ入力を増幅
する差動回路と、 前記差動回路からの差動回路出力が入力され、前記アン
プ出力の出力立ち上がり駆動電流を制御する駆動回路出
力を出力する駆動回路と、 前記駆動回路からの前記駆動回路出力の電位をプルアッ
プする定電流回路と、 前記アンプ出力により制御され、前記アンプ出力が所定
範囲のレベルの場合に、前記駆動回路出力をプルアップ
させないように前記定電流回路を切り離すスイッチ回路
と、 前記差動回路からの前記差動回路出力により出力立ち下
がり電流が制御され、前記駆動回路からの前記駆動回路
出力により出力立ち上がり電流が制御された前記アンプ
出力を出力する出力回路とを備えたバッファアンプ。 - 【請求項2】前記スイッチ回路は、 一端が電源に他端が前記定電流回路に接続され、ゲート
が前記アンプ出力に接続されたMOSトランジスタを含
むことを特徴とする請求項1に記載のバッファアンプ。 - 【請求項3】前記駆動回路は、 前記差動回路出力が入力され、前記駆動回路出力を出力
する出力立ち上がり用駆動回路部と、 前記出力立ち上がり用駆動回路部をバイアスするバイア
ス回路部とを備えたことを特徴とする請求項1又は2に
記載のバッファアンプ。 - 【請求項4】前記出力回路は、 前記差動回路からの前記差動回路出力により前記出力立
ち下がり電流を制御する第1のMOSトランジスタと、 前記駆動回路からの前記駆動回路出力により前記出力立
ち上がり駆動電流を制御する第2のMOSトランジスタ
と、 前記第2のMOSトランジスタによる前記出力立ち上が
り駆動電流により前記出力立ち上がり電流を制御するミ
ラー回路部とを備えたことを特徴とする請求項1乃至3
のいずれかに記載のバッファアンプ。 - 【請求項5】前記定電流源回路は、 定電流源、高インピーダンス素子、ダイオード接続され
たMOSトランジスタ、又は、ゲートに所定電圧が印加
されたMOSトランジスタのいずれかにより構成される
ことを特徴とする請求項1乃至4のいずれかに記載のバ
ッファアンプ。 - 【請求項6】前記駆動回路から前記駆動回路出力と前記
差動回路からの前記差動回路出力との間に設けられ、前
記駆動回路出力を所定電圧にクランプする電圧クランプ
回路をさらに備えたことを特徴とする請求項1乃至5の
いずれかに記載のバッファアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14650697A JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14650697A JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335952A JPH10335952A (ja) | 1998-12-18 |
JP3435309B2 true JP3435309B2 (ja) | 2003-08-11 |
Family
ID=15409180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14650697A Expired - Fee Related JP3435309B2 (ja) | 1997-06-04 | 1997-06-04 | バッファアンプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3435309B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ab級出力回路 |
JP4793214B2 (ja) * | 2006-10-24 | 2011-10-12 | 株式会社デンソー | 半導体素子駆動回路 |
JP5700722B2 (ja) * | 2013-08-23 | 2015-04-15 | 日本電信電話株式会社 | 周波数変換器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
JP2542375B2 (ja) * | 1987-02-24 | 1996-10-09 | 旭化成マイクロシステム株式会社 | 演算増幅器 |
JPH0529847A (ja) * | 1991-07-10 | 1993-02-05 | Fujitsu Ltd | 能動負荷回路及びそれを用いた差動増幅器 |
JPH08238046A (ja) * | 1995-03-03 | 1996-09-17 | Takeaki Morita | 釣り天秤誘導装置 |
JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
-
1997
- 1997-06-04 JP JP14650697A patent/JP3435309B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10335952A (ja) | 1998-12-18 |
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