JP4791912B2 - 不揮発性半導体記憶装置及び不揮発性記憶システム - Google Patents
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Description
4値NANDセル型フラッシュメモリは、1つのメモリセルにおける閾値電圧が、4通りの分布を持ち得るように構成されている。図1は、4値NANDセル型フラッシュメモリのメモリセルに記憶される2ビットの4値データ(データ“11”、“10”、“01”、“00”)とメモリセルの閾値電圧(Vth)の分布を示している。なお、図1において、VA、VB、VCは4つのデータを読み出す場合に選択ワード線に印加される電圧(複数ビットデータ読み出し電圧)であり、VAv、VBv、VCvは書き込み動作の完了を確認するためのベリファイ電圧を示している。
(1)下位ページデータが“1”、上位ページデータが“1”のときには、消去状態のセルのデータは“11”に維持される。
(2)下位ページデータが“0”、上位ページデータが“1”のときには、データ“10”がメモリセルに書き込まれる。
(3)下位ページデータが“1”、上位ページデータが“0”のときには、データ“01”がメモリセルに書き込まれる。
(4)下位ページデータが“0”、上位ページデータが“0”のときには、データ“00”がメモリセルに書き込まれる。
(5)上記(1)〜(4)の書き込みは、下位ページデータの書き込み動作をまず行い、続いて上位データの書き込み動作を行うという、計2回の書き込み動作により実行される。
図4は、不揮発性半導体記憶システムの一例として、本発明の第一の実施の形態の、4値(2ビット)を記憶するNANDセル型フラッシュメモリの構成を示している。
次に、このNANDセル型フラッシュメモリにおける複数ビット書き込み動作及び書き込みベリファイ動作を、図10及び図11を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという2段階で行なわれる。
選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より高ければ、そのメモリセルMCはオフを維持し、従ってビット線は”H”のままである。
一方、選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より低ければ、そのメモリセルMCはオンとなり、ビット線は”L”となる。TDCのノードN3は、ビット線が”L”の場合、”L”となり、ビット線が”H”の場合、”H”となる。
続いて、通常の4値データの読出し動作を、下位ページデータの読出しと上位ページデータの読出しに分けて説明する。
新たに読み出されたデータUpper(pre2)はTDCに保持される。このとき、VPREを接地電位とした状態において、トランジスタ61qAのゲートの信号REGAを“H”とする。このとき、DDCAに保持されているデータUpper(pre1)が“0”すなわちトランジスタ61rAのゲートの電位が“H”である場合には、ノードN3の電圧は放電される。一方、DDCAに保持されているデータUpper(pre1)が“1”すなわちトランジスタ61rAのゲートの電位が“L”である場合には、ノードN3の電圧は変化しない。すなわち、DDCAに保持されているデータUpper(pre1)が“0”である場合において、新たなデータUpper(pre2)は強制的に“1”に反転させられる。
以上のような動作が行なわれた後におけるTDCの保持データをSDCに転送後外部へ上位ページデータUpperとして出力する。データUpper(pre1)と、出力される上位ページデータUpperとの関係は、図14に示すようになっている。以上のような手順で下位ページデータLowerと、上位ページデータUpperとが読み出され、4値データの読み出しが完了する。
(i)軟値読み出し電圧(4)、(8)、(9)は、データ“00”の閾値分布を略等間隔に分割するように設定されており、
(ii)軟値読み出し電圧(5)、(10)、(11)は、データ“10”の閾値分布を略等間隔に分割するように設定されており、
(iii)軟値読み出し電圧(6)、(12)、(13)は、データ“00”の閾値分布を略等間隔に分割するように設定されており、
(iv)軟値読み出し電圧(7)、(14)、(15)は、データ“11”の閾値分布を略等間隔に分割するように設定されている。
次に、本発明の第2の実施の形態を、図16を参照して説明する。第1の実施の形態と同一の構成要素については図面中で同一の符号を付し、その詳細な説明は省略する。この実施の形態では、反復回数比較回路12に代えて、尤度加算回路13を設けている点で、第1の実施の形態と異なっている。尤度加算回路13は、メモリセルのリフレッシュ動作を制御するリフレッシュ制御回路の一例である。
次に、本発明の第3の実施の形態を、図17を参照して説明する。第1の実施の形態と同一の構成要素については図面中で同一の符号を付し、その詳細な説明は省略する。この実施の形態では、反復回数比較回路12に代えて、尤度比較・カウント回路14を設けている点で、第1の実施の形態と異なっている。尤度比較・カウント回路14は、メモリセルのリフレッシュ動作を制御するリフレッシュ制御回路の一例である。
この実施の形態によれば誤り訂正数のカウントをすることなく、絶対値の小さい尤度の数という誤り訂正数より信頼性の高い情報をもとに誤り訂正の限界に近いメモリ領域に対するリフレッシュのタイミングを制御することができる。また、本実施例によれば、誤り訂正回路11による誤り訂正処理を実行せずに、リフレッシュのタイミングを制御することもできる。この結果、誤り訂正回路の訂正限界より多い誤りが発生する前に、リフレッシュを実行することができ、誤り訂正限界より多い誤りの発生の頻度を実用上問題ない程度に抑えることができる。
次に、本発明の第4の実施の形態を、図18を参照して説明する。第1の実施の形態と同一の構成要素については図面中で同一の符号を付し、その詳細な説明は省略する。この実施の形態では、反復回数比較回路12に代えて、軟値比較・カウント回路15を設けている点で、第1の実施の形態と異なっている。は、軟値比較・カウント回路15メモリセルのリフレッシュ動作を制御するリフレッシュ制御回路の一例である。
Claims (6)
- 閾値電圧の差によりデータを記憶することが可能なメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、
前記ビット線の各々に接続されるセンスアンプ回路と、
前記データを表現する複数の閾値分布のうちの1つの上限より大きくその閾値分布より上の閾値電圧を有する他の閾値分布の下限より小さい大きさを有する読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うと共に、前記複数の閾値分布の各々の上限より小さく下限より大きい閾値電圧を有し複数通りの軟値を生成する軟値読み出し電圧をワード線電圧として前記ワード線に印加する制御を行うワード線制御回路と、
前記軟値に基づいて前記メモリセルに格納されたデータの尤度を計算する尤度計算回路と、
前記尤度に基づいて前記メモリセルから読み出されたデータの誤り訂正を行う誤り訂正回路と、
前記軟値又は前記尤度に基づいて前記メモリセルのリフレッシュ動作のタイミングを制御するリフレッシュ制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記リフレッシュ制御回路は、前記誤り訂正回路の反復復号時の反復回数に基づいて、前記メモリセルのリフレッシュ動作のタイミングを制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記リフレッシュ制御回路は、あるメモリ領域内の各ビットの尤度の絶対値の合計値に基づいて前記メモリセルのリフレッシュ動作のタイミングを制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記リフレッシュ制御回路は、尤度の絶対値があらかじめ設定された基準値より小さい尤度を持つビット数に基づいて前記メモリセルのリフレッシュ動作のタイミングを制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記リフレッシュ制御回路は、前記軟値を基準値と比較した比較結果に基づいて前記メモリセルのリフレッシュ動作のタイミングを制御することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 閾値電圧の差によりデータを記憶することが可能なメモリセルが複数のビット
線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイより読み出される軟値に基づいて前記メモリセルに格納されたデータの尤度を計算する尤度計算回路と、
前記尤度に基づいて前記メモリセルから読み出されたデータの誤り訂正を行う誤り訂正回路と、
前記軟値又は前記尤度に基づいて前記メモリセルのリフレッシュ動作のタイミングを制御するリフレッシュ制御回路と
を備えたことを特徴とする不揮発性記憶システム。
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- 2007-08-15 US US11/839,222 patent/US8032810B2/en active Active
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