JP5075992B2 - 半導体記憶装置 - Google Patents
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Description
記憶装置に関する。
データを記憶可能な不揮発性半導体記憶装置が提案されている(例えば、特許文献1参照
)。
、又は半数のメモリセルが、それぞれビット線を介して対応するラッチ回路に接続されて
いる。各ラッチ回路はデータの書き込み、及び読み出し時にデータを保持する。ロウ方向
に配置された全てのセル、又は半数のセルは、一括してデータの書き込み、又は読み出し
が行なわれる(例えば、特許文献2参照)。
布幅を狭める方法としてQuick Pass Write(QPW)方式が考案されている。QPW方式
は、先ずビット線を充電すると共に、ワード線の電位を本来のベリファイレベルより低い
レベルに設定する。この後、選択ゲートをハイレベル(Hレベル)とし、プリチャージし
たビット線を放電させる。ここで、非書き込みセル、及び書き込み途中のセルで書き込み
閾値電圧まで遠いセルは、電流を流すためビット線電位はローレベル(Lレベル)になる
。しかし、書き込み途中のセルで書き込み閾値電圧に近づいたセルや、書き込みが完了し
たセルの場合、ビット線はHレベルのままになる。ここで、ビット線の電位を検出する(
第1回目のベリファイ)。
ルもビット線はLレベルとなる。したがって、書き込み完了セルの場合のみビットの電位
がHレベルとなる。ここで、ビット線の電位を検出する(第2回目のベリファイ)。
てビット線を例えば電源電圧Vddとし、書き込みを行わない。第2回目のベリファイの
結果、Lレベルとなるのは書き込み不充分のセルである。この書き込み不充分のセルは、
次回のプログラムループにおいて、書き込み動作を行う。しかし、第1回目のベリファイ
の結果、Hレベルとなったセルは閾値電圧(本体のベリファイレベル)に近いセルである
ため、ビット線を中間電位(例えば0.75V)として書き込み速度を抑えて書き込みを
行う。一方、前記第1回目のベリファイの結果、Lレベルとなった場合、ビット線を例え
ば接地電圧Vssとして書き込みを行う。
ムとベリファイを繰り返し行う。このため、本来のベリファイ電位に近いセルの書き込み
速度が遅くなり、閾値電圧分布を狭めることが可能である。しかし、ワード線の電位を本
来のベリファイレベルより低いレベルで第1回目のベリファイ動作をした後、ワード線の
電位を本来の書き込みベリファイレベルとして第2回目のベリファイ動作させる必要があ
る。ワード線の容量は大きいため、ワード線の電位を上昇させるために時間がかかり、ベ
リファイ時間が増大するという問題があった。
するものである。
りデータを記憶するメモリセルと、前記メモリセルの一端に接続され、外部より入力され
る第1論理レベル又は第2論理レベルのデータを記憶する第1のデータ記憶回路と、前記
第1論理レベル又は第2論理レベルを記憶する第2のデータ記憶回路と、前記第1のデー
タ記憶回路が第1論理レベルである場合で、前記第2のデータ記憶回路が第1論理レベル
の場合、前記メモリセルの閾値電圧を上げる第1動作を行い、前記第2のデータ記憶回路
が第2論理レベルの場合、前記第1動作より閾値電圧の変動が少ないが、前記メモリセル
の閾値電圧を上げる第2動作を行い、前記第1のデータ記憶回路が第2論理レベルである
場合、前記メモリセルの閾値電圧は変化させず保持し、前記メモリセルが所要の閾値電圧
に達したかどうかをベリファイするベリファイ動作において、前記メモリセルの一端をプ
リチャージすると共に前記メモリセルのゲートに第1の電圧を加え、第1ステップにて、
前記メモリセルの一端の電圧が第1の検知レベル以上の場合、前記第2のデータ記憶回路
の論理レベルを第2論理レベルに変更し、第1の検知レベルの結果にかかわらず前記メモ
リセルのゲートに前記第1の電圧を加えたまま、第2ステップにて、前記メモリセルの一
端の電圧が第2の検知レベル以上の場合、前記第1のデータ記憶回路の論理レベルを第2
論理レベルに変更する制御回路とを具備することを特徴とする。
きる。
まず、第1の実施形態の原理について説明する。
Vg−Id(ゲート電圧−ドレイン電流)特性を示している。図1(a)に示すように、
第1の実施形態では、ワード線の電位を本来の書き込みベリファイレベル(AV)に設定
し、ビット線の放電速度の違いを検出することにより第1回目のベリファイを行う。この
後、ワード線の電位を変えずに、本来のベリファイ動作である第2回目のベリファイ動作
を行う。これに対して、図1(b)は、ワード線の電位を変えるプログラムベリファイ動
作を示している。
来のベリファイレベル(AV)に設定した後、選択ゲートをHレベルとし、プリチャージ
したビット線BLを放電させる。非書き込み(図1(a)に(1)で示す)、及び書き込み
途中のセルで、書き込み閾値電圧から遠いセル(図1(a)に(2)で示す)は、電流を流
すためビット線電位はLレベルになる。しかし、書き込み途中のセルで書き込み閾値電圧
に近づいたセル(図1(a)に(3)で示す)や、書き込み完了セル(図1(a)に(4)で示
す)の場合、ビット線はHレベルのままになる。ここで、ビット線の電位を検出する(第
1回目のベリファイVF1)。このビット線の電位の検出は、例えば本来のビット線電位
の検出より高いレベルSLHを用いる。
ビット線がLレベルとなる。したがって、書き込み完了セル(図1(a)に(4)で示す)
のみビット線の電位がHレベルとなる。ここで、ビット線の電位を検出する(第2回目の
ベリファイVF2)。この検出レベルは、例えば本来の検出レベルSLである。
みが完了したセルである。このため、次回のプログラムループでは、非書き込みセルとし
てビット線に例えば電源電圧Vddを供給して書き込みを行わない。第2回目のベリファ
イ結果で書き込み不充分のセルは、次回のプログラムループにおいて書き込みを行う。し
かし、第1回目のベリファイの結果、Hレベルとなったセルの場合、ビット線に中間電位
(例えば0.75V)を供給し、書き込み速度を抑えて書き込みを行う。また、第1回目
のベリファイの結果、Lレベルとなったセルの場合、ビット線に例えば接地電位Vssを
供給して書き込みを行う。
ムとベリファイを繰り返し行う。このため、本来のベリファイ電位に近いセルの書き込み
速度が遅くなり、閾値電圧分布を狭めることが可能である。
いため、書き込み時間を高速化することができる。
形を示している。図1(c)から明らかなように、ワード線の電位を除き、本来のベリフ
ァイリード動作とリード動作が全く同じ動作になる。すなわち、ビット線の放電時間がプ
ログラムベリファイ動作とリード動作とで等しくなるため、閾値電圧のずれを低減できる
。このため、メモリセルに書き込まれたデータを確実に読み出すことが可能である。した
がって、プログラムベリファイ動作とリード動作とのマージンを低減することが可能であ
る。
し、図3(b)は、QPW方式におけるプログラムステップ回数と閾値電圧の変化を示し
ている。図3(b)に示す例の場合、閾値電圧が本来のベリファイレベル(AV)より低
いベリファイレベル(AVL)を超えると、次回からの書き込みにおいて、ビット線に中
間電位(例えば0.75V)を供給して書き込み速度を遅くしている。
(AV)より低い場合、ワード線のレベルを変化させることなく、セル電流の放電速度で
メモリセルの閾値電圧を検知している。このため、バックパターン(NANDセル内の他
のセルが書き込まれたことによる特性の変化)などにより、S−ファクタ(ワード線の電
位に対するセル電流)が変動する。したがって、検知レベルにばらつきが生じ、書き込み
速度が遅くなる場合がある。
を通常の場合より低い中間電圧(例えば0.4V)として、書き込み速度を少し速くする
と良い。
るNANDフラッシュメモリの構成を示している。
EEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に
配置されている。このメモリセルアレイ1には、ビット線を制御するためのビット制御回
路2とワード線制御回路6が接続されている。
回路を含んでいる。このビット線制御回路2は、ビット線を介してメモリセルアレイ1中
のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリ
セルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込
み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路2には、カラム
デコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内のデータ
記憶回路はカラムデコーダ3によって選択される。データ記憶回路に読み出されたメモリ
セルのデータは、前記データ入出力バッファ4を介してデータ入出力端子5から外部へ出
力される。
ファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に入力される。
6は、メモリセルアレイ1中のワード線を選択し、選択されたワード線に読み出し、書き
込みあるいは消去に必要な電圧を印加する。
4、及びワード線制御回路6は、制御信号及び制御電圧発生回路7に接続され、この制御
信号及び制御電圧発生回路7によって制御される。制御信号及び制御電圧発生回路7は、
制御信号入力端子8に接続され、外部から制御信号入力端子8を介して入力される制御信
号によって制御される。
電圧発生回路7は書き込み回路、及び読み出し回路を構成している。
直列接続された例えば16個のEEPROMからなるメモリセルMCと、選択ゲートS1
、S2とにより構成されている。選択ゲートS2はビット線BL0に接続され、選択ゲー
トS1はソース線SRCに接続されている。各ロウに配置されたメモリセルMCの制御ゲ
ートはワード線WL0〜WL13、WL14、WL15に共通接続されている。また、選
択ゲートS2はセレクト線SGDに共通接続され、選択ゲートS1はセレクト線SGSに
共通接続されている。
には、一対のビット線(BL0、BL1)、(BL2、BL3)…(BLi、BLi+1
)、(BL8044、BL8045)が接続されている。
は、複数のNANDセルにより構成され、例えばこのブロック単位でデータが消去される
。また、消去動作は、データ記憶回路10に接続されている2本のビット線について同時
に行なわれる。
(破線で囲まれた範囲のメモリセル)は、1セクタを構成する。このセクタ毎にデータが
書き込まれ、読み出される。
路10に接続されている2本のビット線(BLi、BLi+1)のうち外部より供給され
るアドレス信号(YA1、YA2…YAi…YA4023)に応じて1本のビット線が選
択される。さらに、外部アドレスに応じて、1本のワード線が選択される。
)はメモリセルを示している。基板41にはメモリセルのソース、ドレインとしてのn型
拡散層42が形成されている。基板41の上にはゲート絶縁膜43を介して浮遊ゲート(
FG)44が形成され、この浮遊ゲート44の上には絶縁膜45を介して制御ゲート(C
G)46が形成されている。図6(b)は選択ゲートを示している。基板41にはソース
、ドレインとしてのn型拡散層47が形成されている。基板41の上にはゲート絶縁膜4
8を介して制御ゲート49が形成されている。
、1つのNANDセルは、図6(a)に示す構成のメモリセルMCが16個直列接続され
て構成されている。NANDセルのソース側、ドレイン側には、図6(b)に示す構成の
選択ゲートS1及び選択ゲートS2が設けられている。
ータキャッシュ(DDC)、テンポラリデータキャッシュ(TDC)を有している。PD
C、DDCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し
、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作
に使用される。TDCは、データの読み出し時にビット線のデータを増幅し、一時的に保
持するとともに、多値データを記憶する際に内部データの操作に使用される。
接続され、入出力データ線IOnはカラム選択トランジスタ61fを介してPDCのノー
ドN1aに接続されている。これらトランジスタ61e、61fのゲートにはカラム選択
信号CSLiが供給されている。トランジスタ61dはノードN1aと接地間に接続され
ている。このトランジスタ61dのゲートには信号PRSTが供給されている。
成されている。トランジスタ61kは、クロックドインバータ回路61iの入力端とクロ
ックドインバータ回路61jの入力端の相互間に接続されている。このトランジスタ61
kのゲートには信号EQ1が供給されている。PDCのノードN1bはトランジスタ61
lのゲートに接続されている。このトランジスタ61lの電流通路の一端はトランジスタ
61mを介して接地されている。このトランジスタ61mのゲートには信号CHK1が供
給されている。また、トランジスタ61lの電流通路の他端には、信号COMiが供給さ
れている。この信号COMiは全データ記憶回路10に共通の信号であり、全データ記憶
回路10のベリファイが完了したかどうかを示す信号である。すなわち、後述するように
、ベリファイが完了すると、PDCのノードN1bがローレベルとなる。この状態におい
て、信号CHK1をハイレベルとすると、ベリファイが完了している場合、信号COMi
がハイレベルとなる。
間には前記TDCが接続されている。TDCは、例えばMOSキャパシタ61pにより構
成されている。また、接続ノードN3には、トランジスタ61qを介してDDCが接続さ
れている。トランジスタ61qのゲートには、信号REGが供給されている。
電流通路の一端には信号VREGが供給され、他端は前記トランジスタ61qの電流通路
に接続されている。このトランジスタ61rのゲートはトランジスタ61sを介して前記
PDCのノードN1aに接続されている。このトランジスタ61sのゲートには信号DT
Gが供給されている。
されている。トランジスタ61uの電流通路の他端には信号VPREが供給され、ゲート
にはBLPREが供給されている。前記トランジスタ61tのゲートには信号BLCLA
MPが供給されている。このトランジスタ61tの電流通路の他端はトランジスタ61v
を介してビット線BLoの一端に接続され、トランジスタ61wを介してビット線BLe
の一端に接続されている。ビット線BLoの他端はトランジスタ61xの電流通路の一端
に接続されている。このトランジスタ61xのゲートには信号BlASoが供給されてい
る。ビット線BLeの他端はトランジスタ61yの電流通路の一端に接続されている。こ
のトランジスタ61yのゲートには信号BlASeが供給されている。これらトランジス
タ61x、61yの電流通路の他端には、信号BLCRLが供給されている。トランジス
タ61x、61yは、信号BlASo、BlASeに応じてトランジスタ61v、61w
と相補的にオンとされ、非選択のビット線に信号BLCRLの電位を供給する。
この制御信号及び制御電圧発生回路7の制御に基づき、以下の動作が制御される。
とができる。
行なうとメモリセルの閾値電圧は負となり、書き込み及び読み出されるデータは“1”と
なる。この状態より書き込み動作により閾値電圧を上げることにより、書き込み及び読み
出されるデータが“0”となる。
図10は、第1ページのプログラム動作を示している。図10及び図8を参照してプロ
グラム動作について説明する。
プログラム動作は、先ずアドレスを指定し、図5に示す1つのセクタが選択される。次
に、書き込むべきデータが外部より入力され、全てのデータ記憶回路10内のPDCに記
憶される。外部よりデータ“1”(書き込みを行なわない)が供給された場合、PDCの
ノードN1aはHレベルになり、データ“0”(書き込みを行なう)が供給された場合、
PDCのノードN1aはLレベルとなる。以後、PDCのデータはノードN1aの電位、
DDCのデータはノードN2の電位とする。
書き込みコマンドが供給されると信号DTGが一瞬Hレベルとなり、PDCのデータが
DDCにコピーされる。
次に、信号BLCの電位をVdd+Vth(Vth:NチャネルMOSトランジスタの
閾値電圧)とすると、PDCにデータ“1”(書き込みを行なわない)が記憶されている
時、ビット線が電源電圧Vddとなり、データ“0”(書き込みを行なう)が記憶されて
いる時、ビット線が接地電位Vssとなる。また、選択されたワード線に接続され、非選
択ページ、すなわち、ビット線が非選択であるセルは、書き込みが行なわれてはならない
。このため、これらのセルに接続されているビット線も電圧Vddとされる。ここで、選
択されているブロックのセレクト線SG1をVddとし、選択ワード線にVpgm(例え
ば20V)、非選択ワード線にVpass(例えば10V)を供給すると、ビット線がV
ssとなっている場合、セルのチャネルがVss、ワード線がVpgmなるため、書き込
みが行なわれる。一方、ビット線がVddになっている場合、セルのチャネルがVssで
なくVpgmを上げることになり、カップリングでVpgm/2程度となる。このため、
プログラムが行われない。
すると、PDCがLレベルで、DDCがHレベルの場合のみ、ビット線が中間電位となり
、通常の書き込みより書き込み速度が遅くなり書き込みが少し行われる。一方、PDCが
Lレベルで、DDCがLレベルの場合、ビット線はVssのままである。このため、通常
に書き込みが行われる。また、PDCがHレベルの場合、書き込みは行われない。一回目
のプログラム時(ベリファイ動作を行う前)、PDC=DDCとなっている。このため、
ビット線が中間電位になることはない。図9に示すように、データ“0”を書き込む場合
、メモリセルのデータを例えば“1”にする。また、データ“1”を書き込む場合、メモ
リセルのデータは“0”のままである。
プログラムベリファイは、図5に示すように、選択されているブロックの選択ワード線
にリード時の電位AR(例えば0V又は0.2V)より高いベリファイ電位AV(例えば
0.8V)を供給し、非選択ワード線及びセレクト線SG1にVreadを供給する。こ
れと同時に、信号VPRE=Vdd、信号BLPRE=Vdd、信号BLCLAMP=V
pre+Vth(例えば0.7V+Vth)としてビット線をプリチャージする。
ように、非書き込みセル(1)、及び書き込み途中のセルで書き込み閾値電圧から遠いセル(
2)は、電流を流すためビット線の電位はLレベルとなる。しかし、書き込み途中のセルで
、閾値電圧に近づいたセル(3)のセル電流は少ないため、ビット線の電位は、少ししか下
がらない。また、書き込みが完了したセル(4)の場合、ビット線はHレベルのままとなる
。
hとして、TDCをVddにプリチャージする。この後、信号BLCLAMP=Vsen
0+Vth(例えば0.65V+Vth)とすると、ビット線の電位が0.65Vより高
い場合、TDC=Hレベル、0.65Vより低い場合、TDC=Lとなる。つまり、TD
Cは(1)と(2)の場合Lレベルとなり、(3)と(4)の場合Hレベルとなる(第1回目のベリフ
ァイVF1)。
.45V)より高いレベルで判断してもよいし、同じで電位でも可能である。
合、つまり、書き込み非選択、若しくは第1回目のプログラムベリファイでHレベルとな
った場合、TDCは強制的にHレベルとなる。この後、信号DTG=Vdd+Vthとし
てPDCのデータをDDCにコピーする。この後、信号BLC=Vdd+VthとしてT
DCの電位をPDCに取り込む。PDC=Hレベルとなるのは、書き込み非選択セル、又
は(3)、(4)のセルである。一方、PDC=Lレベルとなるのは、(1)、(2)のセルである。
Lレベルとなる。したがって、書き込みが完了したセルのみ、ビット線の電位がHレベル
となる。
して、TDCをVddにプリチャージした後、信号BLCLAMPをVsen+vth(
例えば0.45V+Vth)とする。すると、ビット線の電位が0.45Vより高い場合
、TDCがHレベル、0.45Vより低い場合、TDC=Lレベルとなる。つまり、TD
Cは、(1)と(2)と(3)の場合Lレベルとなり、(4)の場合Hレベルとなる(第2回目のベリ
ファイVF2)。
合、つまり、書き込み非選択もしくは、第2回目のプログラムベリファイでHレベルとな
った(プログラム完了した)場合、TDCは強制的にHレベルとなる。この後、信号DT
G=Vdd+VthとしてPDCのデータをDDCにコピーした後、信号BLC=Vdd
+VthとしてTDCの電位をPDCに取り込む。PDC=Hレベルとなるのは、書き込
み非選択のセル、又は書き込みが完了したセルである。一方、PDC=Lレベルとなるの
は、書き込みが不完全のセルである。
ルの関係を示している。
ファイが繰り返される。プログラム中にDDCがHレベルの場合、ビット線には中間電位
を供給し、書き込み速度を遅くすることにより、セルの閾値電圧分布幅を抑える。
リード動作は、図5に示す選択されているブロックの選択ワード線にリード時の電位A
R(例えば0V又は0.2V)を供給し、非選択ワード線及びセレクト線SGDにVre
adを供給する。これと同時に、図8に示すデータ記憶回路の信号VPRE=Vdd、信
号BLPRE=Vdd、信号BLCLAMP=Vpre+Vth(例えば0.7V+Vt
h)としてビット線をプリチャージする。
ード動作は、プログラムベリファイ動作で行った第2回目のベリファイのみ行うことも可
能である。しかし、プログラムベリファイと全く同じ動作とするほうが、プログラムベリ
ファイ動作とリード動作とのマージンを減らすことが可能である。このため、プログラム
ベリファイ時と同じように、データ記憶回路の信号VPRE=Vdd、信号BLPRE=
Vdd+Vthとして、TDCをVddにプリチャージする。この後、信号BLCLAM
P=Vpre+vth(例えば0.7V+Vth)とした後、ビット線の放電を続ける。
hとして、TDCをVddにプリチャージした後、信号BLCLAMP=Vsen+vt
h(例えば0.45V+Vth)とする。ビット線の電位が0.45Vより高い場合、T
DC=Hレベル、0.45Vより低い場合、TDC=Lレベルとなる。この後、信号BL
C=Vdd+Vthとして、TDCの電位をPDCに取り込む。図9に示すように、書き
込み及び読み出されるセルのデータが“1”の場合、PDC=Lレベル、データが“1”
の場合、PDC=Hレベルとなる。しかし、外部にはこれらのデータが反転して出力され
る。
イレーズ動作は、図5に示す1ブロック単位で一括して消去される。消去が行われると
、図9に示すように、書き込み及び読み出されるセルのデータは“1”となる。
(第1回目ベリファイの検出電位(Vsen0)、若しくは検出タイミングの変更)
プログラムとイレーズを繰り返すとセルに流れる電流が減少し、図12に(2)で示すよ
うに、Vg−Id特性の傾きが小さくなる。このため、書き込み途中のセルで、閾値電圧
まで遠いセル(2)でも、第1回目のベリファイでPDCがHレベルとなる場合が多くなっ
てくる。PDCがHレベルとなると、次回のプログラム時に中間電位が供給されるため書
き込みスピードが遅くなる。したがって、本来の閾値電圧になかなか達成しないため、本
来の閾値電圧に達成するまでのプログラムベリファイのループ回数が多くなってしまうと
いう問題が生じる。
カウンタにより、数ページ、若しくは数ブロックの書き込み毎のループ回数を計数し、こ
の計数されたループ回数が設定値より多い場合、Vsen0のレベルを上げる、又は第1
回目のベリファイを少し遅らせることにより、PDCがHレベルとなり難くするように調
整する。
部分には同一符号を付している。図13に示すように、データをロードし、PDCのデー
タをDDCにコピーした後、プログラムループカウンタPLCにより数ページ、又は数ブ
ロックの書き込み毎のループ回数PLC1、PLC2…PLCnを計数する(S21、S
22)。ここで、PCL1は1つ前のプログラムでのループ回数、PCL2は2つ前のプ
ログラムでのループ回数、PCLnはn回前のプログラムでのループ回数である。次に、
これらループ回数の平均値APC(PLC1+PLC2+…+PLCn/n)を求める(
S23)。すなわち、カウンタの計数値をプログラム回数で割ることにより、ループ回数
の平均値APCを求めることができる。この平均値APCの値が、規定値以上である場合
、ベリファイ時のVsen0のレベルを上げるか、又は第1回目のベリファイのタイミン
グを遅くする(S24、S25)。ベリファイのタイミングを遅くらせるためには、例え
ばデータ記憶回路10の信号VPRE及びBLPREの発生タイミングを遅らせばよい。
ある。
び制御電圧発生回路7内にブロック毎にイレーズ回数を計数するカウンタを設け、図5に
示すメモリセルアレイ内に、ブロック毎にイレーズ回数を記憶する例えば複数のセルを設
けておき、このセルに記憶されたイレーズ回数が規定値より多い場合、上記と同様な手段
によりPDCがHレベルとなり難くするように調整することも可能である。
するセルからイレーズ回数ELCを読み出し、図示せぬレジスタに格納する(S31,S
32)。次いで、選択されたブロックを消去し、消去が十分かどうかベリファイする(S
33,S34)。消去が完了されるまで上記動作が繰り返される(S35,S33,S3
4)。消去が完了した場合、レジスタに格納されたイレーズ回数ELCがカウントアップ
される(S36)。次いで、カウントアップされたイレーズ回数ELCがセルに書き込ま
れる。この書き込み動作は、上記プログラム動作と同様である。すなわち、プログラムル
ープ回数を計数するカウンタPLCがリセットされ、イレーズ回数ELCが所定のセルに
プログラムされる(S37,S38)。この後、全てのPDCが“1”となるまで、プロ
グラム及びベリファイが繰り返される(S39,S40,S41,S38)。このように
して、メモリセルがイレーズされる毎にイレーズ回数ELCが計数され、メモリセルに記
憶される。
プログラムの前に、先ずメモリセルに記憶されたイレーズ回数ELCが読み出される(S
51)。このイレーズ回数ELCが規定値より大きい場合、検出電位Vsen0を上げる
か、ベリファイのタイミングが遅らされる(S52,S53)。
対応して、プログラム時間を短縮することができる。
えばページ単位に消去可能な場合は、ページ単位にイレーズ回数を計数して記憶させるこ
とも可能である。
、プログラムとイレーズを繰り返すことによるセルの劣化とは無関係に、例えばワード線
毎、又はブロック毎に設定値を変更することも可能である。
第1の実施形態において、プログラムベリファイ動作では、非書き込みセルのビット線
にもプリチャージを行い放電させていた。しかし、図4に示すように非書き込みセルが多
い場合、ソース線(SRC)に流れる電流が大きい。このため、ソース線がフローティン
グ状態となり、ソース線の電位が上昇してしまう。したがって、本来ベリファイすべき書
き込みセルの電流がなかなか流れないことがある。そこで、第2の実施形態は、本来ベリ
ファイすべき書き込みセルのビット線のみプリチャージする。
プログラム動作は、第1の実施形態と同様である。第1の実施形態と異なるのは、ワー
ド線の電位のリカバリー中に、PDCのデータを反転させることである。
る。すなわち、プログラムリカバリ後、及びPDCのデータを反転した後の状態を示して
いる。
PDCのデータを反転させるには、次のような操作を行なう。信号VPRE=Vss、
信号BLPRE=VddとしてTDC=Vssとした後、信号VREG=Vdd、信号R
EG=Vdd+Vthとする。すると、DDC=Hレベルの場合、TDC=Hレベルとな
る。しかし、DDC=Lレベルの場合、TDC=Lレベルのままとなる。次に、信号DT
G=Vdd+VthとしてPDCのデータをDDCにコピーする。この後、信号BLC=
Vdd+VthとしてTDCのデータをPDCにコピーする。PDCのデータはDDCに
、DDCのデータはPDCに移る。
とした後、信号VPRE=Vss、信号REG=Vddとする。すると、DDC=Hレベ
ルの場合、TDC=Lレベルとなる。しかし、DDC=Lレベルの場合、TDC=Hレベ
ルのままとなる。
後、信号BLC=Vdd+VthとしてTDCのデータをPDCにコピーする。PDCの
データはDDCに移り、DDCのデータは反転してPDCに移る。
プログラムベリファイは第1の実施形態とほぼ同様である。しかし、信号BLC=Vs
g+VthとしてPDC=Hレベル、つまり、書き込みセルのビット線のみプリチャージ
する。また、ビット線の放電中、第1回目のベリファイの前又は後で、第2回目のベリフ
ァイの前に、プログラムリカバリ中に行ったように、データキャッシのデータを反転させ
て元に戻す。第1回目のベリファイ前にデータキャッシのデータを反転させ元に戻すには
、プログラムリカバリ中で行った、PDCのデータと同様の動作をして反転させればよい
。しかし、第1回目のベリファイ後にデータキャッシのデータを反転させ元に戻すには、
DDCのデータを反転させる。その他の動作は、第1の実施形態の動作と同様とする。
している。このため、ソース線SRCに流れる電流を低減してソース船SRCがフローテ
ィング状態となることを防止できる。したがって、ベリファイすべきセルに電流を流すこ
とができるため、閾値電圧の分布を狭めることが可能である。
図17は、第3の実施形態の動作を示している。第1、第2の実施形態において、ベリ
ファイ時のビット線放電中において、ソース線をVssとしていた。しかし、図17に示
すように、ソース線SRCの電位をプログラム開始から第1回目のベリファイまでの間、
Vxx(例えば0.2V)にする。すると、見かけ上セルに供給されている電位は、ベリ
ファイ電位AV−Vxxとなり、図1(b)に示すように、本来のベリファイ電位AVよ
り低い電位AVLと同じ電位を供給したこととなる。このようにして、第1回目のベリフ
ァイ動作を行った後、ソース線SRCの電位を接地電位として第2回目のベリファイ動作
を行う。
ファイ動作を行うことが可能である。
、セルはバックバイアス効果により閾値電圧が若干上がってしまう場合がある。この場合
、メモリセルが形成されている図示せぬウェルの電位もVxx(例えば0.2V)にする
ことにより、セルの閾値電圧の上昇を抑制できる。
第1乃至第3の実施形態は、メモリセルに2値データを記憶する場合について説明した
で説明したが、1セルに複数ビットを記憶する多値メモリにも応用することが可能である
。
18に示すデータ記憶回路10は、図8に示すデータ記憶回路10と異なり、SDC(Se
condly Data Cache)、信号COMiを転送するトランスファゲートとしてのトランジス
タ61n、61o、及びトランジスタ61gをさらに有している。
これらフラグセルに接続されたビット線は、フラグセル用のデータ記憶回路に接続される
。各フラグセルには、第2ページのデータが書き込まれた場合、第2ページのデータが書
き込まれたことを示すデータが記憶される。
ラム動作に伴うメモリセルの閾値電圧の変化を示している。
“A”又は“B”のレベル移す。このため、図19に示すように、第4の実施形態の場合
、ベリファイレベル“A”でのベリファイ(S14)と、ベリファイレベル“B”でのベ
リファイ(S61)が行なわれる。ベリファイレベル“B”でのベリファイは、第1乃至
第3の実施形態と同様である。しかし、“A”のレベルに書き込んでいるセルのベリファ
イを“B”のレベルに書き込んでいるセルと同様に行なうと、“B”のレベルに書き込ん
でいて未だ“B”のレベルに達しないセルもベリファイをパスしてしまう。したがって、
書き込みシーケンス中、“B”のレベルへ書き込む場合、図18に示すデータ記憶回路1
0におけるSDCのノードN2bをHレベルとし、“A”のレベルに書き込む場合、ノー
ドN2bをLレベルとする。ベリファイレベル“A”でのベリファイ時、ビット線の電位
をTDCに取り込んだとき、TDCがHレベルとなるのは“A”のレベルより閾値電圧が
高い場合である。このため、信号BLC2を例えばVth+0.1Vとして、TDCを強
制的にLレベルとすることにより、“B”のレベルに書き込んでいる場合、TDCをLレ
ベルとしてベリファイをパスしないようにする。
速化することが可能である。
上記各実施形態は、図21に示すように、プログラムベリファイのリード動作において
、低めのベリファイレベルa*を超えるか、又はセルに流れる電流Icellが少ない場
合、次回の書き込みにおいて、ビット線に中間電位(例えば1V)を供給し、書き込み速
度を遅くしている。
ド動作において、低めのベリファイレベルa**を超えるか、又はセルに流れる電流Ic
ellが少ない場合、次回の書き込みにおいて、ビット線に中間電位(例えば1.2V)
を供給して少し書き込み速度を遅くする。また、a*を超えるか、又はセル電流Icel
lが上記より更に少ない場合、次回の書き込みでは、ビット線に中間電位(例えば0.4
V)を供給し、上記より更に少し書き込み速度を遅くして書き込みを繰り返し行うことに
より、閾値電圧分布を狭めている。
ファイレベルでa**を超える、a*を超える及び書き込みか非書き込み状態は、DDC
、DDC2、PDCにそれぞれ記憶される。
けることも可能である。
により、書き込み速度を適正化することができ、セルに書き込む閾値電圧の分布を狭める
ことが可能である。また、複数の中間電位を用いて書き込み速度を遅くしているが、一度
の書き込み時間は大きく増加しない。このため、プログラムベリファイの高速化を妨げる
ことはない。
図1(b)では、ベリファイ時にワード線WLの電位を本来のベリファイ電位AVより
低い電位AVLに設定し、この後、本来のベリファイ電位AVとしていた。しかし、ベリ
ファイ電位をこのように設定した場合、図24に示すように、Log(I)−V特性がセ
ル電流の劣化等により、特性C1に比べて傾斜が小さい特性C2のようになった場合、ベ
リファイ電位AVLでも電流を流してしまう。このため、セルの閾値電圧が書き込みター
ゲットの閾値電圧(AV)より高めになってしまう場合がある。
、ベリファイ時のワード線の電位とリード時のワード線の電位をほぼ等しくすることのよ
り、読み出し時のマージンを削減していた。すなわち、リード時のワード線の電位にベリ
ファイ時のワード線の電位を揃えていた。
に示すベリファイ動作と同様に、ワード線の電位を変化させる。例えばワード線WLの電
位を先ず実際のリードレベルより低いレベル(ARL)に設定し、電流を放電させる。こ
の後、ワード線WLの電位を実際のリードレベル(AR)にする。このような動作により
、リード動作とベリファイ動作を同じ条件とすることができるため、データリード時のマ
ージンを必要以上に広げる必要がなく、確実にメモリセルに記憶されたデータを読み出す
ことが可能である。
図26は、4値により1つのメモリセルに2ビットを記憶する場合の書き込み順序を示
しており、図27、28は、ベリファイレベルを変化させる場合における4値の書き込み
動作を示すフローチャートを示している。図27は、第1ページのプログラム動作の一例
を示し、図28は、第2ページのプログラム動作の一例を示している。
第1ページの書き込みによりメモリセルのデータは、外部からのデータが非書き込み“1
”の場合、“0”のままとなり、外部からのデータが書き込み“0”の場合、“1”とな
る。
タが“0”であり、外部からのデータが非書き込み“1”の場合、メモリセルのデータは
“0”のままとなり、外部からのデータが書き込み“0”の場合、メモリセルのデータは
”2”となり、メモリセルのデータが“1”であり、外部からのデータが非書き込み“1
”の場合、メモリセルのデータは“4”となり、外部からのデータが書き込み“0”の場
合、メモリセルのデータは“3”となる。
ように、Log(I)−V特性がセル電流の劣化等により、特性C1に比べて傾斜が小さ
い特性C2のようになった場合、セルの閾値電圧が書き込みターゲットの閾値電圧より高
めになってしまう場合があるが問題はない。しかし、第2ページの書き込みは、閾値電圧
の分布幅を狭くしなくてはならない。この時、図24に示すように、Log(I)−V特
性がセル電流の劣化等により、特性C1に比べて傾斜が小さい特性C2のようになった場
合、ベリファイ電位AVLでもセルは電流を流してしまう。このため、セルの閾値電圧が
書き込みターゲットの閾値電圧(AV)より高めになってしまう場合が起こると、閾値電
圧の分布幅が広っがてしまう。この原因は、例えばベリファイ電位AVLとAVの差が狭
いためである。
70)を図1(b)に示すように、ビット線のプリチャージと同時に、ワード線の電位を
本来のベリファイレベルであるAVより低いAVLとして第1回目のベリファイを行い。
イ動作を行なっていた。ベリファイ(BVL/BV)(S71)もベリファイ(AVL/
AV)と同様に、本来のベリファイレベルであるBVより低いBVLと本来のベリファイ
レベルBVによりベリファイ動作を行なっていた。
リファイ(AVL/BVL)(S80)で、本来のベリファイレベルAV/BVより低い
ベリファイレベル(AVL/BVL)でのベリファイのみを行なう。
のAレベルのベリファイ動作を行なう。この後、ワード線の電位をAVLからBVLに変
化させ、第2回目のBレベルのベリファイ動作を行う。
/BV)でベリファイ動作を行なう。すなわち、ビット線をプリチャージすると同時に、
ワード線の電位をAVとして第1回目のAレベルのベリファイ動作を行なう。この後、ワ
ード線の電位をAVからBVに変化させ、第2回目のBレベルのベリファイ動作を行なう
。ベリファイレベルAVLとBVL、及びAVとBVの電位差は大きいため、図24に示
すような問題は起こらず、閾値分布を狭め且つ高速に書き込むことが可能である。
示している。図30は、第1ページのリード動作を示し、図31は、第2ページのリード
動作を示している。
)。このリード結果をPDCからSDCへ転送する(S92)。この後、第2ページが書
き込みを行なったかどうかを区別をするためのフラグセル(第2ページの書き込みの時に
書き込まれる)のデータが判別される(S93)。フラグセルにデータが書き込まれてい
場合、このデータが出力される(S94)。また、フラグセルに書き込まれていない場合
(第2ページは書き込まれていない場合)、リードレベルARにより再度データをリード
し、外部にデータを出力する(S95,S96,S94)。
、リードレベルARとBRのリード動作をベリファイ動作と同様に行なう。すなわち、ビ
ット線を一回プリチャージした後、ワード線の電位をARとしてデータ読み出し、この後
、ワード線の電位をBRに変化させ再度、データを読み出している(S111)。これに
より、ベリファイ時とリード時の動作を同じ条件とすることができる。このため、データ
リード時のマージンを必要以上に広げる必要がなく、確実にメモリセルに記憶されたデー
タを読み出すことが可能である。この時、リードレベルARでのリード結果はDDCに保
持し、BRでのリード結果はPDCに保持する。
き込みを行なったかどうか区別をするためのフラグセルが判別される(S113)。この
結果、フラグセルが書き込まれていた場合、このデータを出力する(S114)。また、
フラグセルに書き込まれていない場合(第2ページが書き込まれていない場合)、DDC
に保持されているリードレベルARでのリード結果をSDCへ転送し(S115)、外部
にデータを出力する(S114)。
れていない場合、2回のリードシーケンスが必要であったのが1回で済むため、読み出し
読み出し速度を高速化することが可能である。
チャージ後、ワード線の電位を変化させる場合と、変化させない場合も同様である。 す
なわち、図31に示すように、ビット線をプリチャージした後、ワード線の電位をCRと
してメモリセルからデータが読み出される(S101)。この後、ビット線をプリチャー
ジした後、ワード線の電位をARとしてメモリセルからデータが読み出される(S102
)。次いで、PDCのデータがSDCに転送される(S103)。この後、フラグセルの
データが判別される(S104)。この結果、第2ページが書き込まれていない場合、デ
ータが“1”に固定されて出力される(S105)。また、第2ページが書き込まれてい
る場合、SDCのデータが出力される(S106)。
図33、図34は、第7の実施形態を変形した第8の実施形態を示している。図33に
おいて、図32と同一部分には同一符号を付し、図34において、図31と同一部分には
同一符号を付している。
ルに記憶されたデータにより、ページに不良が発生しているかどうかを認識可能としてい
る。すなわち、図5に示すメモリセルアレイ1の各ロウに図示せぬフラグセルを設け、こ
のフラグセルの接続されたビット線にフラグセル用のデータ記憶回路を接続する。この構
成において、ページに不良が発生した場合、この不良ページに対応するフラグセルにデー
タを書き込む。第1ページの書き込み時に不良が発生した場合、フラグセルに第1ページ
に対応して不良ページを示すデータ例えば“0”を書き込む。また、第2ページの書き込
み時に不良が発生した場合、フラグセルに第2ページに対応して不良ページを示すデータ
例えば“0”を書き込む。
ータ“0”が書き込まれているかどうかが判別される(S121)。この結果、不良ペー
ジを示すデータが書き込まれていない場合、前述したようにデータが出力される。また、
不良ページを示すデータが書き込まれている場合、第1ページの全出力データを“0”に
固定する(S122)。これにより、第1ページが不良ページであることを認識すること
ができる。
ータ“0”が書き込まれているかどうかが判別される(S131)。この結果、不良ペー
ジを示すデータが書き込まれていない場合、前述したようにデータが出力される。また、
不良ページを示すデータが書き込まれている場合、第2ページの全出力データを“0”に
固定する(S132)。これにより、第2ページが不良ページであることを認識すること
ができる。
したが、第1ページと第2ページは同じセルであるため、例えば第1ページが不良の場合
、第2ページも不良である場合がある。従って、不良ページであることの判別フラグを1
つとし、このフラグが書き込まれている場合、第1ページ及び第2ページともに、出力デ
ータを固定することも可能である。
リチャージした後、ワード線を立ち上げ、この後、選択ゲートをオンさせて、第1回目の
ビット線電位の読み出しを行い。続いて、ワード線の電位を変化させ、第2回目のビット
線電位の読み出しを行なっていた。
を電位AVLに立ち上げ、この後、選択ゲートSGをオンさせ、第1回目のビット線電位
の読み出しを行い。次いで、選択ゲートSGをオフさせ、ワード線の電位をAVに変化さ
せた後、選択ゲートSGを再度オンさせ、第2回目のビット線電位の読み出を行なうこと
も可能である。このようにした場合、容量及び抵抗が大きいワード線において、ワード線
の立ち上がり速度が、ワード線の根元と先で異なることによるビット線の放電速度の違い
を防止することが可能である。
において、種々変形実施可能なことは勿論である。
及び制御電圧発生回路、10…データ記憶回路、MC…メモリセル、PDC…プライマリ
データキャッシュ、SDC…セコンダリデータキャッシュ、TDC…テンポラリデータキ
ャッシュ、DDC…ダイナミックデータキャッシュ。
Claims (14)
- n値(nは2以上の自然数)の閾値電圧によりデータを記憶するメモリセルと、
前記メモリセルの一端に接続され、外部より入力される第1論理レベル又は第2論理レ
ベルのデータを記憶する第1のデータ記憶回路と、
前記第1論理レベル又は第2論理レベルを記憶する第2のデータ記憶回路と、
前記第1のデータ記憶回路が第1論理レベルである場合で、前記第2のデータ記憶回路
が第1論理レベルの場合、前記メモリセルの閾値電圧を上げる第1動作を行い、前記第2
のデータ記憶回路が第2論理レベルの場合、前記第1動作より閾値電圧の変動が少ないが
、前記メモリセルの閾値電圧を上げる第2動作を行い、前記第1のデータ記憶回路が第2
論理レベルである場合、前記メモリセルの閾値電圧は変化させず保持し、
前記メモリセルが所要の閾値電圧に達したかどうかをベリファイするベリファイ動作に
おいて、前記メモリセルの一端をプリチャージすると共に前記メモリセルのゲートに第1
の電圧を加え、第1ステップにて、前記メモリセルの一端の電圧が第1の検知レベル以上
の場合、前記第2のデータ記憶回路の論理レベルを第2論理レベルに変更し、第1の検知
レベルの結果にかかわらず前記メモリセルのゲートに前記第1の電圧を加えたまま、第2
ステップにて、前記メモリセルの一端の電圧が第2の検知レベル以上の場合、前記第1の
データ記憶回路の論理レベルを第2論理レベルに変更する制御回路と
を具備することを特徴とする半導体記憶装置。 - 第1の検知レベルは第2の検知レベルより高いことを特徴とする請求項1記載の半導体
記憶装置。 - 読み出し動作時に、前記メモリセルの一端をプリチャージすると共に前記メモリセルの
ゲートに第2の電圧を加え、前記メモリセルの一端の電圧を第3の検知レベルにより読み
出し、前記第3の検知レベルに基づく検出結果を保存し、前記メモリセルの一端の電圧を
第4の検知レベルにより読み出すことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルのゲートに供給する第1の電圧は、読み出し時にメモリセルのゲートに
供給する第2の電圧より高いことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1の検知レベルは、ページ、又はブロック毎に異なる値を有することを特徴とす
る請求項1記載の半導体記憶装置。 - 前記第1ステップは、ページ、又はブロック毎に異なるタイミングで行うことを特徴と
する請求項1記載の半導体記憶装置。 - 前記制御回路は、書き込み回数を計数するカウンタを有し、前記カウンタにより計数さ
れた書き込み回数の平均値が規定値以上である場合、前記第1の検知レベルを変更するこ
とを特徴とする請求項1記載の半導体記憶装置。 - 前記制御回路は、書き込み回数を計数する第1のカウンタを有し、前記第1のカウンタ
により計数された書き込み回数の平均値が規定値以上である場合、前記第1ステップのタ
イミングを変更することを特徴とする請求項1記載の半導体記憶装置。 - 前記第1ステップ時に、前記メモリセルの他端に第3の電圧を供給し、前記第2ステッ
プ時に、前記メモリセルの他端に第4の電圧を供給することを特徴とする請求項1記載の
半導体記憶装置。 - 前記第1ステップ時に、前記メモリセルのウェルに前記第3の電圧を供給することを特
徴とする請求項9記載の半導体記憶装置。 - 前記第3の電圧は、前記第4の電圧より高いことを特徴とする請求項10記載の半導体
記憶装置。 - 前記メモリセルが閾値電圧に達したかどうかをベリファイするベリファイ動作において
、前記第1のデータ記憶回路の論理レベルが第1論理レベルの場合、前記メモリセルの一
端をプリチャージし、第2論理レベルの場合、プリチャージ動作を行わないことを特徴と
する請求項1の半導体記憶装置。 - 前記制御回路は、前記メモリセルの消去回数を計数する第2のカウンタを有し、前記第
2のカウンタの計数値は、前記メモリセルに記憶され、前記メモリセルに記憶された消去
回数が規定値以上である場合、前記第1の検知レベルを変更することを特徴とする請求項
1記載の半導体記憶装置。 - 前記制御回路は、前記メモリセルの消去回数を計数する第2のカウンタを有し、前記第
2のカウンタの計数値は、前記メモリセルに記憶され、前記メモリセルに記憶された消去
回数が規定値以上である場合、前記第1ステップのタイミングを変更することを特徴とす
る請求項1記載の半導体記憶装置。
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