JP4936914B2 - 半導体記憶装置 - Google Patents
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Description
この発明の一態様によれば、それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第1ラッチ回路を備えたデータバッファと、書き込み電圧を発生する電圧発生回路と、前記電圧発生回路及び前記データバッファを制御する制御回路とを具備し、前記制御回路は、前記複数の第1ラッチ回路に保持された書き込みデータを、各々の前記複数の第1ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、前記一括して書き込んだ後、前記書き込みデータを前記複数の第1ラッチ回路に再度保持させ、前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第1ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の初期値と同じであるように、前記電圧発生回路を制御する半導体記憶装置を提供できる。
<1.構成例(NAND型フラッシュメモリ)>
まず、図1および図2を用いて、この発明の第1の実施形態に係る半導体記憶装置の構成例を説明する。図1および図2は、この実施形態に係る半導体記憶装置として、NAND型フラッシュメモリ10を示すブロック図である。この実施形態では、半導体記憶装置の一構成例のとして、NAND型フラッシュメモリを例に挙げて、以下説明する。
次に、この実施形態に係る半導体記憶装置の書き込み動作について、図3乃至図15を用いて説明する。以下、この説明では、図3のフロー図に則して説明する。本例では、メモリセルアレイ12中の破線で示す1ページ(PAGE2)を書き込む場合を一例に挙げて説明する。
まず、図3および図4に示すように、カラムデコーダ14は、入出力端子15から入力された書き込みデータ(ページデータ)を第1ラッチ回路D1のいずれかに取り込むようにデータバッファ20を制御する(データロード(data load))。
続いて、図5に示すように、制御回路22は、第1ラッチ回路D1中の書き込みデータに従って電圧発生回路21に所定の書き込み電圧Vpgm等を発生させ、ページPAGE2のメモリセルトランジスタMT0〜MTm+1にデータ書き込みを行う。より具体的には、制御回路22は、選択NANDセル列19の非選択セルに対してパス電位(Vpass)を印加して、NANDセル列19の電流経路を導通させるように制御する。続いて、制御回路22は、ページPAGE2中の書き込みセルMT0、MTmの制御電極CGに書き込み電圧Vpgmを印加し、書き込みセルMT0、MTmの浮遊電極FGに電子を注入する(“0”書き込み)ように制御する。
次に、上記書き込み動作(ステップST2)のベリファイ読み出しの際に発生するソース線ノイズについて、図8乃至図12を用いてより詳細に説明する。
続いて、図12に示すように、ステップST3の際に制御回路22は、入出力端子15から再び書き込みデータ(ページデータ)を第1ラッチ回路D1のそれぞれに取り込むようにデータバッファ20を制御する(reload)。
続いて、図13に示すように、ステップST4の際に、上記と同様のベリファイ読み出しを行う。例えば、ページPAGE2のメモリトランジスタMT0〜MTm+1の書き込みデータをセンスアンプS/Aにそれぞれ読み出し、ベリファイ読み出しを行う。
続いて、図14に示すように、制御回路22は、ステップST3の際の第1ラッチ回路D1中の再度取り込んだ書き込みデータに従って、電圧発生回路21の電圧値を制御し、上記と同様のページPAGE2のメモリセルトランジスタMT0〜MTm+1に一括して追加のベリファイ書き込みを行う。続いて、同様のベリファイ読み出しを行う。このように、ページPAGE2のメモリセルトランジスタMT0〜MTm+1がベリファイ電圧を満たすまで、追加のベリファイ書き込みおよびベリファイ読み出しを繰り返す。
この実施形態に係る半導体記憶装置によれば、少なくとも下記(1)乃至(3)の効果が得られる。
上記のように、この実施形態に係る半導体記憶装置は、制御回路22を備えている。この制御回路22は、複数の第1ラッチ回路D1に保持された(ST1)書き込みデータを、各々の複数の第1ラッチ回路D1に電気的に接続された前記ビット線BL0〜BLm+1の複数の前記メモリセルMT0〜MTm+1に一括して書き込む(ST2)。続いて、一括して書き込んだ後、書き込みデータを複数の第1ラッチ回路D1に再度保持させる(ST3)。続いて、メモリセルMT0〜MTm+1にベリファイ読み出しを行い、ベリファイ読み出しによる複数のセンスアンプ回路D1の読み出しデータと、複数の第1ラッチ回路に再度保持させた書き込みデータとが不一致の場合(ST5)に、保持させた書き込みデータを再度複数のメモリセルMT0〜MTm+1に一括して書き込むことができる(ST6)。
加えて、図15に示したように、この追加書き込み(ステップST5)の際には、上記ベリファイ書き込み(ステップST2)の際よりも、書き込み電圧Vpgmの最大値Vpgm_max´(印加回数)を低減することができる。そのため、この追加書き込み(ステップST5)の際に必要な書き込み時間を低減することができる。よって、この追加書き込み(ステップST5)により増大する、書き込み動作全体の時間の増大を最小限とすることができる。
上記ソース線ノイズを低減しようとする場合、例えば、ソース線SRCに抵抗値を低減するための裏打ち等を行えばよいとも思われる。しかし、ソース線SRCに抵抗値を低減するための裏打ち等を行うためには、別途そのための製造プロセスが発生し、製造コストが増大する。
次に、第2の実施形態に係る半導体記憶装置について、図17乃至図19を用いて説明する。この実施形態は、第2ラッチ回路D2を更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図示するように、第2の実施形態に係る半導体記憶装置は、データバッファ20が第2ラッチ回路D2を更に備えている点で上記第1の実施形態と相違している。
次に、この実施形態に係る半導体記憶装置の書き込み動作について説明する。この説明では、図18のフロー図に則して説明する。本例では、ステップST1の際に書き込みデータを第1ラッチ回路D1、D2にそれぞれ取り込み、ステップST3の際に第2ラッチ回路D2の書き込みデータ(ページデータ)を第1ラッチ回路D1にコピーする点で上記第1の実施形態と相違している。
即ち、図19に示すように、ステップST3の際、制御回路22は、第2ラッチ回路D2に保持されている書き込みデータを第1ラッチ回路D1のそれぞれにコピーするようにデータバッファ20を制御する(データコピー(data copy))。
本例に係る半導体記憶装置は、データバッファ20中に第2ラッチ回路D2を更に備えている。
次に、変形例1に係る半導体記憶装置について、図20を用いて説明する。この変形例1は、書き込み電圧のステップアップ幅ΔVpgmを大きくする一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、変形例2に係る半導体記憶装置について、図21を用いて説明する。この変形例2は、ベリファイ読み出しステップST6を更に備える一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
即ち、ステップST5に続き、センスアンプS/Aは、ベリファイ読み出し(Verify Read 2)を行う。例えば、ページPAGE2のメモリトランジスタMT0〜MTmの書き込みデータをセンスアンプS/A中のラッチ回路D1にそれぞれ読み出し、再度ベリファイ読み出しを行う。
次に、第3の実施形態に係る半導体記憶装置について、図22を用いて説明する。本例は、メモリセルアレイ12が1つのメモリセルトランジスタMT0〜MTm+1に多ビットのデータを記録することが可能なMLC(Multi Level Cell)領域として構成された多値NAND型フラッシュメモリである場合の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
Claims (5)
- それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、
前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、
前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、
前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、
前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第1ラッチ回路を備えたデータバッファと、
書き込み電圧を発生する電圧発生回路と、
前記電圧発生回路及び前記データバッファを制御する制御回路と
を具備し、前記制御回路は、
前記複数の第1ラッチ回路に保持された書き込みデータを、各々の前記複数の第1ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、
前記一括して書き込んだ後、前記書き込みデータを前記複数の第1ラッチ回路に再度保持させ、
前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第1ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、
前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、
前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ
前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の最大値よりも小さくなるように、前記電圧発生回路を制御する
ことを特徴とする半導体記憶装置。 - それぞれが電子を注入および放出可能な電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセル列を複数備えたメモリセルアレイと、
前記メモリセル列の電流経路の一端に電気的に接続されたビット線と、
前記メモリセル列の電流経路の他端に電気的に接続されたソース線と、
前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、
前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第1ラッチ回路を備えたデータバッファと、
書き込み電圧を発生する電圧発生回路と、
前記電圧発生回路及び前記データバッファを制御する制御回路と
を具備し、前記制御回路は、
前記複数の第1ラッチ回路に保持された書き込みデータを、各々の前記複数の第1ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに一括して書き込み、
前記一括して書き込んだ後、前記書き込みデータを前記複数の第1ラッチ回路に再度保持させ、
前記メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第1ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、
前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込み、
前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように、かつ
前記再度の複数のメモリセルに一括して書き込む際の書き込み電圧の初期値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の初期値と同じであるように、前記電圧発生回路を制御する
ことを特徴とする半導体記憶装置。 - 前記データバッファは、前記ビット線毎に設けられて前記複数の第1ラッチ回路に電気的に接続され、書き込みデータを保持可能な複数の第2ラッチ回路を更に備える
ことを特徴とする請求項1または2に記載の半導体記憶装置。 - 前記制御回路は、前記再度保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む際の書き込み電圧の最大値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧の最大値よりも小さくなるように前記電圧発生回路を制御する
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。 - 前記メモリセルアレイは、前記メモリセルのそれぞれに多ビットのデータを記録することが可能な領域として構成されていること
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012941A JP4936914B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体記憶装置 |
TW097102368A TWI393139B (zh) | 2007-01-23 | 2008-01-22 | Semiconductor memory device and its writing method |
US12/017,543 US7796439B2 (en) | 2007-01-23 | 2008-01-22 | Semiconductor memory device and write method thereof |
KR1020080006747A KR101056559B1 (ko) | 2007-01-23 | 2008-01-22 | 반도체 메모리 장치 및 그 기입 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012941A JP4936914B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008181582A JP2008181582A (ja) | 2008-08-07 |
JP4936914B2 true JP4936914B2 (ja) | 2012-05-23 |
Family
ID=39667787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007012941A Expired - Fee Related JP4936914B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7796439B2 (ja) |
JP (1) | JP4936914B2 (ja) |
KR (1) | KR101056559B1 (ja) |
TW (1) | TWI393139B (ja) |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4455492B2 (ja) | 2005-12-27 | 2010-04-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2007
- 2007-01-23 JP JP2007012941A patent/JP4936914B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-22 US US12/017,543 patent/US7796439B2/en not_active Expired - Fee Related
- 2008-01-22 KR KR1020080006747A patent/KR101056559B1/ko not_active IP Right Cessation
- 2008-01-22 TW TW097102368A patent/TWI393139B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TWI393139B (zh) | 2013-04-11 |
KR20080069534A (ko) | 2008-07-28 |
JP2008181582A (ja) | 2008-08-07 |
KR101056559B1 (ko) | 2011-08-11 |
TW200849254A (en) | 2008-12-16 |
US20080181009A1 (en) | 2008-07-31 |
US7796439B2 (en) | 2010-09-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090312 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120104 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120221 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |