JP2008204598A - メモリ素子およびプログラム検証方法 - Google Patents
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Abstract
【課題】マルチレベルセルのプログラム動作において検証時間を減らしてプログラム時間を減らすことが可能なメモリ素子およびプログラム検証方法の提供。
【解決手段】マルチレベルセルを含むメモリ素子において、それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含む、メモリ素子を提供する。
【選択図】図2b
【解決手段】マルチレベルセルを含むメモリ素子において、それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含む、メモリ素子を提供する。
【選択図】図2b
Description
本発明は、メモリ素子の検証方法に係り、特にマルチレベルセルのプログラム検証回数を減らすことが可能なメモリ素子およびプログラム検証方法に関する。
公知のNANDフラッシュメモリ装置は、メモリセルアレイ、行デコーダおよびページバッファを含む。前記メモリセルアレイは、行に沿って伸長された複数のワードラインと、列に沿って伸長された複数のビットラインと、前記ビットラインにそれぞれ対応する複数のセルストリングとからなる。
前記メモリセルアレイの一側には、ストリング選択ライン、ワードラインおよび共通ソースラインに接続される行デコーダが位置し、前記メモリセルアレイの他側には、複数のビットラインに接続されるページバッファが位置する。
最近では、このようなフラッシュメモリの集積度をさらに向上させるために一つのメモリセルに複数のデータを格納することが可能な多重ビットセルに対する研究が盛んに行われている。このような方式のメモリセルをマルチレベルセル(Multi Level Cell;以下「MLC」という)という。これに対比する単一ビットのメモリセルをシングルレベルセル(Single Level Cell;以下「SLC」という)という。
図1aはSLCメモリ素子のセル分布図である。
図1aを参照すると、SLCは、消去またはプログラムの2つのセル状態101、102の分布を有し、基本的に消去状態101のセルがプログラム動作に応じてプログラムセル状態102へ移動する(S110)。SLCは、図1aに示すように、1回のプログラム動作が必要であり、かつ、検証電圧PV1に対して1回の検証を行うことにより、検証動作を完了することができる。
図1bはMLCメモリ素子のセル分布図である。
図1bを参照すると、2ビットのデータを格納することが可能なMLCのセル分布図を示すもので、それぞれ[11]、[10]、[00]および[01]のデータ格納状態を持つセル状態(111〜114)を持つ。これらの分布はそれぞれMLCのしきい電圧分布に対応する。
そして、それぞれのセル状態へのプログラムはまずLSB(Least Significant Bit)プログラムを行って[10]状態(112)にプログラムし(S121)、MSB(Most Significant Bit)プログラムは[10]状態(112)を[00]状態にプログラムし(S131)、或いは[11]状態(111)を[01]状態(114)にプログラムする(S132)。
プログラムの後にはそれぞれ検証を行う。一般に格納可能なデータのビット数が増えるほどセル分布は増加し、これにより検証の回数も増加する。
前述したように、SLCの場合はプログラム1パルスに対して1回の検証を行う。ところが、図1bのように2ビットのデータを格納することが可能なMLCの場合は、MSBプログラムにおいてプログラム1パルスに対して2回の検証を必要とする。このような方式で、プログラムパルスに対して3ビットMLCは3回の検証が必要であり、4ビットMLCは8回の検証が必要である。
次の数式1を参照すると、検証回数が増加すればプログラム時間が増加することが分かる。
前記数式1において、Tpgmは全体プログラム時間であり、tPGMはプログラムパルス時間であり、tvfyは検証時間であり、Nvfyはプログラムパルス当りの検証回数を示す。そして、Npgmはプログラムパルス印加数を示す。
前記数式1に示すように、検証の回数が増えるほどプログラム時間が長くなってメモリ素子の効率に影響を及ぼす。
そこで、本発明の目的は、マルチレベルセルを含むメモリ素子の動作において検証または読み出し時間を減らしてプログラム時間を減らすことが可能なメモリ素子およびその動作方法を提供することにある。
上記目的を達成するために、本発明のある観点によれば、マルチレベルセルを含むメモリ素子において、それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含む、メモリ素子を提供する。
前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする。
前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする。
前記多数のページバッファは、それぞれ、前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動されるNMOSトランジスタと、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、電源電圧と第2ノードに接続され、前記センシングノードの電圧レベルに応じて動作するPMOSトランジスタと、前記第2ノードと前記第1ノードとの間に接続されるラッチ回路とを含む。前記多数のページバッファは、それぞれ、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、電源電圧と第2ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、前記第2ノードと前記第1ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含む。
前記検証制御部は、前記ビットラインと前記センシングノードとの間に接続され、前記ビットラインにプリチャージされた電圧と第1制御信号の電圧レベルに応じて動作するトランジスタであることを特徴とする。
前記トランジスタは、前記ビットラインにプリチャージされた電圧レベルより前記第1制御信号の電圧レベルが高い場合にターンオンされることを特徴とする。
前記第1制御信号は、第1〜第nレベルのしきい電圧を持つマルチレベルセルに対して第1〜第(n−1)レベルの電圧レベルが順次増加することを特徴とする。
前記第1〜第(n−1)レベルの電圧レベルが順次増加するにつれて、前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする。
前記多数のページバッファは、それぞれ、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、前記センシングノードの電圧レベルを反転して出力する反転手段と、前記反転手段の出力に応じて動作するセンシング部と、第3ノードと第4ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする。
本発明の他の観点によれば、マルチレベルセルを含むメモリ素子のプログラム検証方法において、前記メモリ素子のマルチレベルセルにプログラムを行う段階と、プログラム検証のために、前記マルチレベルセルが接続されるセルストリングに共通接続されるグラウンドラインに電源電圧を印加する段階と、前記マルチレベルセルのセルストリングに交差されて接続される多数のワードラインのうち選択されたワードラインに第1電圧を印加し、選択されていないワードラインにパス電圧を印加してそれぞれのビットラインをプリチャージさせる段階と、前記ビットラインとページバッファとの間に接続されたトランジスタのゲートにビットライン選択信号を所定の電圧レベルに応じて順次印加し、それぞれの電圧レベルに応じて出力されるページバッファの検証信号を確認する段階と、前記確認結果、検証信号が出力されるビットライン選択信号のセンシング電圧レベルに応じて前記マルチレベルセルのプログラム有無を判断する段階とを含む、メモリ素子のプログラム検証方法を提供する。
前記第1電圧は、マルチレベルセルのうちしきい電圧が最も高いセルもターンオンできる電圧であることを特徴とする。
前記センシング電圧は、前記マルチレベルセルのうち最も高いしきい電圧を持つマルチレベルセルに対して最も小さい電圧レベルが設定されることを特徴とする。
前記ページバッファの検証信号は、前記ビットラインにプリチャージされる電圧より前記ビットライン選択信号の電圧レベルが高い場合に出力されることを特徴とする。
前記プログラム検証方法は、前記ビットライン選択信号の電圧レベルが順次上昇するにつれて、前記マルチレベルセルのうち高いしきい電圧を持つセルから低いしきい電圧を持つセルに検証が行われることを特徴とする。
以上説明したように、本発明に係るメモリ素子およびプログラム検証方法は、マルチレベルセルを含むメモリ素子において、一つのプログラムパルスに対してマルチレベルに対する検証を1回で可能にして検証時間を減らすことにより、プログラム時間を減らす。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
図2aは本発明の実施例に係るMLCメモリ素子の構造を示すブロック図である。
図2aを参照すると、本発明の実施例に係るMLC(Multi Level Cell)メモリ素子200は、MLCから構成されるメモリセルアレイ210と、前記メモリセルアレイ210のMLCに対してデータプログラム、検証および読み出し動作を行うための多数のページバッファを含むページバッファ部220と、入力アドレスによって前記多数のページバッファを選択するYデコーダ部230と、入力アドレスによって前記メモリセルアレイ210のワードラインを選択するXデコーダ部240と、前記MLCメモリ素子200の動作制御のための制御部250と、前記ページバッファ部220のページバッファが、メモリセルに接続されたビットラインのプリチャージ電圧レベルに応じてデータ状態を読み出すように制御する検証制御部260とを含む。
メモリセルアレイ210は、ワードラインとビットラインに区分されるMLCアレイを含む。ページバッファ部220は、前記メモリセルアレイ210のビットラインのうち一対のビットラインに接続され、データのプログラム、検証および読み出しが行われるようにするページバッファを一つ以上含む。
Yデコーダ部230およびXデコーダ240は、制御部250の制御に基づいて前記メモリセルアレイ210のMLCのうちプログラムまたは読み出しのためのMLCを接続する。
制御部250は、前記MLCメモリ素子200のプログラム、検証または読み出し動作と消去動作のための電圧レベル制御や、動作信号制御などを行う。
制御部250は、本発明の実施例によってメモリセルアレイ210のプログラム検証の際に、共通グラウンドライン(Ground Line)に、一定のレベルでレギュレーションされた電圧VDCを印加し、検証動作を行うように制御して検証回数を減らし、プログラム時間を減らすことができるようにする。
検証制御部260は、ビットラインにプリチャージされた電圧レベルと、制御部250の制御に基づいて印加される制御信号の電圧レベルに応じてビットラインとページバッファを接続する。これにより、ページバッファはメモリセルに格納されたデータを検証しまたは読み出す。
このような動作の詳細な説明は、次の図面を参照する。
図2bは図2aのメモリセルアレイとページバッファの回路図である。
図2bは、図2aのMLCメモリ素子200のうち、プログラム検証動作に関連するメモリセルアレイ210の一つのセルストリング211、前記セルストリング211に接続されるビットラインとページバッファ部220との間に接続される検証制御部260中の一部261、前記ページバッファ部220の一つのページバッファ221、およびスイッチ回路SW中の一部回路のみを示す図である。
図2bを参照すると、セルストリング211は第1〜第2NMOSトランジスタN1、N2と第1〜第n+1セルC0〜Cnを含み、検証制御部261は第3NMOSトランジスタN3を含み、ページバッファ221はビットライン選択部222、第4NMOSトランジスタN4、第1および第2PMOSトランジスタP1、P2、第1および第2インバータIN1、IN2、並びに検証部223を含む。そして、前記セルストリング211の共通グラウンドラインGLには、スイッチ回路SWが接続され、制御信号によって一定のレベルにレギュレーションされた電圧VDCまたは接地電圧を接続する。
前記制御信号は、MLCメモリ素子200の制御部250から入力されるものである。プログラム検証の際に制御信号が入力されると、前記スイッチ回路SWは共通グラウンドラインGLに電圧VDCを接続する。そして、プログラム検証以外には共通グラウンドラインGLに接地電圧を接続する。
セルストリング211は、第1NMOSトランジスタN1と第2NMOSトランジスタN2との間にセルC0〜Cnが直列に接続され、第1NMOSトランジスタN1は第n+1セルCnとビットラインとの間に接続され、ドレイン選択ライン(Drain Select Line;DSL)信号によって動作する。
そして、第2NMOSトランジスタN2は、第1セルC0と共通グラウンドラインGLとの間に接続され、ソース選択ライン(Source Select Line;SSL)信号によって動作する。また、セルC0〜CnはワードラインWL1〜WLnによって選択される。検証制御部261の第3NMOSトランジスタはビットラインとセンシングノードSOとの間に接続され、検証制御信号(Verify Control signal)によって動作する。
ページバッファ部221のビットライン選択部222は、偶数ビットラインBLeと奇数ビットラインBLoのうち、データのプログラムまたはデータの読み出しのためのメモリセルが含まれるビットラインを選択して接続する。この際、本発明の実施例では、前記検証制御部221を別途に構成したが、ページバッファ221に含まれるビットライン選択部222にビットライン選択信号(Bit Line Select)の電圧レベルを変更することにより、検証制御部221と同一の機能を行うようにすることができる。
そして、第1PMOSトランジスタP1は、プリチャージ電圧VPREラインとセンシングノードSOとの間に接続され、プリチャージ信号PRECH_Nによって動作する。
第2PMOSトランジスタP2と第4NMOSトランジスタN4は電源電圧Vccと第2ノードD2との間に直列に接続され、第2PMOSトランジスタP2のゲートはセンシングノードSOに接続される。そして、第4NMOSトランジスタN4のゲートは読み出し信号READに接続される。
第1ノードD1と第2ノードD2との間には、第1および第2インバータIN1、IN2からなる第1ラッチL1が接続され、第2ノードD2および検証部223が接続されてプログラム検証有無を判断するようにする。前記検証部223は、第2ノードD2の電圧レベルに応じてターンオンまたはオフされるトランジスタから構成でき、これにより出力される検証信号が前記制御部250に入力されて検証判断を行えるようにする。
前述したような本発明の第1実施例に係るページバッファのプログラム検証は、次のとおりに行われる。
まず、プログラム動作は、一般なプログラム動作によって行われるものと判断し、プログラムされたと仮定して説明し、2ビットのMLCの場合、すなわちしきい電圧分布状態が[11]、[10]、[00]、[01]の4つの状態で表れる場合について説明する。
図2bのセルストリング211において第1セルCOに[00]のデータをプログラムし、これを検証するとするとき、検証のための初期化動作によって第1ラッチL1の第1ノードD1を高レベルにリセットする。この際のリセット動作は、本発明の実施例に係る、図2bに示されていない別途のページバッファの回路動作によって行われる。
そして、プリチャージ信号PRECH_Nを印加してセンシングノードSOをプリチャージ電圧VPREにプリチャージさせる。
そして、セルストリング211の第1および第2NMOSトランジスタN1、N2をターンオフするためのDSL、SSL信号を印加し、検証を行っていない非選択ワードラインWL1〜WLnにはパス電圧を印加してセルをターンオンさせる。
そして、検証のための選択されたワードラインWL0に、プログラムされたセルが持つことが可能な最も高いしきい電圧より高い電圧を印加する。すなわち、2ビットのマルチレベルセルに対して動作する場合、最も高いしきい電圧を持つ[01]状態においても、ビットラインがプリチャージされる電圧を印加する。すなわち、[01]状態のメモリセルもある程度ターンオンされてビットラインがプリチャージされるのである。
より詳しくは、たとえば[11]、[10]、[00]、[01]の4つのしきい電圧分布を持つマルチレベルセルに対して、一般にはP1、P2、P3(P1<P2<P3)の3つの検証電圧がプログラム検証に用いられる。したがって、本発明の実施例によって選択される第1セルC0には、P3で検証するセルのしきい電圧でもビットラインがプリチャージされ得る高い電圧が印加される。前述したような高い電圧をワードラインに印加する理由は、ページ単位でプログラムおよび検証を行うフラッシュメモリ素子の特性によって選択されたワードラインに印加される電圧レベルがあまり低ければ、高いしきい電圧分布を持つセルはターンオンされない場合が発生し、このような場合、本発明の実施例に係るビットラインのプリチャージが難しいという問題が発生するためである。したがって、最も高いしきい電圧分布を持つ[01]にプログラムされたセルを含む、検証する全セルをターンオンさせるために、高い検証電圧を、選択されたワードラインに印加するのである。
一方、前述したように選択されたワードラインには、高い電圧レベルを持つ検証電圧、すなわち本発明の実施例の場合は電圧P3で検証されるセルをターンオンさせる程度の電圧を印加し、非選択されたワードラインには、パス電圧を印加する。また、プログラム検証動作によって制御部250からの制御信号の入力を受けたスイッチ回路SWは、共通グラウンドラインGLを一定のレベルにレギュレーションされた電圧VDCと接続させる。
前述したようにセルストリング211に電圧を印加すると、共通グラウンドラインGLに印加された電源電圧によってビットラインBLはプリチャージされるが、この際、プリチャージされる電圧レベルは、選択されたワードラインに接続されたセルのプログラム状態に応じて変更される。
すなわち、もしセルが[11]の状態にプログラムされていなければ、ゲートに印加される電圧によって最小のしきい電圧値を除いてターンオンされ、殆ど全ての電圧VDCがビットラインBLに印加される。ところが、プログラムが行われたセルであるほど、ターンオンされる程度が減少し、これによりビットラインBLに印加される電圧は電源電圧より少ない電圧が印加される。
本発明の実施例に係る第1セルCOは、[00]状態にプログラムされるセルなので、ゲートに印加された検証電圧によってターンオンされる程度が小さくて、ビットラインBLは低い電圧のみがプリチャージされる。
ビットラインBLをプリチャージさせた以後には、検証制御部261の第3NMOSトランジスタN3のゲートに検証制御信号VSの電圧レベルを最小センシング電圧レベルから徐々に上げる。そして、ページバッファ221のビットライン選択部222はセンシングノードSOと前記第3NMOSトランジスタN3の一側に接続される。
前記変更される検証制御信号VSのセンシング電圧レベルは、[01]の状態を検証するための第1センシング電圧VS1、[00]の状態を検証するための第2センシング電圧VS2、および[10]の状態を検証するための第3センシング電圧VS3の順序でビットライン選択信号BSLのセンシング電圧レベルを変更する。
前述したように高いしきい電圧分布を持つセル状態に対して低いセンシング電圧を印加する理由は、ビットラインBLにプリチャージされる電圧レベルの高いしきい電圧を持つセルに接続されるほど低くなるためである。
したがって、まず、検証制御信号VSに第1センシング電圧VS1を印加すると、ビットラインBLの電圧レベルに比べて第1センシング電圧VS1の電圧レベルが小さいため、第3NMOSトランジスタN3がターンオンされない。したがって、センシングノードSOは、プリチャージ電圧VPREを維持し、第2PMOSトランジスタP2はターンオフ状態を維持する。
そして、検証制御信号VSの電圧レベルを第3センシング電圧VS2に高めると、ビットラインBLの電圧は第2センシング電圧VS2に比べて低い電圧なので、第3NMOSトランジスタN3がターンオンされる。
第3NMOSトランジスタN3がターンオンされると、プリチャージされていたセンシングノードSOはビットラインBLの低い電圧によりシェアリングされて電圧レベルが降下し、センシングノードSOの電圧が低くなると、第2PMOSトランジスタP2がターンオンされる。
したがって、読み出し信号READが印加されると、第2ノードD2は低レベルから高レベルに変更され、第1ノードD1は高レベルから低レベルに変更される。これにより、第2ノードD2に接続された検証部223が第2ノードD2の状態変更を感知して検証信号を出力することにより、第1セルCOが[00]にプログラムされたと検証することができる。
以上のように、プログラム状態に応じてセルのしきい電圧が異なり、よってビットラインがプリチャージされるセンシング電圧レベルが変更されるので、1回の検証パルスに対して検証制御信号VSのセンシング電圧レベルのみを変更させることにより、セルのプログラム状態を検証することができる。この際、ビットラインにプリチャージされる電圧レベルによってセルのプログラム状態を検証するから、ページバッファ221の構成が変更される。ところが、既存のページバッファ221の回路の変更を最小化しながら、前述のデータ読み出しまたは検証方法を適用するために次のような別の実施例を構成してもよい。
図2cは図2aのメモリセルアレイと第2実施例に係るページバッファの回路図である。
図2cを参照すると、本発明の第2実施例に係るページバッファ224は検証制御部261を介してセルストリング211に接続される。セルストリング211、スイッチSWおよび検証制御部261は図2bの第1実施例と同様に構成されて動作するので、同じ図面符号を使用し、説明は省略する。
第2実施例に係るページバッファ224は、ビットライン選択部222、第1PMOSトランジスタP1、反転部225、第5〜第7NMOSトランジスタN5〜N7、第3および第4インバータIN3、IN4、並びに検証部226を含む。
ビットライン選択部222と第1PMOSトランジスタP1は、図2bの構成と機能が同一なので、同じ図面符号を使用し、詳細な動作説明は省略する。
反転部225は、センシングノードSOの電圧レベルを反転させて出力する。第5NMOSトランジスタN5は第5ノードD5と接地ノードとの間に接続され、ゲートには前記反転部225の出力が接続される。
反転部225は、制御部250の制御信号(CS:Control Signal)に基づいて動作する。前記制御信号CSに基づいて、反転部225は、センシングノードSOの電圧レベルを反転させて出力し、或いはセンシングノードSOと第5NMOSトランジスタN5のゲートとを単純に接続する機能を提供することができる。すなわち、反転部は、データ検証または読み出しの際には反転動作を行い、第2ラッチL2を初期化するなどの動作の際にはセンシングノードSOの電圧レベルを反転させずにそのまま第5NMOSトランジスタN5に提供する。
第3および第4インバータIV3、IN4は、第3ノードD3と第4ノードD4との間に接続されて第2ラッチL2を構成する。第6NMOSトランジスタN6は、ノードD3とノードD5との間に接続され、ゲートには読み出し信号READが入力される。
そして、第7NMOSトランジスタN7は、第4ノードD4と第5ノードD5との間に接続され、ゲートには読み出し反転信号READbが接続される。前記読み出し反転信号READbは読み出し信号READの反転された信号である。
検証部226は、第4ノードD4の電圧レベルの変更に応じて検証信号を出力する。前記検証信号は、制御部250へ伝達され、プログラム状態検証を行えるようにする。前記ページバッファ224がメモリセルのデータの検証または読み出しを行うために、次の通りに動作する。一般に、フラッシュメモリ素子の動作において、検証動作と読み出し動作は類似に行われるので、プログラム検証動作についてのみ説明する。
ページバッファ224がメモリセルのデータを読み出すためには、まず、プリチャージ制御信号PRECH_Nを印加して第1PMOSトランジスタP1をターンオンすることによりセンシングノードSOをプリチャージさせる。
そして、セルストリング211の第1および第2NMOSトランジスタN1、N2をターンオフするためのDSL、SSL信号を印加し、検証を行わない非選択ワードラインWL1〜WLnにはパス電圧を印加してセルをターンオンさせる。
そして、検証のための選択されたワードラインWL0に、プログラムされたセルが持つことが可能な最も高いしきい電圧より高い電圧を印加する。すなわち、2ビットのマルチレベルセルに対して動作する場合、最も高いしきい電圧を持つ[01]状態でもビットラインがプリチャージされるようにする電圧を印加する。すなわち、[01]状態のメモリセルもある程度ターンオンが行われてビットラインがプリチャージされるのである。
さらに詳しくは、例えば[11]、[10]、[00]、[01]の4つのしきい電圧分布を持つマルチレベルセルに対して、一般にはP1、P2、P3(0<P1<P2<P3)の3つの検証電圧がプログラム検証に用いられる。したがって、本発明の実施例に応じて選択される第1セルCOには、P3で検証するセルもターンオンされてビットラインがプリチャージできる高い電圧が印加される。上述した高い電圧をワードラインに印加する理由は、ページ単位でプログラムおよび検証を行うフラッシュメモリ素子の特性によって、選択されたワードラインに印加される電圧レベルがあまり低ければ、高いしきい電圧分布を持つセルはターンオンされない場合が発生し、このような場合、本発明の実施例に係るビットラインのプリチャージが難しいという問題が発生するためである。したがって、最も高いしきい電圧分布を持つ[01]にプログラムされたセルを含む検証すべき全てのセルをターンオンさせるために、高い検証電圧を、選択されたワードラインに印加する。
一方、前述したように選択されたワードラインには高い電圧レベルを持つ検証電圧、すなわち、本発明の実施例の場合は電圧P3で検証されるセルをターンオンさせる程度の電圧を印加し、選択されていないワードラインにはパス電圧を印加する。また、プログラム検証動作に応じて制御部250からの制御信号を受信したスイッチ回路SWは、共通グラウンドラインGLを一定のレベルにレギュレーションされた電圧VDCと接続させる。
前述したようにセルストリング211に電圧を印加すると、共通グラウンドラインGLに印加された電源電圧によってビットラインBLはプリチャージされるが、この際、プリチャージされる電圧レベルは、選択されたワードラインに接続されたセルのプログラム状態に応じて変更される。
すなわち、もしセルが[11]の状態にプログラムされていなければ、ゲートに印加される電圧によって最小のしきい電圧値を除いてターンオンされ、ほぼ全ての電圧VDCがビットラインBLに印加される。ところが、プログラムが進行したセルであるほど、ターンオンされる度合いが減少し、よって、ビットラインBLに印加される電圧は電源電圧より少ない電圧が印加される。
ビットラインBLをプリチャージさせた後は、検証制御部261の第3NMOSトランジスタN3のゲートに対して検証制御信号VSの電圧レベルを最小センシング電圧レベルからゆっくり上げる。そして、ページバッファ224のビットライン選択部222はセンシングノードSOと前記第3NMOSトランジスタN3とを接続する。
前記変更される検証制御信号VSのセンシング電圧レベルは、[01]の状態を検証するための第1センシング電圧VS1、[00]の状態を検証するための第2センシング電圧VS2、および[10]の状態を検証するための第3センシング電圧VS3の順序でが変更される。
一方、上述したように高いしきい電圧分布を持つセル状態に対して低いセンシング電圧を印加する理由は、ビットラインBLにプリチャージされる電圧レベルが、高いしきい電圧を持つセルに接続されるほど低くなるためである。
したがって、まず、検証制御信号VSに第1センシング電圧VS1を印加すると、ビットラインBLの電圧レベルに比べて第1センシング電圧VS1の電圧レベルが小さいため、第3NMOSトランジスタN3がターンオンされない。よって、センシングノードSOはプリチャージ電圧VPREを維持する。反転部225はセンシングノードSOの電圧レベルを反転させて第5NMOSトランジスタN5のゲートに入力する。よって、第5NMOSトランジスタN5はターンオフ状態を維持する。
検証制御信号VSの電圧レベルとして第2センシング電圧VS2を印加すると、ビットラインBLの電圧は第2センシング電圧VS2に比べて低い電圧であるため、第3NMOSトランジスタN3がターンオンされる。そして、プリチャージされていたセンシングノードSOはビットラインBLの低い電圧によってシェアリング(sharing)されて電圧が低くなる。反転部225はセンシングノードSOの電圧レベルを反転させて第5NMOSトランジスタN5のゲートに入力し、第5NMOSトランジスタN5はターンオンされる。
したがって、読み出し信号READが印加されると、第3ノードD3は高レベルから低レベルに変更され、第4ノードD4は低レベルから高レベルに変更される。よって、第2ラッチL2の値が変更される。また、第4ノードD4に接続された検証部226がこれを感知して検証信号を制御部250へ提供する。制御部250は、検証信号によって第1セルCOは[00]にプログラムされたことが分かる。
以上のように、プログラムの状態に応じてセルのしきい電圧が変わり、よって、ビットラインがプリチャージされるセンシング電圧レベルが変更されるので、1回の検証パルスに対して検証制御信号VSのセンシング電圧レベルのみを変更させることにより、セルのプログラム状態を検証することができる。前記第2実施例に係るページバッファ224は、反転部225を追加することにより、既存のページバッファ回路の変更を最小化することができる。
前記反転部225は、次のような特性を持つ反転手段を含むことができる。
図2dは図2cの反転部の特性を示すグラフである。
図2dを参照すると、反転部225は、高いしきい電圧を持つ反転手段を含む。このような特性は、センシングノードSOがプリチャージされた状態でビットラインと接続されるとき、センシングノードSOの値がやや下がっても、直ちに反転部225がこれを感知して出力を変更させなければならないためである。
さらに詳しく説明すると、検証動作を行うとき、センシングノードSOはプリチャージ状態になる。この際、反転部225はセンシングノードSOの電圧レベルと反対の低レベルを出力して第5NMOSトランジスタN5をターンオフさせる。
検証を行うべきメモリセルが最も低いしきい電圧を持つようにプログラムされた場合、すなわち本発明の実施例では[10]状態にプログラムされた場合、ビットラインBLは比較的高い電圧にプリチャージされる。そして、制御信号VSが最も高いセンシング電圧VS3として入力されると、検証制御部261の第3NMOSトランジスタN3がターンオンされ、センシングノードSOとビットラインBLとが接続される。この際、センシングノードSOにプリチャージされた電圧のレベルがビットラインBLの電圧によってシェアリングされて電圧レベルが低くなるが、その低くなる度合いは小さくなる。このように電圧レベルがやや低くなることもページバッファ224が感知して検証を行うためには、反転部225がこれを感知して出力を高レベルにしなければならない。よって、反転部225は高いしきい電圧レベルを持つように設計されなければならない。もし高いしきい電圧レベルを持たない反転手段を持つと、反転部225は、メモリセルが[10]にプログラムされた場合でもセンシングノードSOの電圧レベルの変更を感知することができなくなり、検証に誤りが発生するおそれがある。本発明の第2実施例によれば、反転部225の反転手段は最も低いしきい電圧を持つようにプログラムされたメモリセルに対しても検証を可能にする高いしきい電圧を持つように設計する。
上述した本発明の第1及び第2実施例のような方法でビットラインをプリチャージしてデータ検証または読み出しを行う方式の動作においてビットラインが次のように変更される。
図3は本発明の実施例に係るセル電圧の変更によるビットラインプリチャージレベルを示す図である。
図3を参照すると、図2bで説明したビットラインBLのプリチャージレベルが変更される方法に対してシミュレーションした結果を示すもので、セルがプログラムされた度合いに応じてしきい電圧(またはスレショルド電圧)が変更され、それによりビットラインの電圧VBLを示す。
図3に示すように、セルのしきい電圧が高ければ、ビットラインにプリチャージされる電圧は低くなることが分かる。
図4は本発明の第1実施例に係るページバッファの動作タイミング図である。
図4は図2bのように構成されるフラッシュメモリ素子の動作によるタイミング図であって、次のように仮定して説明する。まず、選択されていない全セルおよびトランジスタの基本的なしきい電圧Vth(スレショルド電圧)を排除して説明する。そして、本発明の実施例に係るマルチレベルセルは、2ビットのデータを格納することができ、それぞれプログラムが行われていない[11]の第1状態、[10]の第2状態、[00]の第3状態、および[01]の第4状態のしきい電圧分布を持つ。
また、前記第1状態を持つセルは、プログラムされていないセルであって、0V以下のしきい電圧を持つ。第2状態を持つセルのしきい電圧は第1しきい電圧Vt1、第3状態を持つセルのしきい電圧は第2しきい電圧Vt2、第4状態を持つセルのしきい電圧は第3しきい電圧Vt3とする。
そして、第1〜第3しきい電圧Vt1〜Vt3を持つセルに接続されるビットラインBLは第1〜第3電圧レベルV1〜V3にプリチャージされ、第1状態のセルが接続されたビットラインBLはほぼ電圧VDCレベルにプリチャージされる。
一方、前記第1〜第4状態のセルを検証するためのセンシング電圧は次の通りに定義する。第4状態のセルを検証するための第1センシング電圧VS1、第3セルを検証するための第2センシング電圧VS2、および第2セルを検証するための第3センシング電圧VS3を使用し、前記第3センシング電圧VS3によっても検証されないセルに対しては第1状態のセルと見なす。
この際、前記ビットラインBLのプリチャージ電圧V1〜V3と前記センシング電圧間の電圧レベルの大きさは次の通りである。
前記のような特性を次の表1に示した。
次に、上述した特性を持つ本発明の実施例に係るマルチレベルセルの検証動作を図4を参照して説明する。プログラムを行い、検証のために、第1ラッチL1は、第2ノードD2が低レベル、第1ノードD1が高レベルにセットされる。
その後、プリチャージ信号PRECH_Nを低レベルで印加してセンシングノードSOをVccにプリチャージする。前記プリチャージされたセンシングノードSOによって、第2PMOSトランジスタP2はターンオフ状態を維持する。
次いで、第1および第2NMOSトランジスタN1、N2をターンオンさせるためのSSL、DSL信号が高レベルで印加され、選択されたワードラインには最も高い検証電圧が印加され、選択されていないワードラインにはパス電圧が印加される。そして、共通グラウンドラインGLにはレギュレーションされた電圧VDCが印加される。
前記電圧VDCが入力されると、ビットラインBLは選択されたセルのしきい電圧に応じて第1〜第3電圧レベルV1〜V3または電源電圧VDCにプリチャージされる。
その後、検証制御信号VSを第1〜第3センシング電圧0〜VS3に上げると、当該ビットラインBLのプリチャージレベルに応じてターンオン/オフを行い、これによりセンシングノードSOにプリチャージされた電圧がシェアリングされながら第2PMOSトランジスタP2をターンオン/オフさせて検証を行う。
次に、各セルのしきい電圧分布状態についてさらに説明する。
本発明の実施例に係る検証方法は、最も高いしきい電圧を持つ第4状態のセルがまず検証されるものであって、第4状態、すなわち[01]の状態を持つセルは第3しきい電圧Vt3を持つので、ビットラインは第3電圧V3にプリチャージされる。
したがって、検証制御信号VSの電圧レベルを第1センシング電圧VS1にすると、第3NMOSトランジスタN3はターンオンされ、センシングノードSOにプリチャージされていた電圧がビットラインの第3電圧V3と速くシェアリングされ、センシングノードSOの電圧が低レベルに降下する。そして、第2PMOSトランジスタP2がターンオンされるので、第2ノードD2は高レベルに変更される。
本発明の実施例に係る図2b(または図2c)には、第1(または第3)ノードまたは第2(または第4)ノードD1、D2(またはD3、D4)に接続されて検証信号を出力可能にする手段を別途に示してはいないが、トランジスタなどを用いて検証信号を出力するようにする。
前記第2ノードD2が変更されると、これを確認して第1センシング電圧VS1によって第2ノードD2が変更されたので、選択されたセルが第4状態、すなわち[01]にプログラムされたことを確認する。
第3状態、すなわち[00]の場合も、前記第4状態のセル検証方法と同様に、第3状態のセルが持つ第2しきい電圧Vt2によってビットラインが第2電圧V2にプリチャージされる。
そして、検証のために、まず、ビットライン選択信号BSLの電圧レベルとして第1センシング電圧VS1を印加すると、前記数式2に示すように、第2電圧V2が第1センシング電圧VS1より大きいため、第3NMOSトランジスタN3はターンオンされない。
そして、第2センシング電圧VS2に検証電圧のレベルを上げると、第2電圧V2より第2センシング電圧VS2が大きいため、第3NMOSトランジスタN3がターンオンされる。よって、第2電圧V2とセンシングノードSOのプリチャージ電圧がシェアリングされ、センシングノードSOの電圧レベルは低くなる。
そして、第2PMOSトランジスタP2はターンオンされて第2ノードD2が高レベルに変更され、現在セルが第3状態にプログラムされたことを検証する。
図5aおよび図5は本発明の第2実施例に係るページバッファの動作タイミング図である。この際、図5aと図5bはそれぞれ制御信号レベルを変更する方法が相異なる場合のタイミング図である。
特に、図5aは、検証制御部261に提供される検証制御信号VSの電圧レベルを第1〜第3センシングレベルVS1〜VS3に上げるに際して、第1センシングレベルVS1を提供し、0Vに低めた後、さらに第2センシングレベルVS2を印加し、再び0Vに低め、最後には第3センシングレベルVS3を提供する方法を用いた場合であり、図5bは、検証制御部261に提供される検証制御信号VSの電圧レベルを第1〜第3センシングレベルVS1〜VS3に階段式で順次上昇させる方法を用いた場合である。
ビットラインBLをプリチャージする過程は、図4での説明と同様なので省略する。
ビットラインBLをプリチャージした後は、制御信号VSの電圧レベルとして第1〜第3センシングレベルVS1〜VS3で印加する。この際の電圧レベル印加方法は、前述したように図5aおよび図5bの方法を使用することができる。
検証制御部261の第3NMOSトランジスタN3は、ビットラインBLにプリチャージされた電圧レベルと制御信号VSの電圧レベルに応じてターンオンされ、センシングノードSOの電圧が変更される。
前述したようにセンシングノードSOの電圧が変更されると、反転部225はこれを感知して出力を高レベルに変更し、これにより第5NMOSトランジスタN5がターンオンされる。そして、読み出し信号READが入力されると、第4ノードD4のデータが変更されてプログラムが行われたと検証することができる。図5aおよび図5bにおいて検証制御信号VSのセンシングレベルを変更して印加する方法によって、プログラム検証時間の差異があり得る。
上述したように、本発明の実施例によれば、プログラムされたセルのしきい電圧を用いてビットラインをプリチャージさせ、センシング電圧のレベルを段階別に上げてビットライン選択信号を印加することにより、1回のプログラムパルスに対して様々なレベルのセルしきい電圧によるプログラム状態を確認することができる。
上述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な変形を加え得ることが理解できるであろう。
以上説明したように、本発明に係るメモリ素子およびプログラム検証方法は、マルチレベルセルを含むメモリ素子において一つのプログラムパルスに対してマルチレベルに対する検証を1回で可能にして検証時間を減らすことにより、プログラム時間を減らす。
200 MLCメモリ素子
210 メモリセルアレイ
220 ページバッファ部
230 Yデコーダ部
240 Xデコーダ部
250 制御部
260 検証制御部
210 メモリセルアレイ
220 ページバッファ部
230 Yデコーダ部
240 Xデコーダ部
250 制御部
260 検証制御部
Claims (29)
- マルチレベルセルを含むメモリ素子において、
それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、
前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、
前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含むことを特徴とする、メモリ素子。 - 前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする、請求項1に記載のメモリ素子。
- 前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする、請求項1に記載のメモリ素子。
- 前記多数のページバッファは、それぞれ、
センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
電源電圧と第2ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、
第1ノードと前記第2ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項1に記載のメモリ素子。 - 前記検証制御部は、
前記ビットラインと前記センシングノードとの間に接続され、前記ビットラインにプリチャージされた電圧と第1制御信号の電圧レベルに応じて動作するトランジスタであることを特徴とする、請求項1に記載のメモリ素子。 - 前記トランジスタは、前記ビットラインにプリチャージされた電圧レベルより前記第1制御信号の電圧レベルが高い場合にターンオンされることを特徴とする、請求項5に記載のメモリ素子。
- 前記ページバッファは、
前記第2ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項5に記載のメモリ素子。 - 前記第1制御信号は、第1〜第nレベルのしきい電圧を持つマルチレベルセルに対して第1〜第(n−1)レベルの電圧レベルが順次増加することを特徴とする、請求項5に記載のメモリ素子。
- 前記第1〜第(n−1)レベルの電圧レベルが順次増加するにつれて、前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする、請求項8に記載のメモリ素子。
- 前記多数のページバッファは、それぞれ
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
前記センシングノードの電圧レベルを反転して出力する反転手段と、
前記反転手段の出力に応じて動作するセンシング部と、
第3ノードと第4ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項1に記載のメモリ素子。 - 前記反転手段は、
第2制御信号に応じて反転動作を行うことを特徴とする、請求項10に記載のメモリ素子。 - 前記ページバッファは、
前記第4ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項10に記載のメモリ素子。 - マルチレベルセルを含むメモリ素子において、
それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、
前記それぞれのビットラインを介して前記マルチレベルセルにデータをプログラムし、或いはビットライン選択信号の電圧レベルを変更してメモリセルのプログラム状態を検証するページバッファとを含むことを特徴とする、メモリ素子。 - 前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする、請求項13に記載のメモリ素子。
- 前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする、請求項13に記載のメモリ素子。
- 前記多数のページバッファは、それぞれ、
前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動するビットライン選択トランジスタと、
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
電源電圧と第2ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、
第1ノードと前記第2ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項13に記載のメモリ素子。 - 前記ビットライン選択トランジスタは、
前記ビットラインの電圧レベルより前記ビットライン選択信号の電圧レベルが高い場合にターンオンされることを特徴とする、請求項16に記載のメモリ素子。 - 前記センシング手段は、
前記メモリ素子のプログラム検証の際に、前記センシングノードの電圧レベルが高レベルから低レベルに変更されるとターンオンされることを特徴とする、請求項16に記載のメモリ素子。 - 前記ページバッファは、
前記第2ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項16に記載のメモリ素子。 - 前記ビットライン選択信号は、第1〜第nレベルのしきい電圧を持つマルチレベルセルに対して第1〜第(n−1)レベルの電圧レベルが順次増加することを特徴とする、請求項13に記載のメモリ素子。
- 前記第1〜第1(n−1)レベルの電圧レベルが順次増加するにつれて、
前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする、請求項13に記載のメモリ素子。 - 前記多数のページバッファは、それぞれ、
前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動するビットライン選択トランジスタと、
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
前記センシングノードの電圧レベルを反転して出力する反転手段と、
前記反転手段の出力に応じて動作するセンシング部と、
第3ノードと前記第4ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項13に記載のメモリ素子。 - 前記反転手段は、
制御信号に基づいて反転動作を行うことを特徴とする、請求項22に記載のメモリ素子。 - 前記ページバッファは、
前記第4ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項22に記載のメモリ素子。 - マルチレベルセルを含むメモリ素子のプログラム検証方法において、
前記メモリ素子のマルチレベルセルにプログラムを行う段階と、
プログラム検証のために、前記マルチレベルセルが接続されるセルストリングに共通接続されるグラウンドラインに電源電圧を印加する段階と、
前記マルチレベルセルのセルストリングに交差されて接続される多数のワードラインのうち選択されたワードラインに第1電圧を印加し、選択されていないワードラインにパス電圧を印加してそれぞれのビットラインをプリチャージさせる段階と、
前記ビットラインとページバッファとの間に接続されたトランジスタのゲートにビットライン選択信号を所定の電圧レベルに応じて順次印加し、それぞれの電圧レベルに応じて出力されるページバッファの検証信号を確認する段階と、
前記確認結果、検証信号が出力されるビットライン選択信号の電圧レベルに応じて前記マルチレベルセルのプログラム有無を判断する段階とを含むことを特徴とする、メモリ素子のプログラム検証方法。 - 前記第1電圧は、マルチレベルセルのうちしきい電圧が最も高いセルもターンオンできる電圧であることを特徴とする、請求項25に記載のメモリ素子のプログラム検証方法。
- 前記センシング電圧は、前記マルチレベルセルのうち最も高いしきい電圧を持つマルチレベルセルに対して最も小さい電圧レベルが設定されることを特徴とする、請求項25に記載のメモリ素子のプログラム検証方法。
- 前記ページバッファの検証信号は、前記ビットラインにプリチャージされる電圧より前記ビットライン選択信号の電圧レベルが高い場合に出力されることを特徴とする、請求項25に記載のメモリ素子のプログラム検証方法。
- 前記プログラム検証方法は、前記ビットライン選択信号の電圧レベルが順次上昇するにつれて、前記マルチレベルセルのうち高いしきい電圧を持つセルから低いしきい電圧を持つセルに検証が行われることを特徴とする、請求項25に記載のメモリ素子のプログラム検証方法。
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