JP4788782B2 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

Description

本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特に水平スキャン方式の固体撮像装置および当該固体撮像装置の駆動方法に関する。

固体撮像装置を撮像デバイスとして用いたデジタルスチルカメラなどのカメラモジュールにおいて、固体撮像装置の全画素の情報を用いる静止画モードに対して、例えば被写体をモニタリングするモニタモードでは、画素情報を加算したり、画素情報を間引いたりすることによって解像度を下げる処理が行われる。このように、低解像度で画素情報の読出し行う固体撮像装置においては、従来、水平走査回路から複数列分の水平走査パルスφＨを同時にアクティブにして、複数の列に同時にアクセスを行うことにより、水平信号線上で水平方向（横方向）の複数画素分の画素情報を加算するようにしていた（例えば、特許文献１参照）。

特開平１１−１４６２７８号公報

しかしながら、上記従来例に係る固体撮像装置では、水平方向の画素加算を前提とした構成のものであるために、例えばデジタルスチルカメラの撮像デバイスとして用いる場合に、垂直方向（縦方向）の画素加算が必要なモニタモードには対応できない。また、１本の水平信号線を通して１行ごとに画素情報を読み出さなければならないために、静止画モードでの全画素読出しの高速化に対応できない。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、全画素の情報を読み出す際の高速化に対応出来るとともに、垂直方向における精度の良い画素加算が可能な固体撮像装置および当該固体撮像装置の駆動方法を提供することにある。

本発明による固体撮像装置は、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、前記画素アレイ部から垂直信号線を通して出力される複数行の各画素の電荷を列ごとに蓄える複数のキャパシタと、前記複数のキャパシタの各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する複数の電荷−電圧変換アンプと、前記複数の電荷−電圧変換アンプの入力端子同士を選択的に短絡する第１スイッチ手段と、前記第１スイッチ手段が前記複数の電荷−電圧変換アンプの入力端子同士を短絡させる動作に連動して前記複数の出力回路の出力端子同士を選択的に短絡することによって前記複数の電荷−電圧変換アンプのオフセットを打ち消す第２スイッチ手段とを備えた構成となっている。そして、この固体撮像装置において、前記第１，第２スイッチ手段を非短絡状態にして前記複数の電荷−電圧変換アンプから独立にアナログ信号を読み出す第１の駆動モードと、前記第１，第２スイッチ手段を短絡状態にして前記複数の電荷−電圧変換アンプから各アナログ信号の平均値を読み出す第２の駆動モードとを適宜選択的に設定するようにする。

上記構成の固体撮像装置において、第１の駆動モードでは、複数のキャパシタの各々に蓄えられた電荷に応じたアナログ信号が複数の電荷−電圧変換アンプを通して独立に出力されるため、複数行の画素の情報を並行して読み出すことが出来る。また、第２の駆動モードでは、複数の電荷−電圧変換アンプの入力端子同士を短絡することで、複数行の画素の情報が画素ごとに加算され、単なる和ではなく平均値として読み出される。

本発明によれば、第１の駆動モードでは、複数行の画素の情報を並行して読み出すことが出来るため、全画素の情報を読み出す際の高速化に対応出来る。また、第２の駆動モードでは、複数行の画素の情報が画素ごとに加算され、平均化されて読み出されるため、垂直方向における画素加算が可能になる。

本発明の一実施形態に係るＭＯＳ型固体撮像装置を示す概略構成図である。 選択信号ＳＥＬ、ドレイン電位ＤＲＮ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示すタイミングチャートである。 カラム回路におけるＳ／Ｈ回路部分の１列分の構成および出力回路部の構成の一例を示す回路図である。 電荷−電圧変換アンプでの電荷−電圧変換の原理の説明図であり、（Ａ）はリセット相の等価回路、（Ｂ）はサンプル相の等価回路をそれぞれ示している。 リセットパルスＲＰおよびスイッチ制御パルスφＳ１ｉのタイミング関係を示すタイミングチャートである。 電流−電圧変換アンプの構成の一例を示す回路図である。 本発明の変形例に係る水平スキャン方式のＣＣＤ型固体撮像装置を示す概略構成図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る固体撮像装置を示す概略構成図である。ここでは、ＭＯＳ型固体撮像装置に適用した場合を例に挙げて説明するものとする。

図１において、光電変換素子、例えばフォトダイオードＰＤを含む画素（画素回路）１１は、ｍ行ｎ列の画素配列にて２次元配列されることによって画素アレイ部１２を構成している。この画素アレイ部１２には、画素１１の行列状配列に対して行ごとに転送制御線１３−１〜１３−ｍおよびリセット制御線１４−１〜１４−ｍが配線され、列ごとに垂直信号線１５−１〜１５−ｎが配線されている。画素１１は、フォトダイオードＰＤ以外に例えば転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３を有する３トランジスタの画素構成となっている。転送トランジスタＱ１１、増幅トランジスタＱ１２およびリセットトランジスタＱ１３は、例えばＮｃｈのＭＯＳトランジスタによって構成されている。

この画素（画素回路）１１において、フォトダイオードＰＤはアノード電極が接地されて設けられている。転送トランジスタＱ１１は、ソースがフォトダイオードＰＤのカソード電極に、ドレインがＦＤ（フローティング・ディフュージョン）部に、ゲートが転送制御線１３−１〜１３−ｍにそれぞれ接続されており、フォトダイオードＰＤで光電変換して得られる信号電荷（光電子）をＦＤ部に転送する。ここで、ＦＤ部は、寄生容量を持った拡散層である。増幅トランジスタＱ１２は、ゲートがＦＤ部に、ドレインがドレイン電位ＤＲＮに、ソースが垂直信号線１５−１〜１５−ｎにそれぞれ接続されており、ＦＤ部の電位に対応した信号（リセットレベル／信号レベル）を垂直信号線１５−１〜１５−ｎに出力する。リセットトランジスタＱ１３は、ソースがＦＤ部に、ドレインがドレイン電位ＤＲＮに、ゲートがリセット制御線１４−１〜１４−ｍにそれぞれ接続されており、ＦＤ部の電位をドレイン電位ＤＲＮにリセットする。

なお、ここでは、画素（画素回路）１１の構成として、３トランジスタの構成の場合を例に挙げたが、この構成のものに限られるものではなく、例えば画素を選択する選択トランジスタを有する４トランジスタの構成のものなどであっても良く、その構成は問わないものとする。

画素アレイ部１２の周辺には、垂直駆動回路１６、信号処理手段としてのカラム回路１７、水平駆動回路としての水平走査回路１８および水平選択スイッチ制御回路１９、ならびに出力回路部２０が設けられている。

垂直駆動回路１６は、例えばシフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で選択するとともに、選択行の画素１１に対して転送制御線１３−１〜１３−ｍを通して転送信号ＴＲＦを、リセット制御線１４−１〜１４−ｍを通してリセット信号ＲＳＴをそれぞれ与える。ここで、画素１１の行単位での選択は、垂直走査に同期して垂直駆動回路１６から選択信号ＳＥＬが電源制御回路（図示せず）に与えられ、これに応答して当該電源制御回路から選択行の画素１１にドレイン電位ＤＲＮが供給されることによって行われる。

図２に、選択信号ＳＥＬ、ドレイン電位ＤＲＮ、リセット信号ＲＳＴおよび転送信号ＴＲＦのタイミング関係を示す。選択信号ＳＥＬに基づいて画素１１の行単位での選択が行われる。そして、選択行において、リセット信号ＲＳＴが画素１１に与えられることによりＦＤ部の電位がドレイン電位ＤＲＮにリセットされ、そのリセット後のＦＤ部の電位がリセットレベルとして増幅トランジスタＱ１２を介して垂直信号線１５−１〜１５−ｎに出力される。その後、転送信号ＲＴＦが画素１１に与えられることによって、フォトダイオードＰＤで光電変換された信号電荷がＦＤ部に転送され、その転送後のＦＤ部の電位が信号レベルとして増幅トランジスタＱ１３を介して垂直信号線１５−１〜１５−ｎに出力される。

垂直信号線１５−１〜１５−ｎの一端から取り出される信号は、カラム回路１７に供給される。カラム回路１７は、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路およびＳ／Ｈ（サンプルホールド）回路等の信号処理回路によって構成されており、水平ブランキング期間中に画素アレイ部１２の例えば２つの選択行の各画素１１から出力されるリセットレベルと信号レベルとを列ごとに取り込み、これらレベルの差を取ることによって画素１１の固定パターンノイズを除去する処理を行うとともに、例えば２行分の画素の電荷をサンプルホールドする。

図３に、カラム回路１７におけるＳ／Ｈ回路部分の１列分の構成の一例を示す。図３から明らかなように、１列分のカラム回路１７のＳ／Ｈ回路部分は、画素アレイ部１２の例えば２行分の画素から読み出され、上記ＣＤＳ回路によってノイズ除去処理された２系統の電荷についてサンプルホールドするために、垂直信号線１５と基準電位、例えば接地電位との間に、サンプリングスイッチ３１−１およびキャパシタ３２−１が直列に接続されるとともに、サンプリングスイッチ３１−２およびキャパシタ３２−２が直列に接続された構成となっている。そして、サンプリングスイッチ３１−１，３１−２は、垂直信号線１５を介して供給される２行分の画素の信号をそれぞれサンプリングしてキャパシタ３２−１，３２−２に蓄える。

カラム回路１７が２系統の電荷を処理するのに対応して、２本の水平信号線２１−１，２１−２が配線されている。また、サンプリングスイッチ３１−１およびキャパシタ３２−１の共通接続ノードＮ１１と一方の水平信号線２１−１との間に水平選択スイッチ２２−１が接続され、サンプリングスイッチ３１−２およびキャパシタ３２−２の共通接続ノードＮ１２と他方の水平信号線２１−２との間に水平選択スイッチ２２−２が接続されている。これら水平選択スイッチ２２−１，２２−２は、水平走査回路１８および水平選択スイッチ制御回路１９と共に水平駆動回路を構成している。

水平走査回路１８は、例えばシフトレジスタによって構成され、水平走査期間（有効画素期間）において水平走査パルスφＨ１〜φＨｎを順に出力する。水平選択スイッチ制御回路１９は、水平走査回路１８から順に出力される水平走査パルスφＨ１〜φＨｎに同期して、２系統のスイッチ制御パルスφＳ１−１，φＳ１−２〜φＳｎ−１，φＳｎ−２を順次出力し、水平選択スイッチ２２−１，２２−２を駆動制御する。水平選択スイッチ２２−１，２２−２は、スイッチ制御パルスφＳ１−１，φＳ１−２〜φＳｎ−１，φＳｎ−２が与えられることで、オン（閉）状態となってキャパシタ３２−１，３２−２にそれぞれ蓄えられている電荷を、水平信号線２１−１，２１−２を介して出力回路部２０に供給する。

図３は、Ｓ／Ｈ回路部分の１列分の構成とともに、出力回路部２０の構成の一例を示す回路図である。

図３から明らかなように、出力回路部２０は、水平信号線２１−１，２１−２にそれぞれ対応して設けられた２つの出力回路、例えば電荷−電圧変換アンプ２３−１，２３−２と、これら電荷−電圧変換アンプ２３−１，２３−２の出力側に設けられたＳ／Ｈ回路２４−１，２４−２と、電荷−電圧変換アンプ２３−１，２３−２の入力端子同士を選択的に短絡するスイッチ２５と、電荷−電圧変換アンプ２３−１，２３−２の出力端子同士を選択的に短絡するスイッチ２６とを有する構成となっている。ここで、スイッチ２６は必須のものではない。その理由については後で詳述する。

電荷−電圧変換アンプ２３−１は、水平信号線２１−１の出力端に反転（−）入力端子が接続され、非反転（＋）入力端子に参照電圧Ｖref が与えられるオペアンプ４１と、このオペアンプ４１の反転入力端子と出力端子との間に直列接続されたスイッチ４２ａ、フィードバックキャパシタ４３およびスイッチ４２ｂと、オペアンプ４１の反転入力端子と出力端子との間に接続されたリセットスイッチ４４とを有する構成となっており、水平信号線２１−１を介して供給される電荷を電圧に変換する。なお、スイッチ４２ａ、フィードバックキャパシタ４３およびスイッチ４２ｂは、電荷−電圧変換アンプ２３−１のゲインを任意に設定し得るように、ｋ組（ｋは２以上の整数）設けられている。電荷−電圧変換アンプ２３−２も、電荷−電圧変換アンプ２３−１と全く同じ構成となっている。

Ｓ／Ｈ回路２４−１，２４−２は、電荷−電圧変換アンプ２３−１，２３−２の各出力信号のデータ部をサンプルホールドする。このＳ／Ｈ回路２４−１，２４−２の各ホールドデータ（画素データ）は、画素１１で光電変換された電荷に応じた画素信号（アナログ信号）として２系統の出力端子２７−１，２７−２から導出される。スイッチ２５，２６は互いに連動し、垂直方向の画素加算を行って低解像度で画素情報の読出しを行う駆動モードの際に、当該駆動モードを指定するモード信号に応答してオン（閉）状態となり、電荷−電圧変換アンプ２３−１，２３−２の入力端子同士および出力端子同士をそれぞれ短絡する。

ここで、電荷−電圧変換アンプ２３−１，２３−２における電荷−電圧変換の原理について図４を用いて説明する。ここでは、電荷−電圧変換アンプ２３−１を例に挙げて説明するが、電荷−電圧変換アンプ２３−２についてもその原理は全く同じである。ある列ｉのキャパシタ３２−１ｉに蓄えられている電荷に応じた電位をＶｍ、電荷−電圧変換アンプ２３−１の参照電位をＶref とする。

図５のタイミングチャートにおいて、リセットパルスＲＰがアクティブ（高レベル）になるリセット相（Ａ）では、リセットパルスＲＰに応答してリセットスイッチ４４がオンすると、オペアンプ４１の反転入力端子と非反転入力端子とが短絡される。これにより、電荷−電圧変換アンプ２３−１はボルテージフォロワの接続になるため、水平信号線２１−１の電位および電荷−電圧変換アンプ２３−１の出力電位が参照電位Ｖref になる。ここで、キャパシタ３２−１ｉの容量値をＣ１とすると、当該キャパシタ３２−１ｉには、
Ｑ１＝Ｖｍ・Ｃ１
なる電荷量の電荷が蓄えられている。

リセットパルスＲＰがノンアクティブ（低レベル）になるサンプル相（Ｂ）では、リセットスイッチ４４がオフし、また水平走査パルスφＨに同期したスイッチ制御パルスφＳｉ−１に応答して水平選択スイッチ２２−１ｉがオンするため、キャパシタ３２−１ｉが水平選択スイッチ２２−１ｉを介して水平信号線２１−１に接続される。このとき、水平信号線２１−１の電位は、電荷−電圧変換アンプ２３−１によって参照電位Ｖref に保たれるため、キャパシタ３２−１ｉの電荷量は、電荷量Ｑ１から
Ｑ２＝Ｖref ・Ｃ１
なる電荷量Ｑ２に変化する。

この電荷量の変化量（差分量）ΔＱ（＝Ｑ１−Ｑ２）が電荷−電圧変換アンプ２３−１のフィードバックキャパシタ４３のところに現れる。その結果、フィードバックキャパシタ４３の容量値をＣ２（フィードバックキャパシタ４３−１〜４３−ｋのいずれか１つの容量値、または複数の組み合わせの合成容量値）とすると、キャパシタ３２−１ｉに蓄えられた電荷が次式で表される電圧Ｖout に変換される。
Ｖout ＝Ｖref ＋{(Ｃ１／Ｃ２)・(Ｖref −Ｖｍ)}

図３に説明を戻す。本実施形態に係る固体撮像装置では、キャパシタ３２−１，３２−２および電荷−電圧変換アンプ２３−１，２３−２を２系統有する構成となっているために、画素情報を高速に読み出す駆動モードを採る必要がある場合には、スイッチ２５，２６を共にオフ状態にし、出力回路である電荷−電圧変換アンプ２３−１，２３−２の入力端子同士および出力端子同士をそれぞれ非短絡状態にして２系統の回路系を二線出力という形で利用することにより、アナログ出力端子２７−１，２７−２から２行分のアナログ画素信号を独立に並行して読み出すことが出来る。

一方、低解像度で読出しを行う駆動モードを採るときには、同じ回路系を使って垂直方向における画素加算を行うことが出来る。具体的には、スイッチ２５をオンさせて電荷−電圧変換アンプ２３−１，２３−２の入力端子同士を短絡状態にすることにより垂直方向において２画素の画素加算を行うことが出来る。このように、電荷−電圧変換アンプ２３−１，２３−２の入力端子同士を短絡することにより、２系統の電荷−電圧変換アンプ２３−１，２３−２の各オフセットを無視すれば、原理的に、電荷−電圧変換アンプアンプ２３−１，２３−２の各出力は、２行分のアナログ画像信号が画素ごとに加算され、単なる和ではなく平均値となり、両出力が同じ値になる。

したがって、アナログ出力端子２７−１，２７−２のどちらか一方から、画素加算して平均化した画素信号を読み出すようにすれば良い。アナログ出力端子２７−１，２７−２のどちらか一方から読み出すには、一般にスイッチとキャパシタの組み合わせからなるＳ／Ｈ回路２４−１，２４−２の一方のスイッチのみをオン状態にすれば良い。このとき、オフ状態にある他方のスイッチ側のＳ／Ｈ回路２４−１／２４−２から見た負荷が軽くなるため、その分だけ高速読出しを行うことが出来る。

さらに、スイッチ２５に連動させてスイッチ２６をもオンさせ、電荷−電圧変換アンプ２３−１，２３−２の出力端子同士をも短絡することにより、２系統の電荷−電圧変換アンプ２３−１，２３−２にそれぞれオフセットがあったとしても、これらオフセットを打ち消した平均値を出力することが出来る。すなわち、２系統の電荷−電圧変換アンプ２３−１，２３−２の入力端子同士および出力端子同士をそれぞれ短絡することにより、これら２つの電荷−電圧変換アンプ２３−１，２３−２が大きな1個の電荷−電圧変換アンプとして働くことになる。

ただし、低解像度で読出しを行う駆動モードのときでも、電荷−電圧変換アンプ２３−１，２３−２の後段にある２系統のＳ／Ｈ回路２４−１，２４−２の各スイッチを両方ともオン状態にして、アナログ出力端子２７−１，２７−２の両方から同じ値の平均値を読み出すことも可能である。このように、２系統のＳ／Ｈ回路２４−１，２４−２の各スイッチを両方ともオン状態にしておけば、電荷−電圧変換アンプ２３−１，２３−２から見た負荷が二線出力として使う駆動モードの場合と全く同じになるため、２つの駆動モードで違う負荷状態を想定したアンプの設計を行う必要が無くなり、その分だけアンプの設計が容易になる。

上述したように、複数行、例えば２行の各画素の電荷を列ごとに蓄える２つのキャパシタ３２−１，３２−２を有するとともに、これらキャパシタ３２−１，３２−２の各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する２つの電荷−電圧変換アンプ２３−１，２３−２を備えたＭＯＳ型固体撮像装置において、２つの電荷−電圧変換アンプ２３−１，２３−２の入力端子同士を選択的に短絡するスイッチ２５を設け、好ましくは出力端子同士を選択的に短絡するスイッチ２６をも設けることにより、スイッチ２５，２６を非短絡状態（オフ状態）にして２つの電荷−電圧変換アンプ２３−１，２３−２から独立にアナログ信号を読み出す第１の駆動モードと、スイッチ２５，２６を短絡状態（オン状態）にして２つの電荷−電圧変換アンプ２３−１，２３−２から各アナログ信号の平均値を読み出す第２の駆動モードとの２つのモードでの駆動が選択的に可能となる。

そして、第１の駆動モードでは、スイッチ２５，２６を共にオフ状態にして電荷−電圧変換アンプ２３−１，２３−２の入力端子同士および出力端子同士をそれぞれ非短絡状態にすることにより、２系統の回路系を二線出力という形で利用し、アナログ出力端子２７−１，２７−２から２行分のアナログ画像信号を独立に並行して読み出すことが出来る。このように、二線出力の形態を採ることにより、静止画モードなど全画素の画素情報を読み出す際に高速読出しを実現出来る。ただし、二線出力の形態に限らず、２系統のキャパシタ３２−１，３２−２および２つの電荷−電圧変換アンプ２３−１，２３−２の一方のみを使って一線出力の形態を採ることも可能である。

一方、第２の駆動モードでは、スイッチ２５をオン状態にして電荷−電圧変換アンプ２３−１，２３−２の入力端子同士を短絡状態にすることにより、２行分のアナログ画素信号を画素ごとに加算し、単なる和ではなく平均値として読み出すことが出来る。さらに、スイッチ２６をもオン状態にして電荷−電圧変換アンプ２３−１，２３−２の出力端子同士をも短絡状態にすることにより、２系統の電荷−電圧変換アンプ２３−１，２３−２にそれぞれオフセットがあったとしても、これらオフセットを打ち消すことが出来るため、オフセットが乗らない平均値を出力することが出来る。このように、垂直方向において２画素加算を行うことにより、低解像度の読出しを実現出来る。

なお、上記実施形態では、キャパシタ３２−１，３２−２および電荷−電圧変換アンプ２３−１，２３−２を２系統設けた場合を例に挙げて説明したが、２系統に限られるものではなく、３系統以上設けて垂直方向において３画素以上の画素加算を行ってさらに低解像度で読出しを行うようにすることも可能である。この場合にも、ｆ個（ｆは３以上の整数）の電荷−電圧変換アンプ２３−１〜２３−ｆの入力端子間および出力端子間にそれぞれスイッチを設けることにより、第１の駆動モードではｆ線出力、第２の駆動モードでは垂直方向におけるｆ画素加算をそれぞれ実現できる。

因みに、上記実施形態では、垂直方向における画素加算についてのみ説明したが、水平方向における画素加算については周知の技術を適用し、水平走査の際に、水平走査回路１８から複数列分の水平走査パルスφＨを同時にアクティブにして、複数の列に同時にアクセスを行うことにより、水平信号線２１−１，２１−２上において水平方向（横方向）の複数画素分の情報を加算することが出来る。

また、上記実施形態では、キャパシタ３２−１，３２−２の各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する出力回路として、電荷を電圧に変換する電荷−電圧変換アンプ２３−１，２３−２を用いた場合を例に挙げて説明したが、電荷−電圧変換アンプに限られるものではなく、例えば図６に示すように、参照電圧Ｖｒｅｆを非反転入力とするオペアンプ５１と、当該オペアンプ５１の非反転入力端子に接続された入力抵抗５２と、オペアンプ５１の出力端子と非反転入力端子との間に接続された帰還抵抗５３とを有する構成の電流−電圧変換アンプ５０を用いることも可能である。

この電流−電圧変換アンプ５０において、帰還抵抗５３の抵抗値をＲとすると、キャパシタに蓄えられた電荷に応じた電流Ｉが入力抵抗５２に流れ込むことにより、オペアンプ５１の出力電圧Ｖout は、
Ｖout ＝Ｉ・Ｒ
となる。

ここで、入力抵抗５２は発振防止のためのものであり、演算には寄与しない。この電流−電圧変換アンプ５０を出力回路として用い、第２の駆動モードで入力端子同士および出力端子同士を短絡することで、２つの帰還抵抗５３−１，５３−２が並列に接続された状態となり、合成抵抗値がＲ／２となるため、キャパシタ３２−１，３２−２の各々に蓄えられた電荷に応じた電流が同じと仮定すると、このときの出力電圧Ｖout も、
Ｖout ＝２Ｉ・（Ｒ／２）＝Ｉ・Ｒ
となり、垂直方向における２画素の情報を加算して平均化したものとなる。

また、上記実施形態では、キャパシタ３２−１，３２−２および電荷−電圧変換アンプ２３−１，２３−２を２本の水平信号線２１−１，２１−２の各々に対応して設け、これら水平信号線２１−１，２１−２を通してキャパシタ３２−１，３２−２からそれぞれ出力される電荷を電荷−電圧変換アンプ２３−１，２３−２でそれぞれ電圧に変換する構成のＭＯＳ型固体撮像装置に適用した場合を例に挙げて説明したが、これ以外にも、例えばノイズ低減を目的として、キャパシタ３２−１，３２−２および電荷−電圧変換アンプ２３−１，２３−２を垂直信号線１５−１〜１５−ｎごとに設け、キャパシタ３２−１，３２−２からそれぞれ出力される電荷を電荷−電圧変換アンプ２３−１，２３−２で電圧に変換して水平信号線２１−１，２１−２に出力する構成のＭＯＳ型固体撮像装置に適用にも同様に適用することが可能である。

この場合には、水平信号線２１−１，２１−２にはＳ／Ｈ回路２４−１，２４−２だけが設けられる。また、スイッチ２５については垂直信号線１５−１〜１５−ｎごとに２つの電荷−電圧変換アンプ２３−１，２３−２の入力端子間に設け、スイッチ２６については２本の水平信号線２１−１，２１−２間に設けることで、第２の駆動モードの際に、垂直信号線１５−１〜１５−ｎごとに設けられた２つの電荷−電圧変換アンプ２３−１，２３−２について、入力端子同士および出力端子同士を短絡状態にすることができるため、上記実施形態の場合と同様の作用効果を得ることができる。

さらには、上記実施形態では、画素１１ごとに光電変換して得た電荷を電気信号に変換した後垂直信号線１５−１〜１５−ｎに読み出し、しかる後水平スキャンによって出力する水平スキャン方式のＭＯＳ構成のＭＯＳ型固体撮像装置に適用した場合を例に挙げて説明したが、図７に示すように、画素６１で光電変換して得た電荷を垂直画素列ごとに配された垂直転送部（垂直ＣＣＤ）６２−１〜６２−ｎによって垂直転送した後、各垂直画素列毎に垂直転送部６２−１〜６２−ｎの後段に設けられた電荷検出部（例えば、電荷−電圧変換部）６３−１〜６３−ｎで電気信号に変換して垂直信号線６４−１〜６４−ｎを通して読み出し、しかる後水平スキャンによって出力する水平スキャン方式のＣＣＤ(Charge Coupled Device)型固体撮像装置にも同様に適用することができる。なお、図７において、カラム回路１７、水平走査回路１８、水平選択スイッチ制御回路１０および出力回路部２０の構成については、図１の場合と同じである。

本発明に係る固体撮像装置は、例えば、静止画モード（第１の駆動モード）およびモニタモード（第２の駆動モード）を有するデジタルスチルカメラなどのカメラモジュールの撮像デバイスとして、さらには静止画モードおよびモニタモードを有するカメラ機能を搭載した携帯電話機に代表される携帯端末装置の撮像デバイスとして用いられる。

１１，６１…画素、１２…画素アレイ部、１５−１〜１５−ｎ，６４−１〜６４−ｎ…垂直信号線、１６…垂直駆動回路、１７…カラム回路、１８…水平走査回路、１９…水平選択スイッチ制御回路、２０…出力回路部、２１−１，２１−２…水平信号線、２２−１，２２−２…水平選択スイッチ、２３−１，２３−２…電荷−電圧変換アンプ、２４−１，２４−２…サンプルホールド（Ｓ／Ｈ）回路、２５，２６…スイッチ、２７−１，２７−２…アナログ出力端子、３１−１，３１−２…サンプリングスイッチ、３２−１，３２−２…キャパシタ、４１，５１…オペアンプ、４４…リセットスイッチ、５０…電流−電圧変換アンプ、６２−１〜６２−ｎ…垂直転送部、６３−１〜６３−ｎ…電荷検出部

Claims (14)

1. 光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
   前記画素アレイ部から垂直信号線を通して出力される複数行の各画素の電荷を列ごとに蓄える複数のキャパシタと、
   前記複数のキャパシタの各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する複数の電荷−電圧変換アンプと、
   前記複数の電荷−電圧変換アンプの入力端子同士を選択的に短絡する第１スイッチ手段と、
   前記第１スイッチ手段が前記複数の電荷−電圧変換アンプの入力端子同士を短絡させる動作に連動して前記複数の電荷−電圧変換アンプの出力端子同士を選択的に短絡することによって前記複数の電荷−電圧変換アンプのオフセットを打ち消す第２スイッチ手段と
   を備えた固体撮像装置。
2. 前記複数のキャパシタおよび前記複数の電荷−電圧変換アンプは、複数の水平信号線の各々に対応して設けられており、当該複数の水平信号線を通して前記複数のキャパシタからそれぞれ出力される電荷を前記複数の電荷−電圧変換アンプでそれぞれ電圧に変換する
   請求項１記載の固体撮像装置。
3. 前記複数のキャパシタおよび前記複数の電荷−電圧変換アンプは、複数の水平信号線の各々に対応して設けられており、当該複数の水平信号線を通して前記複数のキャパシタからそれぞれ電荷に応じて出力される電流を前記複数の電荷−電圧変換アンプでそれぞれ電圧に変換する
   請求項１記載の固体撮像装置。
4. 前記複数のキャパシタおよび前記複数の電荷−電圧変換アンプは、前記垂直信号線ごとに設けられており、前記複数のキャパシタからそれぞれ出力される電荷を前記複数の電荷−電圧変換アンプでそれぞれ電圧に変換して複数の水平信号線に出力する
   請求項１記載の固体撮像装置。
5. 光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
   前記画素アレイ部から垂直信号線を通して出力される複数行の各画素の電荷を列ごとに蓄える複数のキャパシタと、
   前記複数のキャパシタの各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する複数の電荷−電圧変換アンプと、
   前記複数の電荷−電圧変換アンプの入力端子同士を選択的に短絡して前記複数の電荷−電圧変換アンプから各アナログ信号の平均値を読み出す第１スイッチ手段と、
   前記第１スイッチ手段が前記複数の電荷−電圧変換アンプの入力端子同士を短絡させる動作に連動して前記複数の電荷−電圧変換アンプの出力端子同士を選択的に短絡することによって前記複数の電荷−電圧変換アンプのオフセットを打ち消す第２スイッチ手段とを備えた固体撮像装置の駆動に当たって、
   前記第１スイッチ手段を非短絡状態にして前記複数の電荷−電圧変換アンプから独立にアナログ信号を読み出し、
   前記第１スイッチ手段を短絡状態にして前記複数の電荷−電圧変換アンプから各アナログ信号の平均値を読み出す
   固体撮像装置の駆動方法。
6. 列ごとに前記複数のキャパシタのうちの１つにのみ画素の電荷を蓄積し、前記複数の電荷−電圧変換アンプのうちの当該電荷を蓄積したキャパシタに対応する１つの電荷−電圧変換アンプから前記アナログ信号を読み出す
   請求項５記載の固体撮像装置の駆動方法。
7. 前記複数の電荷−電圧変換アンプの各々から並行して前記アナログ信号を読み出す
   請求項５記載の固体撮像装置の駆動方法。
8. 前記複数の電荷−電圧変換アンプの全てから前記平均値を読み出す
   請求項５記載の固体撮像装置の駆動方法。
9. 前記複数の電荷−電圧変換アンプのうちの１つの電荷−電圧変換アンプから前記平均値を読み出す
   請求項５記載の固体撮像装置の駆動方法。
10. 光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
    前記画素アレイ部から垂直信号線を通して出力される複数行の各画素の電荷を列ごとに蓄える複数のキャパシタと、
    前記複数のキャパシタの各々に蓄えられた電荷に応じたアナログ信号をそれぞれ出力する複数の電荷−電圧変換アンプと、
    前記複数の電荷−電圧変換アンプの入力端子同士を選択的に短絡して前記複数の電荷−電圧変換アンプから各アナログ信号の平均値を読み出す第１スイッチ手段と、
    前記第１スイッチ手段が前記複数の電荷−電圧変換アンプの入力端子同士を短絡させる動作に連動して前記複数の電荷−電圧変換アンプの出力端子同士を選択的に短絡することによって前記複数の電荷−電圧変換アンプのオフセットを打ち消す第２スイッチ手段とを備えた固体撮像装置の駆動に当たって、
    前記第１スイッチ手段を非短絡状態にして前記複数の電荷−電圧変換アンプから独立にアナログ信号を読み出す第１の駆動モードと、
    前記第１スイッチ手段を短絡状態にして前記複数の電荷−電圧変換アンプから各アナログ信号の平均値を読み出す第２の駆動モードと
    の２つのモードでの駆動が選択的に可能である
    固体撮像装置の駆動方法。
11. 前記第１の駆動モードでは、列ごとに前記複数のキャパシタのうちの１つにのみ画素の電荷を蓄積し、前記複数の電荷−電圧変換アンプのうちの当該電荷を蓄積したキャパシタに対応する１つの電荷−電圧変換アンプから前記アナログ信号を読み出す
    請求項１０記載の固体撮像装置の駆動方法。
12. 前記第１の駆動モードでは、前記複数の電荷−電圧変換アンプの各々から並行して前記アナログ信号を読み出す
    請求項１０記載の固体撮像装置の駆動方法。
13. 前記第２の駆動モードでは、前記複数の電荷−電圧変換アンプの全てから前記平均値を読み出す
    請求項１０記載の固体撮像装置の駆動方法。
14. 前記第２の駆動モードでは、前記複数の電荷−電圧変換アンプのうちの１つの電荷−電圧変換アンプから前記平均値を読み出す
    請求項１０記載の固体撮像装置の駆動方法。

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