JP4772495B2 - インダクター及びインダクター形成方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関するものであり、より詳しくは、インダクターを形成する方法に関するものである。

高周波集積回路（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）にシリコンＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を具現するための必須の受動素子がインダクターである。インダクターは、高周波集積回路でインピーダンスマッチングのために必須的な受動素子であって、特に高周波集積回路で使用されるインダクターは、位相雑音減少のためにハイクォリティーファクターが要求される。

図１は、高周波集積回路で使用される一般的なインダクターの立体的構造とその等価回路を示したものである。ここで、Ｌｓは螺旋状インダクターの磁気インダクタンスとインダクターを構成する金属線の間の相互インダクタンスを合した総インダクタンスを示す。そして、Ｒｓは、インダクターの直流（ＤＣ）抵抗及び超高周波から発生する表面効果を考慮した交流（ＡＣ）抵抗の和を示したものである。ここで、表面効果とは、周波数が上がるほど交流電流が金属の内部ではなく、表面に集中されて流れる現象を言う。また、Ｃｓは金属線の間に形成される寄生キャパシタのキャパシタンスを示し、Ｃｐはインダクターと基板との間に形成される寄生キャパシタのキャパシタンスを示す。この際、Ｃｐは基板とインダクターとの間に形成された絶縁層の厚さから計算される。Ｒｐは、シリコン基板の超高周波漏洩効果を抵抗にモデリングして示したものである。

図１に示した等価回路全体のクォリティーファクターＱは下の数式１に示される。

数式１で、磁気エネルギー、電気エネルギーそしてエネルギー損失は下の数式２〜数式４によってそれぞれ得られる。

前述した数式２〜数式４を調べれば、Ｒｓとカップリングによって形成される寄生キャパシタのキャパシタンスＣｓ，Ｃｐが小さいほど磁気エネルギーＥｍは大きくなる反面、電気エネルギーＥｅ及びエネルギー損失Ｅｌｏｓｓは小さくなることが分かる。また、これにより式１で求めることができるクォリティーファクターが大きくなることが分かる。従って、高いクォリティーファクターを得るためには、導電層の抵抗及び寄生キャパシタのキャパシタンスを減らす必要がある。

しかし、寄生キャパシタのキャパシタンスを減らすため従来に使用される方法である基板上に接地用金属層を形成して遮蔽する方法、インダクターを形成した後、その下の基板をエッチングする方法などは別途のＣＭＯＳ工程を必要として工程コストを増加させる問題が発生する。

図２には、従来の方法によって形成されたインダクターの断面図が示されている。図２に示されたインダクターは、前述したような観点でハイクォリティーファクターを得るために導電層の抵抗Ｒｓを小さくしながら全体金属層数を減らしたことであり、特許文献１に記載されたことである。図２を参照すれば、基板１０上に第１の絶縁膜５を形成し、その上に第１の導電層パターン２０を形成する。第１の導電層パターン２０上に第２の絶縁膜７を積層し、第２の導電層パターン１０を形成し、第１の導電層パターン２０と第２の導電層パターン１０は、コンタクトホール３に連結されてインダクターを構成する。従って、導電層の厚さが増加される効果が発生するため導電層の抵抗は減る。そして、コンタクトホールを通じて連結されたリードワイヤリング２０Ａを形成して全体金属層数を減らした効果が発生する。ここで、参照番号１０Ａは図１で示したように第２の導電層パターン１０と連結されたリードワイヤリングを示す。

前述したように、導電層の抵抗は、インダクターの直流抵抗及び超高周波から発生する表面効果を考慮した交流抵抗の和を示したものである。図２に示されたインダクターは、導電層すなわち、金属層の厚さ増加による直流抵抗減少の効果は期待できるが、超高周波から発生する表面効果についての改善は期待できない。

従って、インダクターに使用される金属の厚さを増加させて抵抗は減少させながら、超高周波から発生する表面効果を減少させてハイクォリティーファクターのインダクターを製造できる方法についての研究が必要である。
米国特許第６，０６２，１６１号明細書

本発明の技術的課題は、ハイクォリティーファクターを得ることができるインダクター及びそのインダクターを形成する方法を提供することである。

本発明の他の技術的課題は、既存の工程で使用されるインダクター上に新しい構造の金属パターンを追加してインダクターの表面積を広めることによって抵抗を減少させたインダクター及びそのインダクターを形成する方法を提供することである。

前述した技術的課題を達成するための本発明のインダクター形成方法は、基板上にインダクターパターンを形成し、そのインダクターパターンの表面積を増加させるために導電パターンを追加に形成する。基板からインダクターパターン上に絶縁膜を形成し、インダクターパターンが現れるように絶縁膜を除去してグルーブを形成する。そして、インダクターパターンが現れたグルーブの下部と絶縁膜の段差に沿ってコンフォーマルに導電パターンを形成する。この際、グルーブは複数形成できる。そして、インダクターパターンは、銅又はアルミニウムで形成され、導電パターンはアルミニウムで形成される。

この実施形態において、絶縁膜はインダクターパターンの一部が現れるように除去される。

この実施形態において、絶縁膜はインダクターパターンの全部が現れるように除去される。

この実施形態において、絶縁膜が除去されて形成されたグルーブの幅はインダクターパターンの幅より広い。

本発明の他の特徴によれば、基板上に絶縁膜を形成し、絶縁膜をパターニングしてインダクターが形成される領域を限定するグルーブを形成した後、グルーブの下部と絶縁膜の段差に沿ってコンフォーマルにインダクターのパターンを形成してインダクターを製造できる。絶縁膜に形成されたグルーブに沿ってインダクターパターンが形成されることによってインダクターパターンの表面積が増加できる。この際、グルーブが複数形成できる。

前述したように本発明によれば、インダクターとして使用される金属配線の表面積を増加させて高周波で表面効果による抵抗の増加を減らすことができる。また、金属配線の厚さが増加することによって直流抵抗が低まれてインダクターのクォリティーファクターが向上される効果がある。

以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。図面において、層及び領域の厚さは明確性を期するために誇張されたことである。また、層が他の層又は基板上にあると言及される場合にそれは他の層又は基板上に直接形成できるか、又はそれらの間に第３の層が介在されることもできる。図面上で同一な参照番号は同一な要素を示すものとする。

（第１の実施形態）
図３Ａ〜図３Ｄには、本発明の第１の実施形態によるインダクターの製造工程が示されている。

基板１００には、従来技術で説明したように絶縁層、金属層そして金属層を互いに連結するための導電物質に充填されたビアホールなどが含まれていることができる。そして、基板上には基板損失を減らすための接地用金属層などが形成されていることができる。また、示されないが、基板１００には基板上に形成されるインダクターと他の素子の連結のための導電ラインが形成できる。

基板１００上には、下部絶縁膜１０１が形成される。下部絶縁膜１０１は、ポリマー系列の膜をスピンオン（ｓｐｉｎ−ｏｎ）方式に塗布するか、或いは化学気相蒸着法を用いてメチル又はエチルを含有する低密度酸化膜で形成できる。例えば、下部絶縁膜１０１は、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＦＳＧ（Ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜で形成できる。

基板１００上に形成された下部絶縁膜１０１上には、インダクターパターン１０３が形成される。インダクターパターン１０３は、アルミニウム（Ａｌ）膜、タングステン（Ｗ）膜又は銅（Ｃｕ）膜でありうる。インダクターパターン１０３は、電気鍍金法（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）又は無電解鍍金法（ｅｌｅｃｔｒｏｌｅｓｓ ｐｌａｔｉｎｇ）を用いて形成できる。

特に、銅の場合、パターニングを用いてインダクターパターン１０３に形成することが易くない。従って、銅にインダクターパターンを形成する場合には、下部絶縁膜１０１上に中間絶縁膜（図示せず）を形成し、中間絶縁膜をパターニングしてインダクターパターンが形成される席を限定した後、銅を充填して入れ、化学的機械的研磨（ＣＭＰ）を通じてインダクターパターンを形成する。そして示されないが、下部金属配線層１０３上には拡散防止膜及び／又は反射防止膜がさらに形成できる。拡散防止膜は、一般にＴｉＮ膜、Ｔｉ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜などに形成でき、約５Å〜１０００Å厚さに形成される。反射防止膜は、ＰＥＯＳ（ｐｕｒｅ ｐｏｌｙ ｅｔｈｙｌｅｎｅ ｏｘｉｄｅ）などに形成でき、約５００Å〜１０００Å厚さに形成される。

下部絶縁膜１０１とインダクターパターン１０３上には、図３Ｂのように上部絶縁膜１０５が約６５００Å〜１００００Å厚さに形成される。上部絶縁膜１０５は、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＦＳＧ（Ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＴＥＯＳ（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などで形成できる。上部絶縁膜１０５は、一つ又はその以上の絶縁膜が積層されて形成されることもできる。例えば、上部絶縁膜１０５は、約６５００Å厚さのＦＳＧ膜と約２５００Å厚さのＰＴＥＯＳ膜が積層されて成されることができる。

図３Ｃを参照すれば、上部絶縁膜１０５を除去してインダクターパターン１０３が現れるように、フォト工程後乾式エッチング工程を行う。この結果、インダクターパターン１０３が現れながら上部絶縁膜１０５に含まれたグルーブ１２１が形成される。この際、グルーブ１２１は、基板上に形成されたインダクターパターン１０３に沿って長く形成される。以後図３Ｄに示されたように上部絶縁膜１０５と現れたインダクターパターン１０３上にコンフォーマル（ｃｏｎｆｏｒｍａｌ）に導電パターン１０７を形成する。導電パターン１０７は、例えばアルミニウムなどの金属に形成できる。そして、導電パターン１０７の厚さはインダクターパターン１０３の厚さより厚く形成されることが好ましい。

本発明によれば、図３Ｄ及び図４のように導電パターン１０７がグルーブ１２３を含みながら形成されて図１に示された従来のインダクターのように平らな構造よりインダクターパターンの表面積が増加される。表面積をより増加させるためには上部絶縁膜１０５上に離隔され、それぞれインダクターパターン１０３を露出させる複数のグルーブを形成できる。この際には、インダクターパターン１０３上に複数の凸凹構造を有するグルーブが形成される。本発明によれば、インダクターパターン１０３上に導電パターン１０７がさらに形成されることによってインダクターの厚さが実質的に厚くなる効果も発生される。

（第２の実施形態）
図５Ａ〜図５Ｂは、本発明の第２の実施形態によるインダクター形成方法を説明するために示した断面図である。

基板１００上に形成された下部絶縁膜１０１上にインダクターパターン１０３が形成され、その上に上部絶縁膜１０５が形成されることは第１の実施形態と同一である。図５Ａを参照すれば、上部絶縁膜１０５はインダクターパターン１０３の幅Ｌ１より広い幅Ｌ２ほど除去されてインダクターパターン１０３を十分に露出させるグルーブ１２１を形成する。この際、上部絶縁膜に含まれるグルーブ１２１は、第１の実施形態で言及したようにインダクターパターン１０３に沿って長く形成される。従って、インダクターパターン１０３の全体と下部絶縁膜１０３の一部が露出される。以後図５Ｂに示されたように除去されず残っている上部絶縁膜１０５の上部と露出されたインダクターパターン１０３及び下部絶縁膜１０の段差に沿って導電パターン１０７をコンフォーマルに形成する。従って、導電パターン１０７上にもやはりグルーブ１２３が形成される。導電パターン１０７は、インダクターパターン１０３より厚く形成されることが好ましい。導電パターン１０７は、インダクターパターン１０３と連結されてインダクターパターン１０３の表面積を拡張させ、インダクターの厚さが実質的に厚くなる効果を奏する。

（第３の実施形態）
図６Ａ〜図６Ｃは、本発明の第３の実施形態によるインダクター形成方法を説明するために示した断面図である。

基板１００上に下部絶縁膜１０１が形成される。第１の実施形態で言及したように基板１００には、基板上に形成されるインダクターを他の素子と連結するための導電ラインが形成されている。下部絶縁膜１０１上には上部絶縁膜１０５が形成される。下部絶縁膜１０１及び上部絶縁膜１０５の厚さ及びこれを成す物質は第１の実施形態で説明したことと同一である。上部絶縁膜１０５をパターニングしてインダクターパターン１０３が形成される領域を限定するグルーブ１２１を形成する。そして、その上にインダクターパターン１０３をコンフォーマルに形成する。図面には、絶縁膜に含まれたグルーブ１２１が一つが形成されているが、表面積をさらに広めるために複数のグルーブが形成されることもできる。本実施形態によれば、絶縁膜をパターニングして形成されたグルーブと絶縁膜上にインダクターパターン１０３を形成することによって図１に示された従来のインダクターに比べて表面積が増加される効果を奏する。

（実験例）
実際インダクターとして使用される金属配線の厚さの増加によってクォリティーファクターの増加量を調べるためにＨＦＳＳ（Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｓｔｒｕｃｔｕｒｅ Ｓｉｍｕｌａｔｏｒ）というシミュレーションツールを用いて分析して見た。インダクターの形態は、オクタゴナルインダクターを使用し、サイズは全ての厚さで同一な一つのサイズに固定した。金属配線層の厚さは、インダクターパターンのみ形成された場合を上程した８０００Å、導電パターンのみ形成された場合を上程した２マイクロメートル、そしてインダクターパターンと導電パターンが全て形成された場合を上程した２．８マイクロメートルの三つに分けてそれぞれ実験をした。パターンを形成する材料はアルミニウムを使用した。

前述したような実験結果、図７のようにインダクターパターンの厚さ変化によるクォリティーファクター値を得ることができた。図７を参照してクォリティーファクターの最大値を確認していたが、インダクターパターンの厚さが８０００Åの場合は６、インダクターパターンの厚さが２マイクロメートルである場合は９．７、そしてインダクターパターンの厚さが２．８マイクロメートルである場合は１１．４であった。すなわち、２マイクロメートル厚さの導電パターンをインダクターパターン上に形成した場合には、インダクターパターンのみを形成した場合に比べてクォリティーファクターが６２％増加し、導電パターンのみ形成した場合に比べてインダクターパターン上に導電パターンをさらに形成した場合には、クォリティーファクターが１８％増加する結果を得た。すなわち、インダクターパターンの厚さが増加することによってクォリティーファクターは増加する結果を得ることができた。こうした結果は、金属配線層の厚さ増加による効果のみを実験したことであり、本発明でのようにグルーブを形成することに従う表面積の増加による効果まで考慮すれば、実際クォリティーファクターはさらに上昇することである。

すなわち、本発明によれば、インダクターとして使用される金属配線層の厚さが厚くなることによって直流抵抗が減少し、金属配線層の表面積が広まれることによって高周波数から発生する表面効果が減少されてハイクォリティーファクターのインダクターを得ることができる。

また、示さないが、前述した金属配線層及びインダクター上に形成された金属配線層はパワーを伝達するためのパワーラインとして使用することも可能である。金属配線層の表面積が広まれることによって抵抗が減少してパワー伝達時生ずる損失も減少できるためである。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から外れない限度内で色々の変形が可能なことは勿論である。従って、本発明の範囲は前述した実施形態に限定されるべきでなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なことによって決められるべきである。

高周波集積回路で使用される一般的なインダクターの立体的構造とその等価回路を示した図面である。 従来の方法によって形成されたインダクターの断面図である。 本発明の第１の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第１の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第１の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第１の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第１の実施形態によって形成されたインダクターの斜視図である。 本発明の第２の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第２の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第３の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第３の実施形態によるインダクター形成方法を説明するために示した断面図である。 本発明の第３の実施形態によるインダクター形成方法を説明するために示した断面図である。 インダクターパターンの厚さ変化によるクォリティーファクターの変化を示した図面である。

符号の説明

１００：基板
１０１：下部絶縁膜
１０３：インダクターパターン
１０５：上部絶縁膜
１０７：導電パターン

Claims (11)

1. 基板上にインダクターパターンを形成し、
   前記インダクターパターンが形成された前記基板上に絶縁膜を形成し、
   前記絶縁膜をパターニングして前記インダクターパターンを露出しかつ該インダクターパターンの長さ方向に沿うようにグルーブを形成し、
   前記グルーブの内部及び前記絶縁膜上にコンフォーマルな導電膜パターンを形成することを含み、
   前記パターニングにより前記絶縁膜がインダクターパターンの幅よりも広い幅で除去され、かつ該インダクターパターンの両側に前記グルーブが形成されることを特徴とするインダクター形成方法。
2. 前記インダクターパターンは、銅又はアルミニウムで形成されることを特徴とする請求項１に記載のインダクター製造方法。
3. 前記導電パターンは、アルミニウムで形成されることを特徴とする請求項１に記載のインダクター製造方法。
4. 前記導電パターンの厚さは、前記インダクターパターンの厚さより厚く形成されることを特徴とする請求項１に記載のインダクター製造方法。
5. 前記導電パターンは、アルミニウムで形成され、前記インダクターパターンは銅又はアルミニウムで形成されることを特徴とする請求項４に記載のインダクター製造方法。
6. 基板上に形成されたインダクターパターンと、
   前記インダクターパターンを覆うように前記基板上に形成され、前記インダクターパターンの長さ方向に沿って前記インダクターパターンを露出するグルーブを具備する絶縁膜と、前記グルーブの内部及び前記絶縁膜上に形成され、前記インダクターパターンに電気的に接続された導電膜パターンとを含み、
   前記絶縁膜がインダクターパターンの幅よりも広い幅で除去され、かつ該インダクターパターンの両側に前記グルーブが形成されることを特徴とするインダクター。
7. 前記インダクターパターンは、アルミニウム又は銅で形成されることを特徴とする請求項６に記載のインダクター。
8. 前記導電パターンは、アルミニウムで形成されることを特徴とする請求項６に記載のインダクター。
9. 前記導電パターンの厚さは、前記インダクターのパターンの厚さより厚く形成されることを特徴とする請求項６に記載のインダクター。
10. 前記導電パターンは、アルミニウムで形成され、前記インダクターパターンは銅又はアルミニウムで形成されることを特徴とする請求項９に記載のインダクター。
11. 前記導電パターンは、パワーラインとして使用されることを特徴とする請求項６に記載のインダクター。

Images