JP2010123831A - インダクタとその製造方法 - Google Patents

Abstract

【課題】インダクタ配線を２種類以上の組成の異なる金属により構成することにより、簡単な工程により精度よく再現性よく凹凸を設けることができて高周波領域で動作する時の表皮効果によるＱ値の減少を精度よく再現性よく抑制できるインダクタおよびそのインダクタの製造方法を提供する。
【解決手段】本発明のインダクタ１００は、半導体基板１０１と、この半導体基板１０１の上部に２種類以上の金属元素を含む金属層１１１１、１１１２が多層に積層された積層金属層からなるインダクタ配線１１１とを備え、このインダクタ配線１１１は、積層金属層を半導体基板１０１の上部に螺旋状で平面形状に配置され、積層金属層のうち隣接する少なくともいずれか２層の金属層１１１１、１１１２は積層方向に垂直な方向の幅が異なって配置されている。
【選択図】図１

Description

本発明は、高周波動作に適したインダクタとその製造方法に関する。

近年、携帯電話機などの通信機器の高機能化に伴い高周波回路が多用されており、低損失で動作するなどの高周波回路の高性能化が要求されている。このような高周波回路用のＬＳＩに搭載される重要な回路素子の１つにインダクタがあり、低損失で動作するインダクタが求められている。

以下、従来のインダクタについて図７（ａ）および図７（ｂ）を参照して説明する。図７は螺旋状のインダクタを示す概略構成図で、（ａ）は平面図、（ｂ）は（ａ）の７Ｂ−７Ｂ線から見た断面図を示している。

図７（ａ）に示すようにインダクタ２０は、インダクタ配線１１が螺旋状のコイル形状となった構造を有する。また、その外側の接続端子１１ａはヴィア１２内に設けられた導電性材料を介して下層配線１４に接続されている。また、内側の接続端子１１ｂはヴィア１３内に設けられた導電性材料を介して下層配線１５に接続されている。これらの下層配線１４、１５によりインダクタ２０は電気的に配線の引き出しがなされている。

また、図７（ｂ）に示すように、ＭＯＳトランジスタ、バイポーラトランジスタなどの能動素子（図示せず）を有する半導体基板１上には、ＬＳＩの多層配線層１０が形成され、多層配線層１０上には、絶縁層１６が設けられている。インダクタ２０は、そのインダクタ配線１１が絶縁層１６上に形成されており、インダクタ配線１１を幅方向に切断する断面形状は図７（ｂ）に示すように矩形形状に形成されている。

次に、図７（ａ）に示す螺旋状のインダクタ２０の特性について説明する。一般にインダクタ２０の特性を表す指標として、Ｑ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）が用いられている。このＱ値は電気的な損失の少なさを表す指標であり、インダクタンス値をインダクタ配線１１の抵抗値で割った値により決定され、次の（式１）の形に表される。

Ｑ＝ωＬ／Ｒ …… （式１）
（式１）において、ωは２πｆ、πは円周率、ｆは周波数、Ｌはインダクタンス値、Ｒはインダクタ配線の抵抗値である。

Ｑ値が大きいことは、回路の低損失化および低雑音低消費電力化に寄与することを示し、高周波信号を扱う携帯電話や無線通信などではＱ値が大きいことが要望されている。

ところで、Ｑ値を向上させるためには（式１）からわかるように抵抗値Ｒを小さくする、すなわち抵抗値Ｒを低減する必要がある。

しかしながら、駆動周波数が高くなると、表皮効果によりインダクタ配線１１の表面１１ｃ近傍に電流が集中する。図７（ｂ）のインダクタ配線１１のように断面形状が矩形形状であれば、インダクタ配線１１の表面１１ｃは上面、下面および両側面のそれぞれの表面からなる。その結果、高周波動作時には、インダクタ配線１１の断面形状の矩形形状全体ではなく表面１１ｃの近傍に電流が集中し、電流が流れる断面積が実質的に減少するので抵抗成分が大きくなってしまい、Ｑ値が減少してしまうという課題が生じてしまう。

このような課題を解決するには、インダクタ配線１１の表面積を大きくして実質的に電流の流れる断面積を大きくすることが高周波動作時に抵抗成分を増大させず効果的である。このようにインダクタ配線１１の表面積を大きくするために、インダクタ配線１１の側壁に凹凸を設ける方法が、例えば特許文献１に記載されている。
特開平８−２８８４６３号公報

しかしながら、上記で説明した従来技術においては凹凸を設ける製造方法が簡単ではなく、凹凸形状を精度よく再現性よく形成することが難しいという課題があり、さらに高周波領域ではインダクタの表皮効果にばらつきが生じてＱ値の減少を精度よく再現性よく制御することが難しいという課題があった。

本発明は上記課題を解決するもので、インダクタ配線を２種類以上の組成の異なる金属により構成することにより、簡単な工程により精度よく再現性よく凹凸を設けることができて高周波領域で動作する時の表皮効果によるＱ値の減少を精度よく再現性よく抑制できるインダクタおよびそのインダクタの製造方法を提供することを目的とする。

上記目的を達成するために本発明のインダクタは、半導体基板と、この半導体基板の上部に２種類以上の金属元素を含む金属層が多層に積層された積層金属層からなるインダクタ配線とを備え、上記インダクタ配線は、上記積層金属層が上記半導体基板の上部に螺旋状で平面形状に配置され、上記積層金属層のうち隣接する少なくともいずれか２層の金属層は積層方向に垂直な方向の幅が異なって配置されている構成からなる。

このような構成とすることにより、簡単な工程により精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができる。したがって、この凹凸によりインダクタ配線の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを実現することができる。

また、隣接する少なくともいずれか２層の金属層は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっている構成としてもよい。

このような構成とすることにより、ドライエッチングなどの簡単な工程により精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを実現することができる。

また、本発明のインダクタ製造方法は、半導体基板の上部に２種類以上の金属元素を含む金属層を多層に積層して積層金属層を形成する積層工程と、積層金属層の上面に螺旋状で平面形状のレジストパターンを形成するレジスト工程と、レジストパターンをマスクとして積層金属層をエッチングするエッチング工程とを備え、積層金属層のうち隣接する少なくともいずれか２層の金属層の積層方向に垂直な方向の幅が異なって形成される方法からなる。

このような方法とすることにより、精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができる。したがって、この凹凸を設けることによりインダクタ配線の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、隣接する少なくともいずれか２層の金属層は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっている方法としてもよい。

このような方法とすることにより、ドライエッチングなどの簡単な工程により精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、エッチング工程は、少なくとも塩素系ガスを含む混合ガスによりドライエッチングを行う工程である方法としてもよい。

このような方法とすることにより、ドライエッチングを行う簡単な工程により精度よく再現性よく選択的にインダクタ配線の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、本発明のインダクタの製造方法は、半導体基板上に第１組成の第１金属層を成膜する第１の成膜工程と、第１組成の第１金属層を螺旋状にパターニングする第１のパターニング工程と、第１のパターニング工程ののちに第１組成の第１金属層を覆って絶縁層を形成する絶縁層形成工程と、第１組成の第１金属層のパターニング幅よりも小さい幅で第１組成の第１金属層に到達する溝を絶縁層を貫通して螺旋状に形成する溝形成工程と、螺旋状に形成された溝を埋め込み、溝と絶縁層との上を覆って第２組成の第１金属層を形成する埋め込み工程と、絶縁層上に形成された第２組成の第１金属層を除去するとともに溝の内部に埋め込まれた第２組成の第１金属層と絶縁層とを平坦化するＣＭＰ工程と、ＣＭＰ工程ののちに第２組成の第１金属層と絶縁層とを覆って第１組成の第２金属層を成膜する第２の成膜工程と、第１組成の第２金属層を第２組成の第１金属層の上部を覆って螺旋状に溝の幅より大きい幅でパターニングする第２のパターニング工程とを備え、第１組成の第１金属層、第２組成の第１金属層および第１組成の第２金属層を含む積層金属層のうち隣接する少なくともいずれか２層の金属層は積層方向に垂直な方向の幅が異なって形成される方法としてもよい。

このような方法とすることにより、精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができる。したがって、この凹凸を設けることによりインダクタ配線の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、第２のパターニング工程ののちに絶縁層形成工程、溝形成工程、埋め込み工程およびＣＭＰ工程により第１組成の第２金属層の上部に第２組成の第２金属層を螺旋状に形成したのち、第２の成膜工程および第２のパターニング工程により第２組成の第２金属層の上部に第１組成の第３金属層を螺旋状に形成する方法としてもよい。

このような方法とすることにより、精度よく再現性よくインダクタ配線の積層金属層の側壁に凹凸を連続して設けることができる。したがって、この凹凸を連続して設けることによりインダクタ配線の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、第１組成の第１金属層、第１組成の第２金属層および第１組成の第３金属層のうちの少なくともいずれかがアルミニウムを含む金属層で形成され、第２組成の第１金属層および第２組成の第２金属層のうちの少なくともいずれかが銅の金属層で形成される方法としてもよい。

このような方法とすることにより、ドライエッチングを行う簡単な工程により精度よく再現性よく選択的にインダクタ配線の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

本発明のインダクタおよびその製造方法によれば、精度よく再現性よくインダクタ配線の側壁に凹凸を設けることができるので、インダクタ配線の側壁の表面積を増加させることができる。よって、高周波動作時の表皮効果によるインダクタ配線の側壁表面近傍への電流集中が生じても、インダクタ配線の側壁の表面積が大きく電流集中による抵抗成分の増加を抑制することができるので、Ｑ値の減少を抑制することができる高周波特性のよいインダクタを実現することできる。

以下、本発明の実施の形態にかかるインダクタについて、図面を参照しながら説明する。なお、各実施の形態および各図面において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。また、図面は、理解しやすくするためにそれぞれの構成要素を主体に模式的に示している。

（実施の形態１）
図１は本発明の実施の形態１にかかるインダクタ１００を示す概略構成図で、（ａ）はインダクタ１００の平面形状を示す平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ線から見たインダクタ１００の断面図である。

図１（ａ）に示すようにインダクタ１００は、インダクタ配線１１１が螺旋状の巻き線からなるコイル形状となっている。インダクタ配線１１１は、螺旋状の巻き線の外側の一端において外側端子１１１ａを有しており、この外側端子１１１ａはヴィア１１２内に設けられた導電性材料からなるプラグ（図示せず）を介して下層配線１１４に接続している。同様に、螺旋状の巻き線の内側の一端においてインダクタ配線１１１は内側端子１１１ｂを有しており、この内側端子１１１ｂはヴィア１１３内に設けられた導電性材料からなるプラグ１１３ａを介して下層配線１１５に接続している。

また、図１（ｂ）に示すように、ＭＯＳトランジスタまたはバイポーラトランジスタの能動素子を有する半導体基板１０１上には、ＬＳＩの多層配線層１１０が形成されており、この多層配線層１１０上には絶縁層１１６が設けられている。

ここでインダクタ配線１１１は、例えばアルミニウム（Ａｌ）と銅（Ｃｕ）との２種類以上の金属元素を含む金属層が多層に積層された積層金属層から構成されている。すなわち、ここではＡｌ_０．９０Ｃｕ_０．１０金属層１１１１とＡｌ_０．９９Ｃｕ_０．０１金属層１１１２との多層構造になっている例が示されており、組成が異なるアルミニウムと銅とからなる隣接する２層が繰り返して積層されて積層金属層からなるインダクタ配線１１１が形成されていることが示されている。

図１（ｂ）に示すように、Ａｌ_０．９０Ｃｕ_０．１０金属層１１１１の断面における幅はＡｌ_０．９９Ｃｕ_０．０１金属層１１１２の断面における幅より大きくなっている。このように螺旋状のインダクタ配線１１１を構成する２つの金属層１１１１、１１１２の幅が異なることにより、インダクタ配線１１１の横断面側壁の形状は凹凸状となり表面積が大きくなっている。

なお、絶縁層１１６にはヴィア１１２、１１３がそれぞれ絶縁層１１６を貫通して設けられている。これにより、インダクタ配線１１１は、ヴィア１１２、１１３内に設けられた導電性材料からなるプラグ１１３ａなどを介してそれぞれ下層配線１１４、１１５に接続されている。

すなわち、上述したように本発明の実施の形態１にかかるインダクタ１００は、半導体基板１０１と、この半導体基板１０１の上部に２種類以上の金属元素を含む金属層１１１１、１１１２が多層に積層された積層金属層からなるインダクタ配線１１１とを備えている。そして、このインダクタ配線１１１は、積層金属層を半導体基板１０１の上部に螺旋状で平面形状に配置され、積層金属層のうち隣接する少なくともいずれか２層の金属層１１１１、１１１２は積層方向に垂直な方向の幅が異なって配置されている。

このような構成とすることにより、簡単な工程により精度よく再現性よくインダクタ配線１１１の側壁に凹凸を設けることができる。したがって、この凹凸によりインダクタ配線１１１の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を実現することができる。

また、隣接する少なくともいずれか２層の金属層、ここではＡｌ_０．９０Ｃｕ_０．１０金属層１１１１、Ａｌ_０．９９Ｃｕ_０．０１金属層１１１２は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっている構成としている。

このような構成とすることにより、ドライエッチングなどの簡単な工程により精度よく再現性よくインダクタ配線１１１の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を実現することができる。

以下、本実施の形態１にかかるインダクタ１００の製造方法について、図２を参照しながら説明する。

図２はインダクタ１００の製造方法についてのフローチャートを示す断面図で、（ａ）から（ｃ）は各工程の断面図を示している。

まず、図２（ａ）に示すように、ＭＯＳトランジスタまたはバイポーラトランジスタの能動素子を有する半導体基板１０１上に、ＬＳＩの多層配線層１１０、下層配線１１５、絶縁層１１６が順番に積層されている。そして、絶縁層１１６を貫通するヴィア１１３を下層配線１１５に到達するまで形成し、このヴィア１１３内に導電性材料からなるプラグ１１３ａを順に形成している。さらに絶縁層１１６上に、例えば２つの異なる組成のＡｌ_０．９０Ｃｕ_０．１０金属層１１１１とＡｌ_０．９９Ｃｕ_０．０１金属層１１１２とを交互に、例えばスパッタ法により形成して積層金属層とする。

次に、図２（ｂ）のように、Ａｌ_０．９０Ｃｕ_０．１０金属層１１１１とＡｌ_０．９９Ｃｕ_０．０１金属層１１１２との積層金属層上に、平面形状が螺旋状であるパターンのレジストパターン１１７を通常のフォトリソグラフィー工程によって形成する。

そして、レジストパターン１１７をマスクとして、少なくとも塩素系ガスを含む混合ガス、例えば三塩化ホウ素（ＢＣｌ_３）ガス、塩素（Ｃｌ_２）ガスを含む混合ガスによりドライエッチングを行うことにより積層金属層のエッチングを施す。ここで、塩素系ガスを含む混合ガスによるドライエッチングを施すことで、積層金属層の側壁に形成されるＡｌ塩化物とＣｕ塩化物との蒸気圧の違いによってエッチング速度が異なるのでサイドエッチ量が異なり、インダクタ配線１１１の側壁の凹凸形状が安定に再現性よく形成される。そしてドライエッチングが行われたのち、レジストパターン１１７を除去して、図２（ｃ）に示すような積層金属層の側壁が凹凸形状になり表面積が大きくなったインダクタ配線１１１が得られる。

このような方法とすることにより、ドライエッチングを行う簡単な工程により精度よく再現性よく選択的にインダクタ配線１１１の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を製造することができる。

すなわち、上述したように本発明の実施の形態１にかかるインダクタ１００の製造方法は、半導体基板１０１の上部に２種類以上の金属元素を含む金属層１１１１、１１１２を多層に積層して積層金属層を形成する積層工程と、積層金属層の上面に螺旋状で平面形状のレジストパターン１１７を形成するレジスト工程と、レジストパターン１１７をマスクとして積層金属層をエッチングするエッチング工程とを備えている。この積層金属層のうち隣接する少なくともいずれか２層の金属層１１１１、１１１２の積層方向に垂直な方向の幅が異なって形成される方法からなる。

このような方法とすることにより、精度よく再現性よくインダクタ配線１１１の側壁に凹凸を設けることができる。したがって、この凹凸を設けることによりインダクタ配線１１１の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を製造することができる。

また、隣接する少なくともいずれか２層の金属層１１１１、１１１２は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっている方法としている。

このような方法とすることにより、ドライエッチングなどの簡単な工程により精度よく再現性よくインダクタ配線１１１の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を製造することができる。

なお、本実施の形態１では、インダクタ配線１１１を組成比の異なる２種類のＡｌＣｕからなる金属層１１１１、１１１２を積層金属層としたが、３種類以上の金属層により積層金属層を構成してもよく３種類以上の金属層により積層金属層を形成する方法としてもよい。また、金属層はＡｌＣｕに限ることはなく、ＡｌＣｕＳｉを用いてもよくＴｉやＴｉＮなどをこれらの金属層に加えたものを用いてもよい。

（実施の形態２）
次に、本発明の実施の形態２にかかるインダクタ１００の製造方法について、図３から図５を参照しながら説明する。

図３は、本発明の実施の形態２にかかるインダクタ１００の製造方法のフローチャートを示す。図４および図５は同様にインダクタ１００の製造方法についての前半および後半のフローチャートを示す断面図で、各図の（ａ）および（ｂ）は各工程の断面図を示している。

図３に示すようにインダクタ１００の製造方法は、第１の成膜工程Ｓ１、第１のパターニング工程Ｓ２、絶縁層形成工程Ｓ３、溝形成工程Ｓ４、埋め込み工程Ｓ５、ＣＭＰ工程Ｓ６、第２の成膜工程Ｓ７および第２のパターニング工程Ｓ８とを備えた方法から構成される。

これらの工程の具体的な内容の一部は後述するが、第１の成膜工程Ｓ１は、半導体基板１０１上に第１組成の第１金属層１１１３を成膜する工程であり、第１のパターニング工程Ｓ２は、第１組成の第１金属層１１１３を螺旋状にパターニングする工程である。そして、絶縁層形成工程Ｓ３は、第１のパターニング工程Ｓ２ののちに第１組成の第１金属層１１１３を覆って絶縁層１１８が形成される工程であり、溝形成工程Ｓ４は、第１組成の第１金属層１１１３のパターニング幅よりも小さい幅で第１組成の第１金属層１１１３に到達する溝１１９が絶縁層１１８を貫通して螺旋状に形成される工程である。埋め込み工程Ｓ５は、螺旋状に形成された溝１１９を埋め込み、溝１１９と絶縁層１１８との上を覆って第２組成の第１金属層１１１４が形成される工程であり、ＣＭＰ工程Ｓ６は、絶縁層１１８上に形成された第２組成の第１金属層１１１４を除去するとともに溝１１９の内部に埋め込まれた第２組成の第１金属層１１１４と絶縁層１１８とを平坦化する工程である。そして、第２の成膜工程Ｓ７は、ＣＭＰ工程Ｓ６ののちに第２組成の第１金属層１１１４と絶縁層１１８とを覆って第１組成の第２金属層１１１５を成膜する工程であり、第２のパターニング工程Ｓ８は、第１組成の第２金属層１１１５を第２組成の第１金属層１１１４の上部を覆って螺旋状に溝１１９の幅より大きい幅でパターニングする工程である。

そして、インダクタ１００の製造方法は、上述のＳ１からＳ８の工程を備えるとともに、第１組成の第１金属層１１１３、第２組成の第１金属層１１１４および第１組成の第２金属層１１１５を含む積層金属層のうち隣接する少なくともいずれか２層の金属層は積層方向に垂直な方向の幅が異なって形成される方法としている。なお、２種類以上の金属元素は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、シリコン（Ｓｉ）などである。

このような方法とすることにより、精度よく再現性よくインダクタ配線１１１の側壁に凹凸を設けることができる。したがって、この凹凸を設けることによりインダクタ配線１１１の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタ１００を製造することができる。

次にこれらの工程の一部について具体的に説明する。

まず、図４（ａ）に示すように、ＭＯＳトランジスタまたはバイポーラトランジスタの能動素子を有する半導体基板１０１上に、ＬＳＩの多層配線層１１０、下層配線１１５、絶縁層１１６、およびヴィア１１３内に導電性材料からなるプラグ１１３ａを順に形成する。そして、絶縁層１１６上に、例えば２種類の金属元素からなるＡｌＣｕ膜をスパッタによって形成後、フォトリソグラフィーとＡｌＣｕ膜のドライエッチングによって平面形状が螺旋状である第１組成の第１金属層（ＡｌＣｕ層）１１１３が形成されている。

次に、図４（ｂ）に示すような、例えばＳＯＧなどの絶縁層１１８を形成し、第１組成の第１金属層（ＡｌＣｕ層）１１１３の上部に位置する絶縁層１１８に、フォトリソグラフィーと絶縁層１１８のドライエッチングによって第１組成の第１金属層（ＡｌＣｕ層）１１１３のパターニング幅より小さい幅で平面形状が螺旋状の溝１１９を有する絶縁層１１８が形成されている。

次に、メッキ電極となる、例えば窒化タンタル（ＴａＮ）などで形成されるシード層をスパッタし、さらにシード層を電極としてＣｕをメッキすることにより、溝１１９内にＣｕを埋め込む。そののち、ＣＭＰ（化学的機械的研磨）により、絶縁層１１８上のＣｕを除去して絶縁層１１８を露出させるとともに、絶縁層１１８の上面１２０と溝１１９にＣｕにより埋め込まれた第２組成の第１金属層１１１４の上面を平坦化して、図５（ａ）に示す断面形状を得ている。

そして、絶縁層１１８の上面１２０および第２組成の第１金属層１１１４の上面にＡｌＣｕ膜をスパッタによって形成する。そののちに、フォトリソグラフィーとＡｌＣｕ膜のドライエッチングによって、図５（ｂ）に示すような平面形状が螺旋状である第１組成の第２金属層（ＡｌＣｕ層）１１１５を形成する。このとき、Ｃｕからなる第２組成の第１金属層１１１４の幅より、第１組成の第２金属層（ＡｌＣｕ層）１１１５の幅が大きくなるように形成している。

以上のようにして、第１組成の第１金属層（ＡｌＣｕ層）１１１３、Ｃｕからなる第２組成の第１金属層１１１４および第１組成の第２金属層（ＡｌＣｕ層）１１１５の３層構造からなるインダクタ配線１１１が形成され、インダクタ配線１１１の側壁は凹凸形状に形成されている。

なお、本実施の形態２では、インダクタ配線１１１の材料を、例えばＡｌＣｕ、Ｃｕとしたが、ＡｌＣｕのようにドライエッチングが可能な材料と、ＣｕのようにＣＭＰが可能な材料であれば、ＡｌＣｕ、Ｃｕの材料に限られることはない。また、本実施の形態２では、第１組成の第１金属層（ＡｌＣｕ層）１１１３、Ｃｕからなる第２組成の第１金属層１１１４、第１組成の第２金属層（ＡｌＣｕ層）１１１５からなる３層構造としたが、上述の工程をさらに繰り返して４層以上として凹凸形状を拡張してさらにインダクタ配線１１１の表面積を大きくしてもよい。

すなわち、第２のパターニング工程Ｓ８ののちに絶縁層形成工程Ｓ３、溝形成工程Ｓ４、埋め込み工程Ｓ５およびＣＭＰ工程Ｓ６により第１組成の第２金属層の上部に第２組成の第２金属層を螺旋状に形成したのち、第２の成膜工程Ｓ７および第２のパターニング工程Ｓ８により第２組成の第２金属層の上部に第１組成の第３金属層を螺旋状に形成する方法としてもよい。このようにインダクタ配線１１１を構成する積層金属層を４層や５層あるいはそれ以上の多層構造として凹凸形状を拡張してさらにインダクタ配線１１１の表面積を大きくしてもよい。

このような方法とすることにより、精度よく再現性よくインダクタ配線１１１の積層金属層の側壁に凹凸を連続して設けることができる。したがって、この凹凸を連続して設けることによりインダクタ配線１１１の側壁の表面積を大きくすることができ、動作周波数が高周波領域で動作する時の表皮効果による抵抗成分の増加を抑制することができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

また、第１組成の第１金属層１１１３、第１組成の第２金属層１１１５および第１組成の第３金属層のうちの少なくともいずれかがアルミニウムを含む金属層で形成され、第２組成の第１金属層１１１４および第２組成の第２金属層のうちの少なくともいずれかが銅の金属層で形成された方法としてもよい。

このような方法とすることにより、ドライエッチングとＣＭＰを行う簡単な工程により精度よく再現性よく選択的にインダクタ配線の側壁に凹凸を設けることができるので、Ｑ値の減少を精度よく再現性よく抑制することができる高周波特性のよいインダクタを製造することができる。

図６はインダクタ配線１１、１１１の断面図で、（ａ）は従来の技術により構成されたインダクタ配線１１の断面図、（ｂ）は本発明の実施の形態１または２により作製されたインダクタ配線１１１の断面図である。

図６（ａ）に示す従来の技術により構成されたインダクタ配線１１の断面形状が、幅３μｍ、高さ＝３μｍの場合と、図６（ｂ）に示す本発明の実施の形態により作製されたインダクタ配線１１１の断面形状が幅３μｍ、高さ１μｍの第１組成の第１金属層１１１１、１１１５および第１組成の第２金属層１１１１、１１１５と幅２μｍ、高さ１μｍの第２組成の第１金属層１１１２、１１１４と第２層の場合とで、６０ＧＨｚ動作時の配線抵抗を比較している。６０ＧＨｚの高周波で動作する場合には、図６（ａ）および図６（ｂ）に示すように表皮効果により高周波電流はインダクタ配線１１、１１１の表面近傍の領域１３０および領域１３１に集中する。したがって、図６（ａ）の従来構造に対して、図６（ｂ）のインダクタ配線１１１の側壁に凹凸のある本発明の実施の形態による構造では、配線抵抗が約１５％低減している。その結果、この配線抵抗の低減によりＱ値は約１８％向上している。

このように、本発明によると、高周波動作時の表皮効果によるインダクタ配線の抵抗の増加を抑制して損失を低減し、その結果Ｑ値の減少を抑制できる高周波特性のよいインダクタを実現することができる。

本発明のインダクタおよび本発明のインダクタの製造方法により製造されたインダクタは、高周波動作時の表皮効果によるインダクタ配線の側壁表面近傍への電流集中が生じても、インダクタ配線の側壁の表面積が大きく電流集中による抵抗成分の増加を抑制することができる。したがって、Ｑ値の減少を抑制することができる高周波特性のよいインダクタを実現することでき、通信機器などに用いられるＬＳＩなどの各種半導体装置に応用することができ有用である。

本発明の実施の形態１にかかるインダクタを示す概略構成図で、（ａ）はインダクタの平面形状を示す平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ線から見たインダクタの断面図 本発明の実施の形態１にかかるインダクタの製造方法についてのフローチャートを示す断面図で、（ａ）から（ｃ）は各工程の断面図 本発明の実施の形態２にかかるインダクタの製造方法のフローチャートを示す図 本発明の実施の形態２にかかるインダクタの製造方法についての前半のフローチャートを示す断面図で、（ａ）および（ｂ）は各工程の断面図 本発明の実施の形態２にかかるインダクタの製造方法についての後半のフローチャートを示す断面図で、（ａ）および（ｂ）は各工程の断面図 インダクタ配線の断面図で、（ａ）は従来の技術により構成されたインダクタ配線の断面図、（ｂ）は本発明の実施の形態１または２により作製されたインダクタ配線の断面図 従来の螺旋状のインダクタを示す概略構成図で、（ａ）は平面図、（ｂ）は（ａ）の７Ｂ−７Ｂ線から見た断面図

符号の説明

１００ インダクタ
１０１ 半導体基板
１１０ 多層配線層
１１１ インダクタ配線
１１１ａ 外側端子
１１１ｂ 内側端子
１１２，１１３ ヴィア
１１３ａ プラグ
１１４，１１５ 下層配線
１１６，１１８ 絶縁層
１１７ レジストパターン
１１９ 溝
１２０ 上面
１３０，１３１ 領域
１１１１ Ａｌ_０．９０Ｃｕ_０．１０金属層（金属層）
１１１２ Ａｌ_０．９９Ｃｕ_０．０１金属層（金属層）
１１１３ 第１組成の第１金属層（金属層）
１１１４ 第２組成の第１金属層（金属層）
１１１５ 第１組成の第２金属層（金属層）

Claims (8)

1. 半導体基板と、
   この半導体基板の上部に２種類以上の金属元素を含む金属層が多層に積層された積層金属層からなるインダクタ配線とを備え、
   前記インダクタ配線は、前記積層金属層が前記半導体基板の上部に螺旋状で平面形状に配置され、前記積層金属層のうち隣接する少なくともいずれか２層の金属層は積層方向に垂直な方向の幅が異なって配置されていることを特徴とするインダクタ。
2. 前記隣接する少なくともいずれか２層の金属層は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっていることを特徴とする請求項１に記載のインダクタ。
3. 半導体基板の上部に２種類以上の金属元素を含む金属層を多層に積層して積層金属層を形成する積層工程と、
   前記積層金属層の上面に螺旋状で平面形状のレジストパターンを形成するレジスト工程と、
   前記レジストパターンをマスクとして前記積層金属層をエッチングするエッチング工程とを備え、
   前記積層金属層のうち隣接する少なくともいずれか２層の金属層の積層方向に垂直な方向の幅が異なって形成されることを特徴とするインダクタの製造方法。
4. 前記隣接する少なくともいずれか２層の金属層は、金属元素のうち少なくともアルミニウムおよび銅を含み、アルミニウムおよび銅のうち少なくともいずれかの組成が異なっていることを特徴とする請求項３に記載のインダクタの製造方法。
5. 前記エッチング工程は、少なくとも塩素系ガスを含む混合ガスによりドライエッチングを行う工程であることを特徴とする請求項３または４に記載のインダクタの製造方法。
6. 半導体基板上に第１組成の第１金属層を成膜する第１の成膜工程と、
   前記第１組成の第１金属層を螺旋状にパターニングする第１のパターニング工程と、
   前記第１のパターニング工程ののちに前記第１組成の第１金属層を覆って絶縁層を形成する絶縁層形成工程と、
   前記第１組成の第１金属層のパターニング幅よりも小さい幅で前記第１組成の第１金属層に到達する溝を前記絶縁層を貫通して螺旋状に形成する溝形成工程と、
   螺旋状に形成された前記溝を埋め込み、前記溝と前記絶縁層との上を覆って第２組成の第１金属層を形成する埋め込み工程と、
   前記絶縁層上に形成された前記第２組成の第１金属層を除去するとともに前記溝の内部に埋め込まれた前記第２組成の第１金属層と前記絶縁層とを平坦化するＣＭＰ工程と、
   前記ＣＭＰ工程ののちに前記第２組成の第１金属層と前記絶縁層とを覆って第１組成の第２金属層を成膜する第２の成膜工程と、
   前記第１組成の第２金属層を前記第２組成の第１金属層の上部を覆って螺旋状に前記溝の幅より大きい幅でパターニングする第２のパターニング工程とを備え、
   前記第１組成の第１金属層、前記第２組成の第１金属層および前記第１組成の第２金属層を含む積層金属層のうち隣接する少なくともいずれか２層の金属層は積層方向に垂直な方向の幅が異なって形成されることを特徴とするインダクタの製造方法。
7. 前記第２のパターニング工程ののちに前記絶縁層形成工程、前記溝形成工程、前記埋め込み工程および前記ＣＭＰ工程により前記第１組成の第２金属層の上部に第２組成の第２金属層を螺旋状に形成したのち、前記第２の成膜工程および前記第２のパターニング工程により前記第２組成の第２金属層の上部に第１組成の第３金属層を螺旋状に形成することを特徴とする請求項６に記載のインダクタの製造方法。
8. 前記第１組成の第１金属層、前記第１組成の第２金属層および前記第１組成の第３金属層のうちの少なくともいずれかがアルミニウムを含む金属層で形成され、前記第２組成の第１金属層および前記第２組成の第２金属層のうちの少なくともいずれかが銅の金属層で形成されることを特徴とする請求項６または７に記載のインダクタの製造方法。

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