以下、図40〜図55を用いて、従来の高耐圧半導体装置の構造および動作について説明する。図40は、従来の高耐圧半導体装置の第1の例を示す部分断面図である。
図40を参照して、p型半導体基板1の主表面上にはn-層2が形成される。このn-層2とp型半導体基板1との境界部には、n+埋込拡散領域8が形成される。また、n-層2を深さ方向に貫通してp型半導体基板1の主表面に達するようにp拡散領域7が形成されている。n- 層2の表面には、pチャネルMOSトランジスタ14が形成されている。このpチャネルMOSトランジスタ14は、p-拡散領域5と、p+拡散領域3と、ゲート電極(制御電極)9とで構成される。
p+拡散領域3に隣接してn+拡散領域4が形成される。また、p+拡散領域3とn+拡散領域4とを取囲むようにn拡散領域4aが形成される。n+拡散領域4とp+拡散領域3との双方に接触するようにソース電極11が形成される。このソース電極11は、酸化膜10を介在してゲート電極9上およびp-拡散領域5上に延在する。p-拡散領域5の一方の端部と連なるようにp+拡散領域6が形成される。このp+拡散領域6表面上にはドレイン電極12が形成される。一方、p型半導体基板1の裏面上には、基板電極(裏面電極)13が形成されている。
次に、図41〜図43を用いて、図40に示される高耐圧半導体装置の動作について説明する。まず、図41および図42を用いて、オフ動作について説明する。図41と図42は、図40に示される高耐圧半導体装置のオフ動作時の空乏層の状態を段階的に示す図である。
まず図41および図42を参照して、ドレイン電極12と基板電極13の電位を0Vとし、ゲート電極9とソース電極11とに正電位(+Vcc)を印加する。それにより、主に、n-層2とp型半導体基板1との界面のpn接合部Bと、n-層2とp拡散領域7との界面のpn接合部Aと、n-層2とp-拡散領域5との界面のpn接合部Cから空乏層が伸びる。
このとき、pn接合部Aから伸びる空乏層は、pn接合部Bから伸びる空乏層の影響で通常より伸びやすくなる。そのため、pn接合部A近傍の電界は比較的小さい値に保たれる。この効果は、p型半導体基板1の濃度や、n-層2に含まれるn型の不純物濃度や、n-層2の厚みなどを最適化することによって実現され、一般にRESURF(REduced SURface Field )効果と呼ばれている。
一方、pn接合部Cから伸びる空乏層は、p- 拡散領域5が低濃度領域であるため、n-層2側に伸びると同時にp- 拡散領域5も空乏化する。p-拡散領域5の上にオーバーラップして形成されたゲート電極9とソース電極11は、2段フィールドプレートを形成している。それにより、p-拡散領域5の空乏化が促進され、pn接合部Cのゲート電極9近傍の電界が緩和される。
各要素の条件を最適化した場合、さらに高い正電位を印加することが可能となる。そして、最終的には、n+埋込拡散領域8とp型半導体基板1との間の接合によって耐圧が決定される。このとき、n-層2とp-拡散領域5とはほとんど空乏化されている。このようにしてオフ状態を保つことが可能となる。
次に、図43を用いて、オン動作について説明する。図43は、図40に示される従来の高耐圧半導体装置のオン状態を示す図である。図43を参照して、ゲート電極9の電位をソース電極11の電位に対して低下させる。それにより、ゲート電極9直下のn-層2の表面がp型に反転する。それにより、ホール電流が、図43において矢印で示されるように、p+拡散領域3からp-拡散領域5を通ってp+拡散領域6へと流れる。それにより、オン状態が実現される。このオン状態の際のデバイスの抵抗の大半はp-拡散領域5の抵抗値である。そのため、オン状態におけるデバイスの抵抗を低減するためには、p-拡散領域5の低抵抗化が効果的である。しかしながら、高耐圧を確保するためにはp-拡散領域5がオフ状態でほぼ空乏化する必要がある。したがって、p-拡散領域5に含まれるp型の不純物濃度には、自ずと上限値(最適値)が存在することとなる。
次に、図44〜図47を用いて、従来の高耐圧半導体装置の第2の例について説明する。図44は、この第2の例における従来の高耐圧半導体装置を示す部分断面図である。図44を参照して、図40に示される第1の例における高耐圧半導体装置と異なるのは、n+拡散領域15がp+拡散領域6内に形成されているか否かである。それ以外の構造に関しては図40に示される高耐圧半導体装置と同様である。
次に、図45〜図47を用いて、図44に示される高耐圧半導体装置の動作について説明する。図45および図46は、図44に示される高耐圧半導体装置のオフ動作時における空乏層の状態を段階的に示す図である。なお、オフ動作に関しては、図40に示される第1の例における高耐圧半導体装置の場合と同様であるため、説明は省略する。
次に、図47を用いて、この第2の例における高耐圧半導体装置のオン動作について説明する。図47は、この第2の例における高耐圧半導体装置のオン状態を示す図である。
図47を参照して、ゲート電極9の電位を、ソース電極11に対して低下させる。それにより、ゲート電極9直下のn-層2の表面がp型に反転する。それにより、ホール電流37bが、p+拡散領域3からp-拡散領域5を通ってp+拡散領域6へと流れる。これに応じてn+拡散領域15から電子電流37aがp-拡散領域5とn-層2内に流入する。それにより、電子とホールとの高蓄積状態が実現され、導電率変調が引き起こされる。その結果、オン状態が実現される。つまり、上記の第2の例における高耐圧半導体装置は、pチャネルIGBTとして動作することとなる。
なお、図48には、上記の第2の例における高耐圧半導体装置の全体構造を示す鳥瞰図が示されている。
次に、図49〜図52を用いて、従来の高耐圧半導体装置の第3の例について説明する。図49は、この第3の例における高耐圧半導体装置を示す部分断面図である。
図49を参照して、半導体基板16の表面上には埋込酸化膜17が形成されている。この埋込酸化膜17上にn-層2が形成される。また、n-層2の所定位置にトレンチ22が形成される。このトレンチ22の内表面上には、酸化膜18が形成される。酸化膜18内にはポリシリコン層19が埋め込まれる。それ以外の構造に関しては図40に示される第1の例における高耐圧半導体装置と同様である。
次に、図50〜図52を用いて、この第3の例における高耐圧半導体装置の動作について説明する。図50と図51は、この第3の例における高耐圧半導体装置のオフ動作時の空乏層の状態を段階的に示す図である。これらの図を参照して、上記の第1の例における高耐圧半導体装置の場合と同様に、ドレイン電極12と基板電極13の電位を0Vとし、ゲート電極9とソース電極11とに正電位(+V)を印加する。それにより、p-拡散領域5とn-層2の界面のpn接合部およびp+拡散領域6とn-層2の界面のpn接合部から主に空乏層が伸びる。
このとき、同時に、n-層2と埋込酸化膜17との界面からも空乏層が伸び始める。そして、このことが電界緩和に寄与する。その結果、前述のRESURF効果が得られる。なお、このRESURF効果については、たとえば、S. Merchant et al.“Realization of high breakdown voltage (>700V)in thin SOI devices ”Proc. of 3rd ISPSD, pp. 31−35,1991に記載されている。この第3の例における高耐圧半導体装置のオン動作について図52に示されているが、このオン動作に関しては上記の第1の例における高耐圧半導体装置と同様であるため説明は省略する。
次に、図53〜図55を用いて、従来の高耐圧半導体装置の第4の例について説明する。図53は、従来の高耐圧半導体装置の第4の例を示す部分断面図である。
図53を参照して、この第4の例ににける高耐圧半導体装置では、n-層2内にp+拡散領域3およびp拡散領域3aが形成され、このp+拡散領域3の表面にn+拡散領域4が形成されている。また、p+拡散領域3と間隔をあけてn+拡散領域15が形成されている。そして、n+拡散領域4とn-層2との間に位置するp拡散領域3a上に酸化膜10を介在してゲート電極9が形成される。また、p+拡散領域3とn+ 拡散領域4の双方の表面に接触してソース電極11が形成される。n+拡散領域15の表面と接触してドレイン電極12が形成される次に、図54および図55を用いて、この第4の例における高耐圧半導体装置の動作について説明する。図54は、この第4の例における高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。
図54を参照して、ソース電極11と、ゲート電極9と基板電極13の電位を0Vとし、ドレイン電極12に正電位(+Vcc)を印加する。それにより、空乏層は、主に、p拡散領域3aとn-層2の界面のpn接合部Aから伸びる。そして、同時に、n-層2と埋込酸化膜17の界面Bからも空乏層は伸びることになる。それにより、空乏層の伸びが助長され、空乏層がさらに広がる。つまり、RESURF効果が得られることになる。その結果、デバイスが高耐圧化される。
次に、オン動作について説明する。図55は、この第4の例における高耐圧半導体装置のオン状態を示す図である。図55を参照して、ソース電極11と基板電極13の電位を0Vとし、ゲート電極9の電位をソース電極11に対して上昇させ、ドレイン電極12に正電位(+Vcc)を印加する。それにより、ゲート電極9直下のp+拡散領域3の表面がn型に反転し、反転領域38が形成される。それにより、電子がn+拡散領域4から反転領域38を通ってn-層2およびn+拡散領域15に到達する。その結果、オン動作が実現されることとなる。
以下、図1〜図39を用いて、この発明の実施の形態について説明する。
(実施の形態1)
図1は、この発明の実施の形態1を示す部分断面図である。より具体的には、本発明をpチャネルMOSデバイスに適用した場合の実施の形態が示されている。図1を参照して、p型半導体基板1の主表面上にはn-層2が形成される。このn-層2を貫通してp型半導体基板1に到達するようにp拡散領域7が形成される。n-層2の表面にはpチャネルMOSトランジスタ14が形成される。このpチャネルMOSトランジスタ14は、p-拡散領域5と、p+拡散領域3と、ゲート電極9とを備える。ゲート電極9は、p-拡散領域5とp+拡散領域3との間に位置するn-層2の表面上に酸化膜10を介在して形成される。
p+拡散領域3と隣接してn+拡散領域4が形成される。また、p-拡散領域5の一方の端部と連なるようにp+拡散領域6が形成される。p+拡散領域6の表面と接触してドレイン電極12が形成され、p+拡散領域3の表面とn+拡散領域4の表面とに接触してソース電極11が形成される。ソース電極11は、図1に示されるように、ゲート電極9上とp-拡散領域5上とに延在する。
そして、p-拡散領域5内からn-層2に到達するようにp拡散領域20が形成される。この図1に示される高耐圧半導体装置の全体構成は、図48に示される従来の高耐圧半導体装置とほぼ同様であるため、p拡散領域20は、リング状の平面構造を有することとなる。
ここで、p拡散領域20についてより詳しく説明する。p拡散領域20に含まれるp型の不純物濃度(本明細書において、「不純物濃度」とは、不純物のピーク濃度を意味する)は、p-拡散領域5に含まれるp型の不純物濃度の10〜100倍程度以上であることが好ましい。また、p拡散領域20は、p-拡散領域5の長手方向に互いに間隔をあけられて複数個設けられることが好ましい。このように、p拡散領域20がp-拡散領域5内に間隔をあけて複数設けられることにより、高耐圧半導体装置のオフ動作時における空乏層の水平方向への伸びが促進される。
図2には、実施の形態1における高耐圧半導体装置のオフ動作時の空乏層の状態が示されている。この図2において、21が空乏層端を示している。図2を参照して、基板電極13とドレイン電極12の電位を0Vとし、ゲート電極9とソース電極11とに正電位(+V)を印加する。それにより、pn接合部A,BおよびCから空乏層が伸びる。
そして、特に、n-層2の表面付近では、リング状のp拡散領域20の存在によって、水平方向への空乏層の伸びが促進される。そして、p+ 拡散領域6とp拡散領域20の一部に未空乏化領域30を残すものの空乏層はn-層2内で十分に広がる。それにより、空乏層内の電界強度が緩和され、RESURF効果と同様の効果が得られる。なお、リング状のp拡散領域20に相当する構造は、Floating Field Ringsと呼ばれ、空乏層の伸びを促進する効果を有する。このことに関しては、たとえば、B. J. Balign“Modern Power Devices”1987, pp.92-99に解説されている。
次に、図3を用いて、図1に示される実施の形態1における高耐圧半導体装置のオン動作について説明する。図3(a)は、図1に示される高耐圧半導体装置のオン動作時の状態を示す図である。図3(b)は、従来の高耐圧半導体装置のオン動作時の状態を示す図である。
まず図3(a)を参照して、高耐圧半導体装置のオン状態は、ドレイン電極12と基板電極(図示せず)の電位を0Vとし、ソース電極11に正電位(+Vcc)を印加し、ゲート電極9の電位をソース電極11に対して低下させることによって実現される。そして、ゲート電極9直下のn-層2の表面がp型に反転し、ソース電極11からドレイン電極12へと電流が流れることとなる。
ここで、p- 拡散領域5の抵抗成分をRA1,RA2…RAmとし、p拡散領域20の抵抗成分をRB1,RB2…RBnとし、ゲート電極9直下におけるチャネル領域の抵抗成分をRchとする。一方、図3(b)に示されるように、従来例におけるp拡散領域20に対応する位置におけるp- 拡散領域5の抵抗成分をRC1,RC2…RCnとする。
そして、実施の形態1におけるp-拡散領域5とp拡散領域20との総抵抗をRtot(N)とし、従来例におけるp-拡散領域5の総抵抗をRtot(O)とすると、各々次のように表わされる。
そして、Rtot(O)−Rtot(N)の値は、次のように表わされる。
ここで、p拡散領域20に含まれるp型の不純物濃度は、前述のように、p-拡散領域5に含まれるp型の不純物濃度よりも高いので、RBi>RCiの関係が成り立つ。
それにより、次のような関係式が得られる。
以上のことより、p拡散領域20を設けることにより、オン動作時における高耐圧半導体装置の抵抗値の低減が可能となる。
上記の内容に鑑み、p-拡散領域5の全体にわたって一様に高濃度化を図ることにより、オン動作時における高耐圧半導体装置の抵抗値の低減がより一層効果的に行なえるものと考えられる。そこで、本願の発明者は、p-拡散領域5の全体にわたって一様に高濃度化を図る手法について検討を行なった。その結果について以下に説明する。
図4は、p-拡散領域5の表面濃度に対する高耐圧半導体装置の耐圧の変化について計算機シミュレーションを行なった結果を示す図である。p型半導体基板1に相当する条件を制御して、p-拡散領域5がない状態で各々450V,600Vの耐圧を有する2つのモデルについて検証した。図4に示されるように、いずれも表面濃度の増加に伴って耐圧が低下する傾向を示している。そして、1E17cm-3の濃度に達した状態では、初期の設計条件とは無関係にいずれも約150V前後まで耐圧が低下しているのがわかる。
ここで、上記の内容を考慮し、p-拡散領域5を一様に高濃度化した場合と、この実施の形態1のようにp拡散領域20を設けた場合とを比較検討してみる。図5(a)〜(c)は、一様に高濃度化されたp拡散領域24を有する高耐圧半導体装置に、正電位(+V1<+V2<+V3)を順次印加した際の空乏層の状態を示す断面図である。図6は、実施の形態1における高耐圧半導体装置に上記の正電位+V1,+V2,+V3を順次印加した場合の空乏層の状態を示す図である。
まず図5(a)を参照して、正電位+V1を印加することにより、pn接合部A,B,Cから空乏層が伸び始める。そして、さらに高電位を印加することにより、図5(b)や図5(c)に示されるように空乏層はソース電極11に向かって伸びる。しかしながら、p拡散領域24は一様に高濃度であるので、ソース電極11に近づくに従って徐々に空乏層の伸びの程度は低下する。そして、図5(c)に示されるように、電解集中点32が発生し、アバランシェ破壊が引起こされる。
一方、本発明の実施の形態1における高耐圧半導体装置では、図6(a)〜(c)に順次示されるように、高電圧を順次印加するに従って空乏層はソース電極11に向かって滑らかに広がっていく。それは、p- 拡散領域5がp拡散領域20間に存在するからである。図6(b)および(c)に示されるように、空乏層が伸びる際にはp拡散領域20内に未空乏化領域30が残余するが、p拡散領域20に隣接する位置にp-拡散領域5が存在するため、空乏層の伸びは促進される。つまり、p-拡散領域5がp拡散領域20の間に存在することにより、p-拡散領域5が完全に空乏化しながら空乏層の伸びが継続することとなる。それにより、空乏層を十分に拡張させることができ、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。
以上のことより、この実施の形態1における高耐圧半導体装置では、オフ動作時における高耐圧半導体装置の耐圧を低下させることなく、オン動作時における高耐圧半導体装置の抵抗値を低減させることが可能となる。
(実施の形態2)
次に、図7および図8を用いて、この発明の実施の形態2について説明する。図7は、この発明の実施の形態2における高耐圧半導体装置を示す部分断面図である。
図7を参照して、図1に示される高耐圧半導体装置と異なるのは、n+埋込拡散領域8が形成されているか否かである。それ以外の構成に関しては、図1に示される高耐圧半導体装置と同様である。
上記のように、n+埋込拡散領域8を設けることにより、次のような効果が得られる。図8は、図7に示される高耐圧半導体装置のオフ動作時の空乏層の状態を示す図である。上記のようにn+埋込拡散領域8を設けることにより、図8に示されるように、n+埋込拡散領域8とp+拡散領域3との間に位置するn-層2内に空乏層が広がるのを阻止することが可能となる。それにより、空乏層は、n+埋込拡散領域8下に位置するp型半導体基板1内に広がることとなる。このとき、p型半導体基板1は低濃度でかつ厚みが大きいため、空乏層を十分に伸ばすことが可能となる。それにより、オフ動作時における高耐圧半導体装置の耐圧をさらに向上させることが可能となる。
(実施の形態3)
次に、図9および図10を用いて、この発明の実施の形態3について説明する。図9は、この発明の実施の形態3における高耐圧半導体装置を示す部分断面図である。
図9を参照して、この実施の形態3における高耐圧半導体装置では、半導体基板16の表面上に埋込酸化膜17が形成され、この埋込酸化膜17表面上にn-層2が形成される。つまり、SOI(Semiconductor On Insulator)構造を有する高耐圧半導体装置が示されることになる。そして、n-層2を貫通するようにトレンチ22が設けられ、このトレンチ22内に酸化膜18とポリシリコン層19とが埋込まれる。それ以外の構造に関しては図1に示される実施の形態1における高耐圧半導体装置と同様である。
図10には、この実施の形態3における高耐圧半導体装置のオフ動作時における空乏層の状態が示されている。図10に示されるように、空乏層は、未空乏化領域30を残しながら十分にn-層2内で広がっている。この場合も、p拡散領域20とp-拡散領域5の存在により、空乏層の水平方向の伸びが促進される。それにより、RESURF効果が有効に発現し、オフ動作時における耐圧が向上される。なお、オン動作に関しても実施の形態1の場合と同等の効果が得られる。
(実施の形態4)
次に、図11〜図13を用いて、実施の形態4について説明する。図11は、この発明の実施の形態4における高耐圧半導体装置を示す部分断面斜視図である。
図11を参照して、p-拡散領域5に含まれるp型の不純物濃度以上の濃度のp型の不純物を含むp拡散領域23が形成され、このp拡散領域23の表面にn-拡散領域2aが設けられる。また、p+拡散領域6の表面にはn+拡散領域15が形成される。それ以外の構造に関しては図1に示される高耐圧半導体装置とほぼ同様である。
上記のように、p拡散領域23の表面にn-拡散領域2aが設けられることにより、オン動作時に、電子の注入によってモジュレーションが引起こされる領域がp拡散領域23の上下に形成される。それにより、モジュレーション効率を向上させることが可能となり、スイッチング動作速度を速めることが可能となる。
図12は、図11におけるXII−XII線に沿う断面の一部を示している。図12を参照して、p拡散領域23は、その側部に間隙31を有している。この間隙31を有することにより、p拡散領域23の上下のみならず左右にもモジュレーションが引起こされる領域を形成することが可能となる。それにより、さらにモジュレーション効率を向上させることが可能となる。なお、上記の間隙31により、n-拡散領域2aとn-層2とが接続される。
次に、図13を用いて、この実施の形態4における高耐圧半導体装置のオフ動作について説明する。図13は、実施の形態4における高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。
図13を参照して、前述の実施の形態1の場合と同様の電圧印加条件により所定の電圧を印加する。それにより、pn接合部A,B,C,Dから空乏層が伸び始める。そして、特に、pn接合部C,Dから伸びる空乏層は、図13において矢印25で示されるように、p拡散領域23の上下からこのp拡散領域23を挟み込むように成長する。それにより、p拡散領域23の空乏化を促進することができ、RESURF効果を有効に発現させることが可能となる。それにより、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。
また、上記のようにp拡散領域23の空乏化がより一段と促進されるので、p拡散領域23のp型の不純物濃度は、p-拡散領域5のp型の不純物濃度よりも高めることが可能となる。それにより、オン動作時における高耐圧半導体装置の抵抗値を低減することが可能となる。
(実施の形態5)
次に、図14および図15を用いて、この発明の実施の形態5について説明する。図14は、この発明の実施の形態5における高耐圧半導体装置を示す部分断面図である。より具体的には、本発明をIGBTに適用した場合の実施の形態が示されている。図14を参照して、この実施の形態5における高耐圧半導体装置と、図11に示される高耐圧半導体装置との相違は、n+埋込拡散領域8が形成されているか否かである。
このn+埋込拡散領域8を設けることにより、図15に示されるように、オフ動作時に空乏層をn+埋込拡散領域8下に位置するp型半導体基板1内に広げることが可能となる。それにより、前述の実施の形態2の場合と同様に、高耐圧半導体装置の耐圧をさらに向上させることが可能となる。
(実施の形態6)
次に、図16および図17を用いて、この発明の実施の形態6について説明する。図16は、この発明の実施の形態6における高耐圧半導体装置を示す部分断面図である。
図16を参照して、p型半導体基板16の表面上に埋込酸化膜17を介在してn-層2が形成されている。このn-層2を貫通するようにトレンチ22が設けられ、このトレンチ22内に酸化膜18とポリシリコン層19とが埋込まれている。それ以外の構造に関しては図11に示される高耐圧半導体装置と同様である。
この実施の形態6における高耐圧半導体装置の場合も、オフ動作時に、図17に示されるように、空乏層を十分にn-層2内で広げることが可能となる。それにより、前述の実施の形態4の場合と同様の効果が得られる。
(実施の形態7)
次に、図18〜図21を用いて、この発明の実施の形態7について説明する。図18は、この発明の実施の形態7における高耐圧半導体装置を示す断面図である。より具体的には、本発明をnチャネルMOSデバイスに適用した場合の実施の形態が示されている。
図18を参照して、半導体基板16の表面上には埋込酸化膜17が形成される。この埋込酸化膜17上にn-層2が形成される。このn-層2の表面にはnチャネルMOSトランジスタ14aが形成される。このnチャネルMOSトランジスタ14aは、n+拡散領域4と、ゲート電極9と、n-層2とで構成される。また、n-層2にはp拡散領域3aが形成される。
このp拡散領域3aと間隔をあけてn+拡散領域15aが形成される。このn+拡散領域15aの表面と接触してドレイン電極12が形成され、p拡散領域3aの表面とn+拡散領域4の表面とに接触してソース電極11が形成される。
n-層2を貫通して埋込酸化膜17に到達するようにトレンチ22が形成され、このトレンチ22内に酸化膜18とポリシリコン層19とが埋込まれる。そして、p拡散領域3aとn+拡散領域15aとの間に位置するn-層2の底部領域に、埋込酸化膜17に近接してp拡散領域26が形成される。
このp拡散領域26は、図18に示されるように、互いに間隔をあけて複数個設けられてもよいが、隣合うp拡散領域26同士がたとえばp型の低濃度領域などによって連結されるものであってもよい。また、p拡散領域26に含まれるp型不純物濃度は、p拡散領域3aに含まれるp型の不純物濃度と同じかそれ以上のものであってもよい。好ましくは、p拡散領域26に含まれるp型の不純物濃度は、p拡散領域3aに含まれるp型の不純物濃度の10から100倍程度である。
上記のようなp拡散領域26を形成することにより、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる理由について以下に説明する。図19は、この実施の形態7における高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。図19に示されるように、この実施の形態7における高耐圧半導体装置をオフ状態とするには、ソース電極11,ゲート電極9および基板電極13の電位を0Vとし、ドレイン電極12に正電位(+V)を印加する。それにより、pn接合部Aと界面Eから空乏層が伸び始める。
ここで、図19に示されるように、p拡散領域26がp拡散領域3aとn+拡散領域15aの間に位置するn-層2の底部に設けられることにより、このp拡散領域26は空乏層の水平方向の広がりを助長する機能を有することとなる。そして、このp拡散領域26がドレイン電極12直下に位置するn-層2の底部領域に向かって複数個設けられることにより、さらに空乏層の水平方向の伸びを助長する機能は優れたものとなる。
それにより、空乏層の水平方向への伸びが促進され、RESURF効果が有効に発現される。その結果、オフ動作時における高耐圧半導体装置の耐圧を向上させることが可能となる。また、p拡散領域26を設けることにより、耐圧決定に関連する各種のパラメータについて、ある一定の耐圧を維持し得る範囲を拡張することが可能となる。
図20は、n-層2の比抵抗に対する高耐圧半導体装置の耐圧の変化を示した図である。図20において、従来例の特性が実線で示されている。この図20に示されるように、n-層2の比抵抗の低下に伴ってわずかに増加の傾向を示した後、急速に耐圧が低下する傾向を示している。
この傾向は、たとえば、“SOI分離構造の高耐圧化”電子デバイス 半導体電力変換合同研究会 EDD-92-106 (SPC-92-72 )pp.1-6, 1992に説明されているように、空乏層の水平方向への伸びが抑制されたことによる電界集中が原因となっている。これに対し、p拡散領域26を設けることにより、図20内で点線に示されるような特性に移行する。すなわち、低比抵抗側で耐圧の維持できる領域が拡大されることになる。それにより、n-層2を従来より低比抵抗化して素子抵抗を低減させ、かつ高耐圧を維持することが可能となる。
図21は、埋込酸化膜厚に対する高耐圧半導体装置の耐圧の変化を示している。図21において実線は従来例の特性を示している。埋込酸化膜厚の増加に伴い耐圧は増加するが、埋込酸化膜厚がある値に達すると急激に耐圧が低下する傾向が示されている。この傾向は、図19における界面Eからn-層2中に伸びる空乏層の伸びが抑制されることが原因である。これに対し、p拡散領域26を形成することによって、図21中の点線に示すような特性に変化する。つまり、埋込酸化膜17の厚みがある値以上に大きくなった場合であっても、高耐圧を維持することが可能となる。それにより、n-層2の厚みや比抵抗に余裕を持たせて素子設計を行なうことが可能となり、素子の抵抗低減やスイッチングの高速化を考慮した素子の作製が容易となる。
(実施の形態8)
次に、図22および図23を用いて、この発明の実施の形態8について説明する。図22は、この発明の実施の形態8における高耐圧半導体装置を示す部分断面図である。図22を参照して、図18に示される高耐圧半導体装置と異なるのは、n+拡散領域15a直下に位置するn-層2の底部領域にn拡散領域23aが形成されている点である。それ以外の構造に関しては、図18に示される高耐圧半導体装置と同様である。
上記のように、n拡散領域23aを形成することによって、次のような効果が得られる。その効果について図23を用いて説明する。図23は、図22に示される高耐圧半導体装置のオフ動作時における空乏層の状態を示す図である。
図23を参照して、前述の実施の形態7の場合と同様の条件でオフ状態が実現される。図23に示されるように各電極に所定の電位が印加されることにより、pn接合部Aおよび界面Eから空乏層が伸び始める。そして、p拡散領域26の存在により空乏層の水平方向への伸びが促進される。それにより、RESURF効果が有効に発現する。
このとき、電解集中点32がn拡散領域23a内に位置する界面Eに来るように寸法などの各種パラメータを制御する。それにより、図21において一点鎖線で示されるような特性が得られる。これは、アバランシェ破壊電解強度が増加したことによる影響を反映しているものであり、たとえば安原などによる“トレンチ分離SOIパワーICのための高耐圧出力素子構造”電気学会研究会資料 EDD-92-68, pp. 69-74, 1992に説明されている。このような構造を採用することにより、実施の形態7の場合よりもさらに素子を高耐圧化することが可能となる。
(実施の形態9)
次に、図24および図25を用いて、この発明の実施の形態9について説明する。図24は、この発明の実施の形態9における高耐圧半導体装置を示す部分断面図である。
図24を参照して、この実施の形態9では、p拡散領域26が、埋込酸化膜17とn-層2との界面から離れて形成されている。それ以外の構造に関しては図18に示される高耐圧半導体装置の場合と同様である。
上記のようにp拡散領域26を形成した場合でも、上記の実施の形態7の場合と同様の効果が得られる。なお、図25には、図24に示されるこの実施の形態9における高耐圧半導体装置のオフ動作時における空乏層の状態が示されている。この図25に示されるように、空乏層を水平方向に十分に広げることが可能となり、RESURF効果を有効に発現させることが可能となる。
(実施の形態10)
次に、図26を用いて、この発明の実施の形態10について説明する。図26は、この発明の実施の形態10における高耐圧半導体装置を示す部分断面図である。より具体的には、本発明の思想をpチャネルESTに適用した場合の実施の形態が示されている。
図26を参照して、半導体基板16の表面上には埋込酸化膜17を介してn-層2が形成される。n-層2の表面にはp-拡散領域27が形成される。このp-拡散領域27の表面にはn拡散領域28a,28bとn+拡散領域39とが間隔をあけて設けられる。n拡散領域28aの表面にはn+拡散領域40,p+拡散領域29aがそれぞれ形成される。
n+拡散領域40とp+拡散領域29aとの双方に接触するようにソース電極11aが形成され、p+拡散領域29bと接触してソース電極11bが形成される。そして、n拡散領域28aとn拡散領域28bの間に位置するp-拡散領域27の表面上には、酸化膜10を介在してゲート電極9が形成される。また、n+拡散領域39の表面と接触してドレイン電極12が形成される。
このような構成において、n拡散領域28bとn+ 拡散領域39の間に位置するp-拡散領域27に、p+拡散領域33が設けられる。このp+拡散領域33に含まれるp型の不純物濃度は、好ましくは、p-拡散領域27に含まれるp型の不純物濃度の10から100倍程度以上である。また、このp+拡散領域33は、間隔をあけて複数個設けられることが好ましい。
それにより、前述の実施の形態1〜3の場合と同様に、オフ動作時における空乏層の水平方向の広がりを効果的に促進することが可能となる。また、p+拡散領域33がp-拡散領域27に比べて相対的に高濃度であるため、オン動作時における電流経路の抵抗をも低減することが可能となる。それにより、素子抵抗を低減することが可能となる。
(実施の形態11)
次に、図27を用いて、この発明の実施の形態11について説明する。図11は、この発明の実施の形態11における高耐圧半導体装置を示す断面図である。図27を参照して、この実施の形態11における高耐圧半導体装置と、図26に示される実施の形態10における高耐圧半導体装置との構造上の違いは、n+拡散領域41がp+拡散領域29bの代わりに形成されていることである。それ以外の構造に関しては上記の実施の形態10における高耐圧半導体装置と同様である。
つまり、この実施の形態11では、本発明の思想をpチャネルBRTに適用した場合の高耐圧半導体装置が示されていることになる。この場合も、上記の実施の形態10の場合と同様の効果が得られる。
次に、図28〜図32を用いて、p拡散領域20の変形例について説明する。
〈第1の変形例〉
まず図28を用いて、第1の変形例について説明する。図28は、p拡散領域20の第1の変形例を示す部分拡大断面図である。図28を参照して、p拡散領域20aとp-拡散領域5aとは交互に配置され、各々の拡散深さはほぼ等しいものとなっている。このような構造の場合も、図1に示される場合とほぼ同様の効果が得られる。
〈第2の変形例〉
次に、図29を用いて、第2の変形例について説明する。図29は、p拡散領域20の第2の変形例を示す部分拡大断面図である。
図29を参照して、p拡散領域20bの拡散深さは、p-拡散領域5bの拡散深さよりも浅くなるように形成されている。それにより、図1に示される場合よりもさらに空乏層の水平方向の広がりを促進することが可能となる。
〈第3の変形例〉
次に、図30を用いて、p拡散領域20の第3の変形例について説明する。図30は、p拡散領域20の第3の変形例を示す部分拡大断面図である。
図30を参照して、図1に示されるp拡散領域20の代わりに、n-層2の表面上に、p型の不純物が高濃度に導入されたポリシリコン層34を形成してもよい。このとき、n-層2の表面には間隔をあけてp-層5cが複数個形成され、隣合うp-拡散領域5cがポリシリコン層34によって電気的に接続される。このような構造によっても、図1に示される場合とほぼ同様の効果が得られる。本変形例の場合は、ポリシリコン層34の濃度を極めて高濃度とすることが可能となり、図1に示される実施の形態1の場合よりもさらにオン動作時における素子抵抗を低減することが可能となる。
〈第4の変形例〉
次に、図31を用いて、p拡散領域20の第4の変形例について説明する。図31は、p拡散領域20の第4の変形例を示す部分拡大断面図である。
図31を参照して、本変形例では、p-拡散領域5dの表面に間隔をあけてp拡散領域20cが複数個設けられている。このような構造の場合でも、図1に示される実施の形態1の場合と同様の効果が得られる。
〈第5の変形例〉
次に、図32を用いて、p拡散領域20の第5の変形例について説明する。図32は、p拡散領域20の第5の変形例を示す部分拡大断面図である。
図32を参照して、本変形例では、ポリシリコン層34aが、n-層2表面上に絶縁層35を介在して形成されている。そして、ポリシリコン層34aとp-拡散領域5eとの接触部を取囲むようにp+拡散領域36が形成されている。それ以外の構造に関しては上記の第3の変形例の場合と同様である。本変形例の場合も、上記の第3の変形例の場合とほぼ同様の効果が得られる。
次に、図33〜図39を用いて、図32におけるポリシリコン層34aとp-拡散領域5eの製造方法について説明する。
まず、図33〜図35を用いて、第1の製造方法について説明する。図33を参照して、n-層2の表面上に、CVD法などを用いて、シリコン酸化膜などからなる絶縁層35を堆積する。そして、この絶縁層35を所定形状にパターニングした後、この絶縁層35とn-層2の表面とを覆うように、CVD法などを用いて、p型の不純物の高濃度に導入されたポリシリコン層34aを形成する。
次に、図34を参照して、ポリシリコン層34aに熱処理などを施すことにより、ポリシリコン層34a内からn-層2の表面にp型の不純物を拡散させる。それにより、p-拡散領域5eを間隔をあけて形成する。
次に、図35に示されるように、ポリシリコン層34aを所定形状にパターニングする。以上の工程を経て、図32に示されるポリシリコン層34aおよびp-拡散領域5eが形成されることになる。
次に、図36〜図39を用いて、ポリシリコン層34aとp-拡散領域5eの第2の製造方法について説明する。まず図36を参照して、上記の第1の方法の場合と同様の工程を経て絶縁層35を形成した後、この絶縁層35をマスクとして用いて、n-層2の表面にボロンイオン(B+ )などのp型の不純物を選択的に注入する。そして、注入されたp型の不純物に拡散処理を施すことにより、図37に示されるように、p-拡散領域5eを間隔をあけて形成する。
次に、図38に示されるように、上記の第1の方法の場合と同様の工程を経てポリシリコン層34aを形成する。そして、このポリシリコン層34aに熱処理を施すことにより、図39に示されるように、p-拡散領域5eの表面にp+拡散領域36をそれぞれ形成する。以上の工程を経て、図32に示されるポリシリコン層34aとp-拡散領域5eとがそれぞれ形成されることになる。そして、その後、ゲート電極9や、p+拡散領域3,6や、酸化膜10や、ソース/ドレイン電極11,12などが形成される。
なお、上述の第1〜第5の変形例は、実施の形態1のみならず他のすべてのpチャネルデバイスに対して適用可能である。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。