JP4759819B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4759819B2 JP4759819B2 JP2001059523A JP2001059523A JP4759819B2 JP 4759819 B2 JP4759819 B2 JP 4759819B2 JP 2001059523 A JP2001059523 A JP 2001059523A JP 2001059523 A JP2001059523 A JP 2001059523A JP 4759819 B2 JP4759819 B2 JP 4759819B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- diffusion layer
- word line
- semiconductor substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）の製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。そのＤＲＡＭの構成の一例としては、ＤＲＡＭのメモリセルゲートを基板の上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用いるという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ領域の接合リークも厳しい状態に近づいている。このため、メガビット級のＤＲＡＭでの接合リークの抑制が困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。このままでは世代ごとにキャパシタ容量を増大させていくしか有効な手段が見当たらない。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。０．１μｍ以降の世代では、このコンタクト抵抗が数キロΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に匹敵してくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、ワード線とその脇に形成される拡散層の取り出しコンタクトとの層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出しコンタクトを形成することが必要になってしまう。
【０００７】
従来は、タングステンシリサイド（ＷＳｉ2 ）／ドープトポリシリコンのポリサイド構造の採用で遅延を押さえてきたＤＲＡＭのワード線も、近年の微細化とともに、アスペクト比も厳しくなり、また、ワード線の遅延を抑えるための十分な低抵抗を得ることが困難となってきた。特に高速動作を要求される積み上げＤＲＡＭなどでは、このワード線遅延がＤＲＡＭのアクセスタイムに影響する深刻な問題となる。ゲートの抵抗を下げる技術として、サリサイドによる配線の低抵抗化が実用化されている。しかしながら、ＤＲＡＭメモリセルのゲートに適用するためには、オフセット酸化シリコン膜を使えなくなることによるＤＲＡＭメモリセル縮小化の障害とデータ保持特性の維持のために、ＤＲＡＭの拡散層にはサリサイドを形成しないプロセスを必要とするなどの困難から通常は採用できない。
【０００８】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００１７】
また、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板に素子分離領域を形成した後、メモリ素子領域の該半導体基板表面側に第１の拡散層を形成する工程と、前記メモリ素子領域の半導体基板および前記素子分離領域の所定の位置に溝を形成する工程と、前記溝内と前記半導体基板表面とにゲート絶縁膜を同時に形成する工程と、前記溝の上部を残した状態で前記溝内を埋め込むようにワード線を形成すると共に、前記ロジック素子領域の前記半導体基板上に前記ゲート絶膜を介してゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に第２の拡散層を形成する工程と、前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、前記ワード線上層と前記第２の拡散層上層とにシリサイド層を同時に形成する工程と、前記溝の上部を埋め込む絶縁膜を形成する工程と、前記第１の拡散層上から前記ワード線上にかけて前記絶縁膜を介して前記ワード線にオーバラップする状態で前記第１の拡散層の表面全面に達する接続孔を形成する工程と、前記接続孔内に、前記絶縁膜を介して前記ワード線にオーバラップする状態で、前記第１の拡散層の表面全面にコンタクトする取り出し電極を形成する工程とを備えている。
【００１８】
上記半導体装置の製造方法では、ワード線上層にシリサイド層を形成することから、ワード線の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層上にシリサイド層を形成することからこの拡散層へのコンタクト抵抗が低減される。
【００１９】
また、半導体基板に形成した溝内に、その溝の上部を残して、ゲート絶縁膜を介してワード線を埋め込むように形成し、また、溝の側壁の半導体基板表面側に拡散層を形成し、さらに溝の上部を埋め込むように絶縁膜を形成し、ワード線上に絶縁膜を介してワード線にオーバラップする状態で拡散層に達する接続孔を形成することから、接続孔内に形成される取り出し電極とワード線とは絶縁膜によって離間され、しかもその絶縁膜は例えば２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ワード線と拡散層に接続される取り出し電極との耐圧を確保することが可能になる。
【００２０】
また、半導体基板に形成した溝内にゲート絶縁膜を介してワード線(ゲート電極)を埋め込み、拡散層を半導体基板表面側に形成することから、チャネルはワード線（ゲート電極）が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（ＤＲＡＭ）部のトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００２１】
また、メモリ素子（ＤＲＡＭ）部の拡散層は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、ＤＲＡＭ領域のセル縮小化で厳しくなるデータ保持特性の性能が維持される。
【００２２】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態の一例を、図１の概略構成断面図によって説明する。本実施の形態では一例としてロジック素子と混載されるメモリ素子（ＤＲＡＭ）の一例を示す。
【００２３】
図１に示すように、半導体基板１１には、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０，２μｍ程度の深さに形成されている。上記半導体基板１１上のＤＲＡＭ領域には、バッファ層７２が例えば酸化シリコン膜で２０ｎｍ〜３０ｎｍの厚さに形成されている。
【００２４】
上記半導体基板１１の上層には、ＤＲＡＭのメモリセルトランジスタのソース・ドレインとなる第１の拡散層（拡散層）１３が形成されている。この第１の拡散層１３は、一例として、不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定したイオン注入により形成される。
【００２５】
上記バッファ層７２、半導体基板１１および上記素子分離領域１２には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成されている。この溝１４の底部のエッジ部分はいわゆるラウンド形状に形成されている。その溝１４内にはゲート絶縁膜１５を介してワード線（ゲート電極も含む）１６が形成されている。上記ワード線１６は、下層をポリシリコン層で形成され、上層がシリサイド（例えばサリサイド）層１８で形成されている。少なくとも後に説明する取り出し電極２１との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差支えはない。
【００２６】
さらにワード線１６のポリシリコン層上の溝１４の側壁には、サイドウォール絶縁膜１７が例えば窒化シリコン膜で形成されている。さらに、上記ポリシリコン層１６ｐの上層には上記シリサイド層１８が形成されている。このシリサイド層１８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００２７】
さらに、上記溝１４の底部における半導体基板１１にはチャネル拡散層（図示せず）が形成されている。上記チャネル拡散層は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１４底部の半導体基板１１部分に形成されているものであり、溝１４の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０16／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。
【００２８】
上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００２９】
したがって、上記溝１４の側壁上部における半導体基板１１表面側には、ＤＲＡＭ領域の第１の拡散層１３が形成されている。この第１の拡散層１３の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この第１の拡散層１３の接合部では低濃度に設定されているため、第１の拡散層１３とともに、低電界強度の接合が形成されている。この接合によってＤＲＡＭデータ保持特性が維持される。
【００３０】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、第１の拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００３１】
一方、標準電圧ロジック領域には、標準電圧ロジックトランジスタが形成される。すなわち、上記半導体基板１１上にはゲート絶縁膜１５を介してゲート電極５１が形成されている。このゲート電極５１の側壁にはサイドウォール５４が形成されていて、このサイドウォール５４の下部における半導体基板１１には低濃度拡散層５２、５２が形成され、この低濃度拡散層５２、５２を介したゲート電極５１の両側の半導体基板１１には第２の拡散層５５、５５が形成されている。この第２の拡散層５５、５５上層にはシリサイド層５８が形成されている。このシリサイド層５８は、例えば前記シリサイド層１８と同時に形成されたものからなる。また、ロジック領域の素子分離領域１２上には、上記ゲート電極５１と同様な構造のゲート電極（ゲート配線）５１が形成されている。
【００３２】
また、高電圧ロジック領域には、高電圧ロジックトランジスタが形成される。すなわち、上記半導体基板１１上にはゲート絶縁膜１５を介してゲート電極６１が形成されている。このゲート電極６１の側壁はサイドウォール６４が形成されていて、このサイドウォール６４の下部における半導体基板１１には低濃度拡散層６２、６２が形成され、この低濃度拡散層６２、６２を介したゲート電極６１の両側の半導体基板１１には第３の拡散層６５、６５が形成されている。この第３の拡散層６５、６５上層にはシリサイド層６８が形成されている。このシリサイド層６８は、例えば前記シリサイド層１８と同時に形成されたものからなる。
【００３３】
上記半導体基板１１上の全面には、第１の絶縁膜（絶縁膜）１９が形成されている。この第１の絶縁膜１９表面は平坦化されている。上記第１の絶縁膜１９上にはＤＲＡＭ領域の第１の拡散層１３に達する接続孔２０が形成されている。この接続孔２０は、第１の拡散層１３の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。上記接続孔２０内には、例えばリンドープトポリシリコンで形成される取り出し電極２１が形成されている。
【００３４】
さらに、上記第１の絶縁膜１９上には、取り出し電極２１を覆う第２の絶縁膜２２が形成されている。この第２の絶縁膜２２にはビットコンタクトホール２３が形成されている。また第２の絶縁膜２２上にはビット線２４が形成されていて、その一部は上記ビットコンタクトホール２３を通じて取り出し電極２１に接続されている。このビット線２４は、金属配線により形成され、その下部に密着層２４ａが形成され、その上部にオフセット絶縁膜２５が形成されている。
【００３５】
上記第２の絶縁膜２２上には、上記ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７が形成されている。この第３の絶縁膜２７表面は平坦化されている。上記第３の絶縁膜２７には上記取り出し電極２１に接続する接続孔２８が形成され、この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９が形成されている。さらに上記接続孔２８内にプラグ３０が形成されている。
【００３６】
上記第３の絶縁膜２７上には第４の絶縁膜３１が形成されている。この第４の絶縁膜３１には、キャパシタが形成される凹部３２が、その底部に上記プラグ３０上面が露出するように形成されている。その凹部３２内には、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３３が形成されている。ＭＩＭ構造のキャパシタ３３は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００３７】
上記第４の絶縁膜３１上には、上記ＭＩＭ構造のキャパシタ３３を覆う第５の絶縁膜３４が形成されている。この第５の絶縁膜３４表面は平坦化されている。上記第５の絶縁膜３４ないし第１の絶縁膜１９には、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等が形成され、各接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等には、キャパシタ取り出し電極３８、ワード線取り出し電極３９、ビット線取り出し電極４０、ロジック領域の拡散層取り出し電極１０５，１０６、１０７，１０８、ロジック領域のゲート取り出し電極１０９等が形成されている。
【００３８】
さらに、第５の絶縁膜３４上には第６の絶縁膜４１が形成されている。この第６の絶縁膜４１には、各電極３８〜４０、１０５〜１０９等に達する配線溝４２が形成され、各配線溝４２には第１の配線４３が形成されている。この第１の配線４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極３８〜４０、１０５〜１０９および上記配線４２には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成されている。
【００３９】
上記半導体装置１は、ＤＲＡＭと標準電圧ロジック素子、高電圧ロジック素子とが形成されているが、ＤＲＡＭのみが形成されたものであってもよい。
【００４０】
上記半導体装置１では、第１の拡散層１３は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００４１】
上記半導体装置１では、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、第１の拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。
【００４２】
上記半導体装置１では、取り出し電極２１は第１の拡散層１３の半導体基板１１表面側全域に接続させることが可能になり、拡散層のコンタクト抵抗をそのセルデザインで実現可能な最低の抵抗に抑制できる。また、ＤＲＡＭ領域の拡散層全面をコンタクトとして使用されるため、実効面積を有効に使用できる。そのため、セル面積の縮小化が図れる。
【００４３】
上記半導体装置１では、ゲート絶縁膜１５を介して半導体基板１１に埋め込まれたワード線１６上に第１の絶縁膜（絶縁膜）１９を介してこのワード線１６にオーバラップする状態で第１の拡散層１３に接続される取り出し電極２１を備えていることから、ワード線１６上の第１の絶縁膜１９を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ワード線１６と第１の拡散層１３に接続される取り出し電極２１との耐圧が確保されるようになる。
【００４４】
上記半導体装置１では、ＤＲＡＭのワード線１６にサリサイド構造を採用していることから、ワード線１６の低抵抗化が図れ、微細化で問題となるワード線１６の遅延の問題を回避することができる。また、ロジック領域の第２の拡散層５５上層、第３の拡散層６５上層にシリサイド層５８、６８が形成されていることから、第２の拡散層５５、第３の拡散層６５へのコンタクト抵抗が低減される。
【００４５】
次に、本発明の半導体装置の製造方法に係る実施の形態の一例を、図２〜図１６の概略構成断面図によって説明する。本実施の形態では一例としてロジック素子と混載されるＤＲＡＭの一例を示す。また、図２〜図１６では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００４６】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。
【００４７】
さらにレジスト膜９１を形成した後、リソグラフィー技術に用いて、ロジック領域上のレジスト膜９１を残し、ＤＲＡＭ領域上のレジスト膜９１を除去する。図面では酸化シリコンからなるバッファ層７１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層７１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００４８】
その後、上記レジスト膜９１をマスクにしてＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、第１の拡散層１３を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定する。その後、上記レジスト膜９１を除去する。このイオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【００４９】
次いで、図３の（２）に示すように、半導体基板１１上にバッファ層７２を例えば酸化シリコン膜で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レジスト膜９３を形成した後、リソグラフィー技術に用いて、ＤＲＡＭ領域上に上記レジスト膜９２を残し、標準電圧ロジック領域上および高電圧ロジック領域上のレジスト膜９２を除去する。その後、このレジスト膜９２をエッチングマスクに用いて、上記バッファ層７２をエッチング加工する。すなわち、ＤＲＡＭ領域上にバッファ層７２を残し、標準電圧ロジック領域および高電圧ロジック領域上のバッファ層７２をエッチング除去する。このエッチング加工は、酸化シリコン膜をエッチングする周知のドライエッチングもしくはウエットエッチングのいずれかの方法で行うことが可能である。その後、上記レジスト膜９２を除去する。上記プロセスにおいて、ＤＲＡＭ領域上に残したバッファ層７２は、後にＤＲＡＭ領域のワード線上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層をこのサリサイド形成から保護する機能を有する。
【００５０】
さらに、図４の（３）に示すように、リソグラフィー技術に用いるレジスト膜９３を形成した後、ＤＲＡＭ領域のワード線（ゲート電極）となる領域上のレジスト膜９３に開口部９４を形成する。
【００５１】
次いで、図５の（４）に示すように、上記レジスト膜９３をエッチングマスクに用いて、バッファ層７２、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線(ゲート電極も含む)が形成される溝１４を形成する。この溝１４の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。また、この溝１４はＤＲＡＭ領域のみに形成されることから、溝底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成することが望ましい。なお、ＤＲＡＭ領域に形成されているバッファ層７２は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜９３を通常の除去技術によって除去する。
【００５２】
なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【００５３】
次いで、図示はしないが、ＤＲＡＭ領域およびロジック領域のウエル・チャネルドーズを例えばレジストマスクを用いてイオン注入法によって行い、半導体基板１１にチャネル拡散層、ウエル領域等を形成する。
【００５４】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層として、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。したがって、後述する拡散層１３（図７参照）下部の半導体基板部分は、極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）での形成が可能になる。
【００５５】
その後、図６の（５）に示すように、上記溝１４の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ領域、標準電圧ロジック領域（センスアンプやその他の周辺回路）、高電圧ロジック領域（例えばワード線昇圧部等）等のゲート絶縁膜１５を形成する。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的ではあり、レジストプロセスを用いて作り分けを行う。ゲート絶縁膜には酸化シリコンもしくは窒化シリコンを用いる。ただし、低コストの汎用ＤＲＡＭの場合には作り分けは必ずしも必要な措置ではない。
【００５６】
さらに、図７の（６）に示すように、溝１４を埋め込むように、半導体基板１１、素子分離領域１２上に上記ゲート絶縁膜１５を介してゲート電極形成膜７３を例えばポリシリコン層７４と金属電極形成層７５とで形成する。このポリシリコン層７４の膜厚は７０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ程度とする。次いで、上記金属電極形成層７５としては、例えば窒化タングステン膜とタングステン膜とを積層形成する。この材質は、周辺回路部のゲート遅延を抑制させるためのものであるから、従来から用いられているタングステンシリサイドを用いることも可能である。
【００５７】
または、上記ゲート構造を単純なポリシリコンゲートとしておいて、後のＤＲＡＭのワード線を低抵抗化するために形成するサリサイドプロセス時に周辺部の拡散層と同様に周辺部のゲート電極上をサリサイドとして低抵抗化することも可能である。また、汎用ＤＲＡＭとして周辺回路部の高集積化が要求されない場合には、ｐチャネルトランジスタも従来のｎ+ ゲート電極を用いることも可能である。この場合には、ゲートポリシリコンとして、予めリンドープポリシリコンを用い、ゲート電極への不純物ドーピング工程を削減することも可能である。さらに、ゲート電極形成膜７３（金属電極形成層７５）上にバッファ層７６として、例えば酸化シリコン膜を形成する。
【００５８】
ここまでの形成プロセスで、最初にイオン注入によって形成したＤＲＡＭ領域の第１の拡散層１３のリンの熱拡散が進行し、第１の拡散層１３の底部は、濃度が薄くなり、半導体基板１１との電界を緩和させることが可能となる。もともと、半導体基板１１側は、この第１の拡散層１３の接合部では低濃度に設定されているため、第１の拡散層１３とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。
【００５９】
次に、全面にレジスト膜を形成した後、リソグラフィー技術によってレジスト膜を加工し、ロジック領域のゲート電極を形成するためのレジストパターン９５を形成する。
【００６０】
次いで、図８の（７）に示すように、上記レジストパターン９５をマスクに用いて、上記バッファ層７６、ゲート電極形成膜７３をエッチング加工して、標準電圧ロジック領域にゲート電極(ゲート配線も含む)５１を形成するとともに高電圧ロジック領域にゲート電極(図示はしないがゲート配線も含む)６１を形成する。上記バッファ層７６は、後のサリサイド形成時にゲート電極５１、６１上のタングステン層にサリサイドが形成されるのを防ぐために堆積しているが、汚染や加工上の問題がない場合には、特には不要である。また、図示はしないが、周辺回路部のゲート電極にサリサイド構造を採用する場合には不要である。
【００６１】
また、ＤＲＡＭ領域の溝１４内には、上記ゲート電極形成膜７３のポリシリコン層７４を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６形成のためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層取り出し電極との耐圧距離を確保する。このエッチングでは、ＤＲＡＭ領域にはドープトポリシリコン膜しか残らない。その後、上記レジストパターン９５を除去する。
【００６２】
上記説明したように、ＤＲＡＭ領域のセルトランジスタは溝１４の周囲の半導体基板１１をラウンドする形でチャネルを形成することになるため。実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００６３】
次いで、図９の（８）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層５２、５２を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６４】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層６２、６２を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６５】
次いで、ＤＲＡＭ領域のゲートを保護する保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で形成する。さらに、サイドウォール形成膜７９を例えば酸化シリコン膜で形成する。このように、このサイドウォール形成膜７９は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。また、上記保護膜７８は、後にＤＲＡＭ内で周辺回路用トランジスタのサイドウォール形成膜７９を除去する際のエッチングストッパとなるとともに、後にＤＲＡＭ領域のワード線１６上の溝１４側壁にサイドウォール状に形成され、サリサイド層を形成した時のワード線１６側壁の耐圧確保に寄与する。
【００６６】
その後、図１０の（９）に示すように、全面にレジスト膜９６を形成し、例えばリソグラフィー技術によって、標準電圧ロジック領域および高電圧ロジック領域上のレジスト膜９６を除去し、ＤＲＡＭ領域を覆うようにレジスト膜９６を残す。そして、上記サイドウォール形成膜７９をエッチバックして、標準電圧ロジック領域のゲート電極５１および高電圧ロジック領域のゲート電極６１の各側壁にサイドウォール絶縁膜５４、６４を形成する。その後、レジスト膜９６を除去する。
【００６７】
次いで、図１１の（１０）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極５１側に低濃度拡散層５２を介してｎチャネルトランジスタの第２の拡散層５５、５５を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６８】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極６１側に低濃度拡散層６２を介してｎチャネルトランジスタの第３の拡散層６５、６５を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極側に低濃度拡散層を介してｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６９】
次いで、全面にレジスト膜９７を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のレジスト膜９７を除去し、上記レジスト膜９７でロジック領域を覆うようにパターニングを行う。次いで、上記レジスト膜９７をマスクに用いて例えばウエット処理によって、ＤＲＡＭ領域の酸化シリコンからなるサイドウォール形成膜７９のエッチバックを行う。このエッチングでは、先に形成されているＤＲＡＭのワード線１６直上に形成されている窒化シリコンからなる保護膜７８〔前記図９参照〕がエッチングストッパとなる。
【００７０】
また、上記レジスト膜９７をそのまま利用して、ＤＲＡＭ領域の窒化シリコン膜からなる保護膜７８を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングして、ＤＲＡＭ領域のワード線１６を露出させる。その際、ワード線１６上の溝１４側壁にサイドウォール１７が形成される。このサイドウォール１７は溝１４の側壁保護の機能とともに、後に形成されるシリサイド層と第１の拡散層１３との耐圧確保の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の第１の拡散層１３が露出しないようにすることが重要である。その後、上記レジスト膜９１を除去する。
【００７１】
さらに、図１２の（１１）に示すように、通常のシリサイド化技術を用いて、上記ＤＲＡＭ領域のワード線（ゲート電極）１６上、標準電圧ロジック領域の第２の拡散層５５上、高電圧ロジック領域の第３の拡散層６５上に、選択的にシリサイド（例えばサリサイド）層１８、５８、６８を形成する。このとき、各ロジック領域のゲート電極５１、６１には、酸化シリコン膜からなるバッファ層７６、サイドウォール５４、６４が形成されているので、シリサイド層は形成されない。このようにして、低抵抗を実現する必要が有るロジック領域の第２の拡散層５５、６５上、ＤＲＡＭ領域のワード線１６上に選択的にシリサイド層５８、６８、１８が形成される。
【００７２】
上記シリサイド層１８、５８、６８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。なお、先に記述したように、周辺回路部のトランジスタのゲート電極上にもシリサイド層を形成してサリサイド構造として、ゲート電極の低抵抗化を図っても差し支えはない。その後、全面にキャップ絶縁膜８０を例えば窒化シリコン膜で形成する。このキャップ絶縁膜８０は、サリサイド形成部の接合リークを抑えるのに効果的ではあるが、キャップ絶縁膜８０が無くとも接合リークを抑制することができるならば形成する必要はない。
【００７３】
次いで、図１３の（１２）に示すように、全面に第１の絶縁膜（絶縁膜）１９を形成した後、ＣＭＰによって、第１の絶縁膜１９表面を平坦化する。上記第１の絶縁膜１９表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜１９上にレジスト膜９３を形成した後、リソグラフィー技術によって、上記レジスト膜９９にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン１００を形成する。
【００７４】
次いで、図１４の（１３）に示すように、上記レジスト膜〔図１３参照〕をエッチングマスクに用いて、第１の絶縁膜１９を貫通してＤＲＡＭ領域の第１の拡散層１３に達する接続孔２０を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき第１の拡散層１３よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの第１の拡散層１３全面が取り出し電極とコンタクトできるように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００７５】
次いで、上記接続孔２０内を埋め込むように、第１の絶縁膜１９上に、取り出し電極形成膜８１を形成する。この取り出し電極形成膜８１は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealing の略）が必要になる。その後は、ロジック領域のゲート電極を形成する工程となるため、一切の高温熱処理を行わないようにする必要がある。
【００７６】
その後、図１５の（１４）に示すように、例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取り出し電極形成膜８１（リンドープトポリシリコン）を除去して、接続孔２０内に取り出し電極形成膜８１からなる取り出し電極２１を形成するとともに、第１の絶縁膜１９を研磨してその表面を平坦化させる。
【００７７】
次いで、図１６の（１５）に示すように、通常のＤＲＡＭプロセスを経る。すなわち、上記第２の絶縁膜２２を形成した後、ビットコンタクトホール２３を形成する。次いで、金属電極によるビット線２４を形成する。このビット線２３は、その下部に密着層２４ａを成膜して形成され、その上部にオフセット絶縁膜２５を成膜して形成される。その後、ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７を形成する。そして、第３の絶縁膜２７表面を平坦化する。次に、第３の絶縁膜２７に上記取り出し電極２１に接続する接続孔２８を、自己整合コンタクトを形成する技術によって形成する。この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９を形成する。さらに上記接続孔２８内にプラグ３０を形成する。その後、上記第３の絶縁膜２７上に、第４の絶縁膜３１を形成する。
【００７８】
次いで、第４の絶縁膜３１にキャパシタが形成される凹部３２を、その底部に上記プラグ３０上面が露出するように形成する。その後、凹部３２内に、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３３を形成する。ＭＩＭ構造のキャパシタ３３は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００７９】
次いで、上記第４の絶縁膜３１上に、上記ＭＩＭ構造のキャパシタ３３を覆う第５の絶縁膜３４を形成する。その後、ＣＭＰによって上記第５の絶縁膜３４表面を平坦化する。次いで、第５の絶縁膜３４ないし第１の絶縁膜１９に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等を形成する。さらに、接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等に、キャパシタ取り出し電極３８、ワード線取り出し電極３９、ビット線取り出し電極４０、ロジック領域の拡散層取り出し電極１０５，１０６、１０７，１０８、ロジック領域のゲート取り出し電極１０９等を形成する。さらに、第５の絶縁膜３４上に第６の絶縁膜４１を形成する。次いで、この第６の絶縁膜４１に各電極３８〜４０、１０５〜１０９等に達する各配線溝４２を形成し、配線溝４２に第１の配線４３を形成する。この第１の配線４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極３８〜４０、１０５〜１０９および上記配線４２には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【００８０】
上記半導体装置１の製造方法は、ＤＲＡＭ２と標準電圧ロジック素子３、高電圧ロジック素子４とを形成しているが、ＤＲＡＭ２のみを形成する製造方法であってもよい。その場合、標準電圧ロジック素子３、高電圧ロジック素子４の各構成部品のみを形成するプロセスは省略される。代表的には、バッファ層５２、ゲート電極金属膜７４、バッファ層７５、ゲート電極５１、６１、低濃度拡散層５２、６２、第２の拡散層５５、６５、サイドウォール形成膜７７、ロジック領域の電極１０５〜１０９等を形成するプロセスである。
【００８１】
上記半導体装置１の製造方法では、半導体基板１１に形成した溝１４内に、その溝１４の上部を残して、ゲート絶縁膜１５を介してワード線（ゲート電極）１６を埋め込むように形成し、また、溝１４の側壁の半導体基板１１表面側に第１の拡散層１３を形成し、さらに溝１４の上部を埋め込むように第１の絶縁膜（絶縁膜）１９を形成し、ワード線（ゲート電極）１６上に第１の絶縁膜１９を介してワード線（ゲート電極）１６にオーバラップする状態で第１の拡散層１３に達する接続孔２０を形成することから、接続孔２０内に形成される取り出し電極２０とゲート電極１６とはサイドウォール１７、第１の絶縁膜１９等によって離間され、しかもその間は例えば３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線１６と第１の拡散層１３に接続される取り出し電極２０との耐圧を確保することが可能になる。
【００８２】
また、半導体基板１１に形成した溝１４内にゲート絶縁膜１５を介してワード線（ゲート電極）１６を埋め込み、第１の拡散層１３を半導体基板１１表面側に形成することから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２１は第１の拡散層１３の半導体基板１１の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００８３】
また、第１の拡散層１３は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００８４】
また、ＤＲＡＭのワード線１６上層にシリサイド層１８を形成することから、ワード線１６の低抵抗化が図れ、微細化で問題となるワード線１６の遅延の問題が回避される。また、ロジック領域の第２の拡散層５５上層、第３の拡散層６５上層にシリサイド層５８、６８を形成することから、第２の拡散層５５、第３の拡散層６５へのコンタクト抵抗が低減される。
【００８５】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【００８６】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、メモリ素子（ＤＲＡＭ）領域の拡散層下部の基板濃度をセルトランジスタに要求されるほど濃くする必要がないので接合の電界を緩和することが可能になり、メモリ素子領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【００８７】
また、メモリ素子領域のセルトランジスタの実効的なチャネル長が延びるため、短チャネル効果を抑制し、トランジスタ特性の安定化を図ることができる。
【００８８】
また、メモリ素子領域の拡散層全面を取り出し電極とのコンタクトに使用するため、実効面積を有効に使用することができるので、拡散層のコンタクト抵抗を、そのセルデザインで実現可能な最低の抵抗値に抑制することが可能となる。
【００８９】
また、上部投影デザイン的に、メモリ素子領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。現在のＤＲＡＭ構造では、ワード線と取り出し電極間は２０ｎｍ〜３０ｎｍ程度の距離の確保が必要とされているが、本発明のメモリ素子（ＤＲＡＭ）構造では、この距離の確保が必要なくなる。また、ＤＲＡＭのメモリセル形成のネックとなっていたワード線と拡散層取り出しコンタクトとの層間耐圧確保も容易となる。
【００９０】
また、メモリ素子のワード線の上層にシリサイド層を形成することによって、ワード線の低抵抗化を実現し、微細加工化で問題となるワード線の遅延の問題を回避することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図１０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図１１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図１２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図１３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図１４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図１５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図１６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【符号の説明】
１…半導体装置、１１…半導体基板、１２…素子分離領域、１３…第１の拡散層、１４…溝、１５…ゲート絶縁膜、１６…ワード線、１８…シリサイド層、１９…第１の絶縁膜、２１…取り出し電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）の製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。そのＤＲＡＭの構成の一例としては、ＤＲＡＭのメモリセルゲートを基板の上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用いるという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ領域の接合リークも厳しい状態に近づいている。このため、メガビット級のＤＲＡＭでの接合リークの抑制が困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。このままでは世代ごとにキャパシタ容量を増大させていくしか有効な手段が見当たらない。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。０．１μｍ以降の世代では、このコンタクト抵抗が数キロΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に匹敵してくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、ワード線とその脇に形成される拡散層の取り出しコンタクトとの層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出しコンタクトを形成することが必要になってしまう。
【０００７】
従来は、タングステンシリサイド（ＷＳｉ2 ）／ドープトポリシリコンのポリサイド構造の採用で遅延を押さえてきたＤＲＡＭのワード線も、近年の微細化とともに、アスペクト比も厳しくなり、また、ワード線の遅延を抑えるための十分な低抵抗を得ることが困難となってきた。特に高速動作を要求される積み上げＤＲＡＭなどでは、このワード線遅延がＤＲＡＭのアクセスタイムに影響する深刻な問題となる。ゲートの抵抗を下げる技術として、サリサイドによる配線の低抵抗化が実用化されている。しかしながら、ＤＲＡＭメモリセルのゲートに適用するためには、オフセット酸化シリコン膜を使えなくなることによるＤＲＡＭメモリセル縮小化の障害とデータ保持特性の維持のために、ＤＲＡＭの拡散層にはサリサイドを形成しないプロセスを必要とするなどの困難から通常は採用できない。
【０００８】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００１７】
また、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板に素子分離領域を形成した後、メモリ素子領域の該半導体基板表面側に第１の拡散層を形成する工程と、前記メモリ素子領域の半導体基板および前記素子分離領域の所定の位置に溝を形成する工程と、前記溝内と前記半導体基板表面とにゲート絶縁膜を同時に形成する工程と、前記溝の上部を残した状態で前記溝内を埋め込むようにワード線を形成すると共に、前記ロジック素子領域の前記半導体基板上に前記ゲート絶膜を介してゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に第２の拡散層を形成する工程と、前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、前記ワード線上層と前記第２の拡散層上層とにシリサイド層を同時に形成する工程と、前記溝の上部を埋め込む絶縁膜を形成する工程と、前記第１の拡散層上から前記ワード線上にかけて前記絶縁膜を介して前記ワード線にオーバラップする状態で前記第１の拡散層の表面全面に達する接続孔を形成する工程と、前記接続孔内に、前記絶縁膜を介して前記ワード線にオーバラップする状態で、前記第１の拡散層の表面全面にコンタクトする取り出し電極を形成する工程とを備えている。
【００１８】
上記半導体装置の製造方法では、ワード線上層にシリサイド層を形成することから、ワード線の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層上にシリサイド層を形成することからこの拡散層へのコンタクト抵抗が低減される。
【００１９】
また、半導体基板に形成した溝内に、その溝の上部を残して、ゲート絶縁膜を介してワード線を埋め込むように形成し、また、溝の側壁の半導体基板表面側に拡散層を形成し、さらに溝の上部を埋め込むように絶縁膜を形成し、ワード線上に絶縁膜を介してワード線にオーバラップする状態で拡散層に達する接続孔を形成することから、接続孔内に形成される取り出し電極とワード線とは絶縁膜によって離間され、しかもその絶縁膜は例えば２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ワード線と拡散層に接続される取り出し電極との耐圧を確保することが可能になる。
【００２０】
また、半導体基板に形成した溝内にゲート絶縁膜を介してワード線(ゲート電極)を埋め込み、拡散層を半導体基板表面側に形成することから、チャネルはワード線（ゲート電極）が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（ＤＲＡＭ）部のトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００２１】
また、メモリ素子（ＤＲＡＭ）部の拡散層は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、ＤＲＡＭ領域のセル縮小化で厳しくなるデータ保持特性の性能が維持される。
【００２２】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態の一例を、図１の概略構成断面図によって説明する。本実施の形態では一例としてロジック素子と混載されるメモリ素子（ＤＲＡＭ）の一例を示す。
【００２３】
図１に示すように、半導体基板１１には、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０，２μｍ程度の深さに形成されている。上記半導体基板１１上のＤＲＡＭ領域には、バッファ層７２が例えば酸化シリコン膜で２０ｎｍ〜３０ｎｍの厚さに形成されている。
【００２４】
上記半導体基板１１の上層には、ＤＲＡＭのメモリセルトランジスタのソース・ドレインとなる第１の拡散層（拡散層）１３が形成されている。この第１の拡散層１３は、一例として、不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定したイオン注入により形成される。
【００２５】
上記バッファ層７２、半導体基板１１および上記素子分離領域１２には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成されている。この溝１４の底部のエッジ部分はいわゆるラウンド形状に形成されている。その溝１４内にはゲート絶縁膜１５を介してワード線（ゲート電極も含む）１６が形成されている。上記ワード線１６は、下層をポリシリコン層で形成され、上層がシリサイド（例えばサリサイド）層１８で形成されている。少なくとも後に説明する取り出し電極２１との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差支えはない。
【００２６】
さらにワード線１６のポリシリコン層上の溝１４の側壁には、サイドウォール絶縁膜１７が例えば窒化シリコン膜で形成されている。さらに、上記ポリシリコン層１６ｐの上層には上記シリサイド層１８が形成されている。このシリサイド層１８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００２７】
さらに、上記溝１４の底部における半導体基板１１にはチャネル拡散層（図示せず）が形成されている。上記チャネル拡散層は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１４底部の半導体基板１１部分に形成されているものであり、溝１４の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０16／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。
【００２８】
上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００２９】
したがって、上記溝１４の側壁上部における半導体基板１１表面側には、ＤＲＡＭ領域の第１の拡散層１３が形成されている。この第１の拡散層１３の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この第１の拡散層１３の接合部では低濃度に設定されているため、第１の拡散層１３とともに、低電界強度の接合が形成されている。この接合によってＤＲＡＭデータ保持特性が維持される。
【００３０】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、第１の拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００３１】
一方、標準電圧ロジック領域には、標準電圧ロジックトランジスタが形成される。すなわち、上記半導体基板１１上にはゲート絶縁膜１５を介してゲート電極５１が形成されている。このゲート電極５１の側壁にはサイドウォール５４が形成されていて、このサイドウォール５４の下部における半導体基板１１には低濃度拡散層５２、５２が形成され、この低濃度拡散層５２、５２を介したゲート電極５１の両側の半導体基板１１には第２の拡散層５５、５５が形成されている。この第２の拡散層５５、５５上層にはシリサイド層５８が形成されている。このシリサイド層５８は、例えば前記シリサイド層１８と同時に形成されたものからなる。また、ロジック領域の素子分離領域１２上には、上記ゲート電極５１と同様な構造のゲート電極（ゲート配線）５１が形成されている。
【００３２】
また、高電圧ロジック領域には、高電圧ロジックトランジスタが形成される。すなわち、上記半導体基板１１上にはゲート絶縁膜１５を介してゲート電極６１が形成されている。このゲート電極６１の側壁はサイドウォール６４が形成されていて、このサイドウォール６４の下部における半導体基板１１には低濃度拡散層６２、６２が形成され、この低濃度拡散層６２、６２を介したゲート電極６１の両側の半導体基板１１には第３の拡散層６５、６５が形成されている。この第３の拡散層６５、６５上層にはシリサイド層６８が形成されている。このシリサイド層６８は、例えば前記シリサイド層１８と同時に形成されたものからなる。
【００３３】
上記半導体基板１１上の全面には、第１の絶縁膜（絶縁膜）１９が形成されている。この第１の絶縁膜１９表面は平坦化されている。上記第１の絶縁膜１９上にはＤＲＡＭ領域の第１の拡散層１３に達する接続孔２０が形成されている。この接続孔２０は、第１の拡散層１３の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。上記接続孔２０内には、例えばリンドープトポリシリコンで形成される取り出し電極２１が形成されている。
【００３４】
さらに、上記第１の絶縁膜１９上には、取り出し電極２１を覆う第２の絶縁膜２２が形成されている。この第２の絶縁膜２２にはビットコンタクトホール２３が形成されている。また第２の絶縁膜２２上にはビット線２４が形成されていて、その一部は上記ビットコンタクトホール２３を通じて取り出し電極２１に接続されている。このビット線２４は、金属配線により形成され、その下部に密着層２４ａが形成され、その上部にオフセット絶縁膜２５が形成されている。
【００３５】
上記第２の絶縁膜２２上には、上記ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７が形成されている。この第３の絶縁膜２７表面は平坦化されている。上記第３の絶縁膜２７には上記取り出し電極２１に接続する接続孔２８が形成され、この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９が形成されている。さらに上記接続孔２８内にプラグ３０が形成されている。
【００３６】
上記第３の絶縁膜２７上には第４の絶縁膜３１が形成されている。この第４の絶縁膜３１には、キャパシタが形成される凹部３２が、その底部に上記プラグ３０上面が露出するように形成されている。その凹部３２内には、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３３が形成されている。ＭＩＭ構造のキャパシタ３３は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００３７】
上記第４の絶縁膜３１上には、上記ＭＩＭ構造のキャパシタ３３を覆う第５の絶縁膜３４が形成されている。この第５の絶縁膜３４表面は平坦化されている。上記第５の絶縁膜３４ないし第１の絶縁膜１９には、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等が形成され、各接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等には、キャパシタ取り出し電極３８、ワード線取り出し電極３９、ビット線取り出し電極４０、ロジック領域の拡散層取り出し電極１０５，１０６、１０７，１０８、ロジック領域のゲート取り出し電極１０９等が形成されている。
【００３８】
さらに、第５の絶縁膜３４上には第６の絶縁膜４１が形成されている。この第６の絶縁膜４１には、各電極３８〜４０、１０５〜１０９等に達する配線溝４２が形成され、各配線溝４２には第１の配線４３が形成されている。この第１の配線４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極３８〜４０、１０５〜１０９および上記配線４２には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成されている。
【００３９】
上記半導体装置１は、ＤＲＡＭと標準電圧ロジック素子、高電圧ロジック素子とが形成されているが、ＤＲＡＭのみが形成されたものであってもよい。
【００４０】
上記半導体装置１では、第１の拡散層１３は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００４１】
上記半導体装置１では、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、第１の拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。
【００４２】
上記半導体装置１では、取り出し電極２１は第１の拡散層１３の半導体基板１１表面側全域に接続させることが可能になり、拡散層のコンタクト抵抗をそのセルデザインで実現可能な最低の抵抗に抑制できる。また、ＤＲＡＭ領域の拡散層全面をコンタクトとして使用されるため、実効面積を有効に使用できる。そのため、セル面積の縮小化が図れる。
【００４３】
上記半導体装置１では、ゲート絶縁膜１５を介して半導体基板１１に埋め込まれたワード線１６上に第１の絶縁膜（絶縁膜）１９を介してこのワード線１６にオーバラップする状態で第１の拡散層１３に接続される取り出し電極２１を備えていることから、ワード線１６上の第１の絶縁膜１９を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ワード線１６と第１の拡散層１３に接続される取り出し電極２１との耐圧が確保されるようになる。
【００４４】
上記半導体装置１では、ＤＲＡＭのワード線１６にサリサイド構造を採用していることから、ワード線１６の低抵抗化が図れ、微細化で問題となるワード線１６の遅延の問題を回避することができる。また、ロジック領域の第２の拡散層５５上層、第３の拡散層６５上層にシリサイド層５８、６８が形成されていることから、第２の拡散層５５、第３の拡散層６５へのコンタクト抵抗が低減される。
【００４５】
次に、本発明の半導体装置の製造方法に係る実施の形態の一例を、図２〜図１６の概略構成断面図によって説明する。本実施の形態では一例としてロジック素子と混載されるＤＲＡＭの一例を示す。また、図２〜図１６では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００４６】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。
【００４７】
さらにレジスト膜９１を形成した後、リソグラフィー技術に用いて、ロジック領域上のレジスト膜９１を残し、ＤＲＡＭ領域上のレジスト膜９１を除去する。図面では酸化シリコンからなるバッファ層７１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層７１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００４８】
その後、上記レジスト膜９１をマスクにしてＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、第１の拡散層１３を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定する。その後、上記レジスト膜９１を除去する。このイオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【００４９】
次いで、図３の（２）に示すように、半導体基板１１上にバッファ層７２を例えば酸化シリコン膜で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レジスト膜９３を形成した後、リソグラフィー技術に用いて、ＤＲＡＭ領域上に上記レジスト膜９２を残し、標準電圧ロジック領域上および高電圧ロジック領域上のレジスト膜９２を除去する。その後、このレジスト膜９２をエッチングマスクに用いて、上記バッファ層７２をエッチング加工する。すなわち、ＤＲＡＭ領域上にバッファ層７２を残し、標準電圧ロジック領域および高電圧ロジック領域上のバッファ層７２をエッチング除去する。このエッチング加工は、酸化シリコン膜をエッチングする周知のドライエッチングもしくはウエットエッチングのいずれかの方法で行うことが可能である。その後、上記レジスト膜９２を除去する。上記プロセスにおいて、ＤＲＡＭ領域上に残したバッファ層７２は、後にＤＲＡＭ領域のワード線上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層をこのサリサイド形成から保護する機能を有する。
【００５０】
さらに、図４の（３）に示すように、リソグラフィー技術に用いるレジスト膜９３を形成した後、ＤＲＡＭ領域のワード線（ゲート電極）となる領域上のレジスト膜９３に開口部９４を形成する。
【００５１】
次いで、図５の（４）に示すように、上記レジスト膜９３をエッチングマスクに用いて、バッファ層７２、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線(ゲート電極も含む)が形成される溝１４を形成する。この溝１４の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。また、この溝１４はＤＲＡＭ領域のみに形成されることから、溝底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成することが望ましい。なお、ＤＲＡＭ領域に形成されているバッファ層７２は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜９３を通常の除去技術によって除去する。
【００５２】
なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【００５３】
次いで、図示はしないが、ＤＲＡＭ領域およびロジック領域のウエル・チャネルドーズを例えばレジストマスクを用いてイオン注入法によって行い、半導体基板１１にチャネル拡散層、ウエル領域等を形成する。
【００５４】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層として、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。したがって、後述する拡散層１３（図７参照）下部の半導体基板部分は、極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）での形成が可能になる。
【００５５】
その後、図６の（５）に示すように、上記溝１４の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ領域、標準電圧ロジック領域（センスアンプやその他の周辺回路）、高電圧ロジック領域（例えばワード線昇圧部等）等のゲート絶縁膜１５を形成する。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的ではあり、レジストプロセスを用いて作り分けを行う。ゲート絶縁膜には酸化シリコンもしくは窒化シリコンを用いる。ただし、低コストの汎用ＤＲＡＭの場合には作り分けは必ずしも必要な措置ではない。
【００５６】
さらに、図７の（６）に示すように、溝１４を埋め込むように、半導体基板１１、素子分離領域１２上に上記ゲート絶縁膜１５を介してゲート電極形成膜７３を例えばポリシリコン層７４と金属電極形成層７５とで形成する。このポリシリコン層７４の膜厚は７０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ程度とする。次いで、上記金属電極形成層７５としては、例えば窒化タングステン膜とタングステン膜とを積層形成する。この材質は、周辺回路部のゲート遅延を抑制させるためのものであるから、従来から用いられているタングステンシリサイドを用いることも可能である。
【００５７】
または、上記ゲート構造を単純なポリシリコンゲートとしておいて、後のＤＲＡＭのワード線を低抵抗化するために形成するサリサイドプロセス時に周辺部の拡散層と同様に周辺部のゲート電極上をサリサイドとして低抵抗化することも可能である。また、汎用ＤＲＡＭとして周辺回路部の高集積化が要求されない場合には、ｐチャネルトランジスタも従来のｎ+ ゲート電極を用いることも可能である。この場合には、ゲートポリシリコンとして、予めリンドープポリシリコンを用い、ゲート電極への不純物ドーピング工程を削減することも可能である。さらに、ゲート電極形成膜７３（金属電極形成層７５）上にバッファ層７６として、例えば酸化シリコン膜を形成する。
【００５８】
ここまでの形成プロセスで、最初にイオン注入によって形成したＤＲＡＭ領域の第１の拡散層１３のリンの熱拡散が進行し、第１の拡散層１３の底部は、濃度が薄くなり、半導体基板１１との電界を緩和させることが可能となる。もともと、半導体基板１１側は、この第１の拡散層１３の接合部では低濃度に設定されているため、第１の拡散層１３とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。
【００５９】
次に、全面にレジスト膜を形成した後、リソグラフィー技術によってレジスト膜を加工し、ロジック領域のゲート電極を形成するためのレジストパターン９５を形成する。
【００６０】
次いで、図８の（７）に示すように、上記レジストパターン９５をマスクに用いて、上記バッファ層７６、ゲート電極形成膜７３をエッチング加工して、標準電圧ロジック領域にゲート電極(ゲート配線も含む)５１を形成するとともに高電圧ロジック領域にゲート電極(図示はしないがゲート配線も含む)６１を形成する。上記バッファ層７６は、後のサリサイド形成時にゲート電極５１、６１上のタングステン層にサリサイドが形成されるのを防ぐために堆積しているが、汚染や加工上の問題がない場合には、特には不要である。また、図示はしないが、周辺回路部のゲート電極にサリサイド構造を採用する場合には不要である。
【００６１】
また、ＤＲＡＭ領域の溝１４内には、上記ゲート電極形成膜７３のポリシリコン層７４を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６形成のためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層取り出し電極との耐圧距離を確保する。このエッチングでは、ＤＲＡＭ領域にはドープトポリシリコン膜しか残らない。その後、上記レジストパターン９５を除去する。
【００６２】
上記説明したように、ＤＲＡＭ領域のセルトランジスタは溝１４の周囲の半導体基板１１をラウンドする形でチャネルを形成することになるため。実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００６３】
次いで、図９の（８）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層５２、５２を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６４】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層６２、６２を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６５】
次いで、ＤＲＡＭ領域のゲートを保護する保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で形成する。さらに、サイドウォール形成膜７９を例えば酸化シリコン膜で形成する。このように、このサイドウォール形成膜７９は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。また、上記保護膜７８は、後にＤＲＡＭ内で周辺回路用トランジスタのサイドウォール形成膜７９を除去する際のエッチングストッパとなるとともに、後にＤＲＡＭ領域のワード線１６上の溝１４側壁にサイドウォール状に形成され、サリサイド層を形成した時のワード線１６側壁の耐圧確保に寄与する。
【００６６】
その後、図１０の（９）に示すように、全面にレジスト膜９６を形成し、例えばリソグラフィー技術によって、標準電圧ロジック領域および高電圧ロジック領域上のレジスト膜９６を除去し、ＤＲＡＭ領域を覆うようにレジスト膜９６を残す。そして、上記サイドウォール形成膜７９をエッチバックして、標準電圧ロジック領域のゲート電極５１および高電圧ロジック領域のゲート電極６１の各側壁にサイドウォール絶縁膜５４、６４を形成する。その後、レジスト膜９６を除去する。
【００６７】
次いで、図１１の（１０）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極５１側に低濃度拡散層５２を介してｎチャネルトランジスタの第２の拡散層５５、５５を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６８】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極６１側に低濃度拡散層６２を介してｎチャネルトランジスタの第３の拡散層６５、６５を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ゲート電極側に低濃度拡散層を介してｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００６９】
次いで、全面にレジスト膜９７を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のレジスト膜９７を除去し、上記レジスト膜９７でロジック領域を覆うようにパターニングを行う。次いで、上記レジスト膜９７をマスクに用いて例えばウエット処理によって、ＤＲＡＭ領域の酸化シリコンからなるサイドウォール形成膜７９のエッチバックを行う。このエッチングでは、先に形成されているＤＲＡＭのワード線１６直上に形成されている窒化シリコンからなる保護膜７８〔前記図９参照〕がエッチングストッパとなる。
【００７０】
また、上記レジスト膜９７をそのまま利用して、ＤＲＡＭ領域の窒化シリコン膜からなる保護膜７８を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングして、ＤＲＡＭ領域のワード線１６を露出させる。その際、ワード線１６上の溝１４側壁にサイドウォール１７が形成される。このサイドウォール１７は溝１４の側壁保護の機能とともに、後に形成されるシリサイド層と第１の拡散層１３との耐圧確保の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の第１の拡散層１３が露出しないようにすることが重要である。その後、上記レジスト膜９１を除去する。
【００７１】
さらに、図１２の（１１）に示すように、通常のシリサイド化技術を用いて、上記ＤＲＡＭ領域のワード線（ゲート電極）１６上、標準電圧ロジック領域の第２の拡散層５５上、高電圧ロジック領域の第３の拡散層６５上に、選択的にシリサイド（例えばサリサイド）層１８、５８、６８を形成する。このとき、各ロジック領域のゲート電極５１、６１には、酸化シリコン膜からなるバッファ層７６、サイドウォール５４、６４が形成されているので、シリサイド層は形成されない。このようにして、低抵抗を実現する必要が有るロジック領域の第２の拡散層５５、６５上、ＤＲＡＭ領域のワード線１６上に選択的にシリサイド層５８、６８、１８が形成される。
【００７２】
上記シリサイド層１８、５８、６８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。なお、先に記述したように、周辺回路部のトランジスタのゲート電極上にもシリサイド層を形成してサリサイド構造として、ゲート電極の低抵抗化を図っても差し支えはない。その後、全面にキャップ絶縁膜８０を例えば窒化シリコン膜で形成する。このキャップ絶縁膜８０は、サリサイド形成部の接合リークを抑えるのに効果的ではあるが、キャップ絶縁膜８０が無くとも接合リークを抑制することができるならば形成する必要はない。
【００７３】
次いで、図１３の（１２）に示すように、全面に第１の絶縁膜（絶縁膜）１９を形成した後、ＣＭＰによって、第１の絶縁膜１９表面を平坦化する。上記第１の絶縁膜１９表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜１９上にレジスト膜９３を形成した後、リソグラフィー技術によって、上記レジスト膜９９にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン１００を形成する。
【００７４】
次いで、図１４の（１３）に示すように、上記レジスト膜〔図１３参照〕をエッチングマスクに用いて、第１の絶縁膜１９を貫通してＤＲＡＭ領域の第１の拡散層１３に達する接続孔２０を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき第１の拡散層１３よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの第１の拡散層１３全面が取り出し電極とコンタクトできるように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００７５】
次いで、上記接続孔２０内を埋め込むように、第１の絶縁膜１９上に、取り出し電極形成膜８１を形成する。この取り出し電極形成膜８１は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealing の略）が必要になる。その後は、ロジック領域のゲート電極を形成する工程となるため、一切の高温熱処理を行わないようにする必要がある。
【００７６】
その後、図１５の（１４）に示すように、例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取り出し電極形成膜８１（リンドープトポリシリコン）を除去して、接続孔２０内に取り出し電極形成膜８１からなる取り出し電極２１を形成するとともに、第１の絶縁膜１９を研磨してその表面を平坦化させる。
【００７７】
次いで、図１６の（１５）に示すように、通常のＤＲＡＭプロセスを経る。すなわち、上記第２の絶縁膜２２を形成した後、ビットコンタクトホール２３を形成する。次いで、金属電極によるビット線２４を形成する。このビット線２３は、その下部に密着層２４ａを成膜して形成され、その上部にオフセット絶縁膜２５を成膜して形成される。その後、ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７を形成する。そして、第３の絶縁膜２７表面を平坦化する。次に、第３の絶縁膜２７に上記取り出し電極２１に接続する接続孔２８を、自己整合コンタクトを形成する技術によって形成する。この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９を形成する。さらに上記接続孔２８内にプラグ３０を形成する。その後、上記第３の絶縁膜２７上に、第４の絶縁膜３１を形成する。
【００７８】
次いで、第４の絶縁膜３１にキャパシタが形成される凹部３２を、その底部に上記プラグ３０上面が露出するように形成する。その後、凹部３２内に、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３３を形成する。ＭＩＭ構造のキャパシタ３３は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００７９】
次いで、上記第４の絶縁膜３１上に、上記ＭＩＭ構造のキャパシタ３３を覆う第５の絶縁膜３４を形成する。その後、ＣＭＰによって上記第５の絶縁膜３４表面を平坦化する。次いで、第５の絶縁膜３４ないし第１の絶縁膜１９に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等を形成する。さらに、接続孔３５、３６、３７、１０１,１０２、１０３,１０４、１０５等に、キャパシタ取り出し電極３８、ワード線取り出し電極３９、ビット線取り出し電極４０、ロジック領域の拡散層取り出し電極１０５，１０６、１０７，１０８、ロジック領域のゲート取り出し電極１０９等を形成する。さらに、第５の絶縁膜３４上に第６の絶縁膜４１を形成する。次いで、この第６の絶縁膜４１に各電極３８〜４０、１０５〜１０９等に達する各配線溝４２を形成し、配線溝４２に第１の配線４３を形成する。この第１の配線４３は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極３８〜４０、１０５〜１０９および上記配線４２には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【００８０】
上記半導体装置１の製造方法は、ＤＲＡＭ２と標準電圧ロジック素子３、高電圧ロジック素子４とを形成しているが、ＤＲＡＭ２のみを形成する製造方法であってもよい。その場合、標準電圧ロジック素子３、高電圧ロジック素子４の各構成部品のみを形成するプロセスは省略される。代表的には、バッファ層５２、ゲート電極金属膜７４、バッファ層７５、ゲート電極５１、６１、低濃度拡散層５２、６２、第２の拡散層５５、６５、サイドウォール形成膜７７、ロジック領域の電極１０５〜１０９等を形成するプロセスである。
【００８１】
上記半導体装置１の製造方法では、半導体基板１１に形成した溝１４内に、その溝１４の上部を残して、ゲート絶縁膜１５を介してワード線（ゲート電極）１６を埋め込むように形成し、また、溝１４の側壁の半導体基板１１表面側に第１の拡散層１３を形成し、さらに溝１４の上部を埋め込むように第１の絶縁膜（絶縁膜）１９を形成し、ワード線（ゲート電極）１６上に第１の絶縁膜１９を介してワード線（ゲート電極）１６にオーバラップする状態で第１の拡散層１３に達する接続孔２０を形成することから、接続孔２０内に形成される取り出し電極２０とゲート電極１６とはサイドウォール１７、第１の絶縁膜１９等によって離間され、しかもその間は例えば３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線１６と第１の拡散層１３に接続される取り出し電極２０との耐圧を確保することが可能になる。
【００８２】
また、半導体基板１１に形成した溝１４内にゲート絶縁膜１５を介してワード線（ゲート電極）１６を埋め込み、第１の拡散層１３を半導体基板１１表面側に形成することから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２１は第１の拡散層１３の半導体基板１１の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００８３】
また、第１の拡散層１３は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００８４】
また、ＤＲＡＭのワード線１６上層にシリサイド層１８を形成することから、ワード線１６の低抵抗化が図れ、微細化で問題となるワード線１６の遅延の問題が回避される。また、ロジック領域の第２の拡散層５５上層、第３の拡散層６５上層にシリサイド層５８、６８を形成することから、第２の拡散層５５、第３の拡散層６５へのコンタクト抵抗が低減される。
【００８５】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【００８６】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、メモリ素子（ＤＲＡＭ）領域の拡散層下部の基板濃度をセルトランジスタに要求されるほど濃くする必要がないので接合の電界を緩和することが可能になり、メモリ素子領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【００８７】
また、メモリ素子領域のセルトランジスタの実効的なチャネル長が延びるため、短チャネル効果を抑制し、トランジスタ特性の安定化を図ることができる。
【００８８】
また、メモリ素子領域の拡散層全面を取り出し電極とのコンタクトに使用するため、実効面積を有効に使用することができるので、拡散層のコンタクト抵抗を、そのセルデザインで実現可能な最低の抵抗値に抑制することが可能となる。
【００８９】
また、上部投影デザイン的に、メモリ素子領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。現在のＤＲＡＭ構造では、ワード線と取り出し電極間は２０ｎｍ〜３０ｎｍ程度の距離の確保が必要とされているが、本発明のメモリ素子（ＤＲＡＭ）構造では、この距離の確保が必要なくなる。また、ＤＲＡＭのメモリセル形成のネックとなっていたワード線と拡散層取り出しコンタクトとの層間耐圧確保も容易となる。
【００９０】
また、メモリ素子のワード線の上層にシリサイド層を形成することによって、ワード線の低抵抗化を実現し、微細加工化で問題となるワード線の遅延の問題を回避することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図１０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図１１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図１２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図１３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図１４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図１５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図１６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【符号の説明】
１…半導体装置、１１…半導体基板、１２…素子分離領域、１３…第１の拡散層、１４…溝、１５…ゲート絶縁膜、１６…ワード線、１８…シリサイド層、１９…第１の絶縁膜、２１…取り出し電極
Claims (3)
- メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、
半導体基板に素子分離領域を形成した後、メモリ素子領域の該半導体基板表面側に第１の拡散層を形成する工程と、
前記メモリ素子領域の半導体基板および前記素子分離領域の所定の位置に溝を形成する工程と、
前記溝内と前記半導体基板表面とにゲート絶縁膜を同時に形成する工程と、
前記溝の上部を残した状態で前記溝内を埋め込むようにワード線を形成すると共に、前記ロジック素子領域の前記半導体基板上に前記ゲート絶膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板に第２の拡散層を形成する工程と、
前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、
前記ワード線上層と前記第２の拡散層上層とにシリサイド層を同時に形成する工程と、
前記溝の上部を埋め込む絶縁膜を形成する工程と、
前記第１の拡散層上から前記ワード線上にかけて前記絶縁膜を介して前記ワード線にオーバラップする状態で前記第１の拡散層の表面全面に達する接続孔を形成する工程と、
前記接続孔内に、前記絶縁膜を介して前記ワード線にオーバラップする状態で、前記第１の拡散層の表面全面にコンタクトする取り出し電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記拡散層は深さ方向に不純物濃度が薄くなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ワード線はゲート電極を含むことを特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059523A JP4759819B2 (ja) | 2001-03-05 | 2001-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001059523A JP4759819B2 (ja) | 2001-03-05 | 2001-03-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261256A JP2002261256A (ja) | 2002-09-13 |
| JP4759819B2 true JP4759819B2 (ja) | 2011-08-31 |
Family
ID=18919073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001059523A Expired - Fee Related JP4759819B2 (ja) | 2001-03-05 | 2001-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4759819B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844591B1 (en) * | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
| US7442609B2 (en) * | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
| JP4591827B2 (ja) * | 2005-05-24 | 2010-12-01 | エルピーダメモリ株式会社 | リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 |
| JP2008108761A (ja) | 2006-10-23 | 2008-05-08 | Elpida Memory Inc | ダイナミックランダムアクセスメモリの製造方法 |
| US7745876B2 (en) * | 2007-02-21 | 2010-06-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same |
| KR101353343B1 (ko) * | 2007-09-18 | 2014-01-17 | 삼성전자주식회사 | 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들 |
| JP2009231772A (ja) | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
| JP5613033B2 (ja) | 2010-05-19 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2012089566A (ja) * | 2010-10-15 | 2012-05-10 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| KR102550789B1 (ko) * | 2016-03-28 | 2023-07-05 | 삼성전자주식회사 | 반도체 장치 |
| CN111696845A (zh) * | 2019-03-15 | 2020-09-22 | 浜松光子学株式会社 | 电子管 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318680A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JP2751909B2 (ja) * | 1996-02-26 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11154749A (ja) * | 1997-09-22 | 1999-06-08 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JP4199338B2 (ja) * | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
-
2001
- 2001-03-05 JP JP2001059523A patent/JP4759819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002261256A (ja) | 2002-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4635333B2 (ja) | 半導体装置の製造方法 | |
| JP3941133B2 (ja) | 半導体装置およびその製造方法 | |
| US6667503B2 (en) | Semiconductor trench capacitor | |
| JP3455097B2 (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| US20020113237A1 (en) | Semiconductor memory device for increasing access speed thereof | |
| US7122429B2 (en) | Semiconductor memory and method of manufacturing the same | |
| JP4759819B2 (ja) | 半導体装置の製造方法 | |
| JP2011129762A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003158201A (ja) | 半導体装置およびその製造方法 | |
| JP4759821B2 (ja) | 半導体装置の製造方法 | |
| JP2001077209A (ja) | 半導体装置の製造方法 | |
| JP4639524B2 (ja) | 半導体装置の製造方法 | |
| JPH04252071A (ja) | 半導体装置 | |
| JP2004095745A (ja) | 半導体装置およびその製造方法 | |
| JPH09116113A (ja) | 半導体装置及びその製造方法 | |
| JP5076168B2 (ja) | 半導体装置の製造方法 | |
| US20060051908A1 (en) | Method of fabricating semiconductor device | |
| JP4602818B2 (ja) | 半導体装置の製造方法 | |
| US7645653B2 (en) | Method for manufacturing a semiconductor device having a polymetal gate electrode structure | |
| JP2005203615A (ja) | 半導体記憶装置、半導体装置およびそれらの製造方法 | |
| JP2003078033A (ja) | 半導体装置およびその製造方法 | |
| JP5023415B2 (ja) | 半導体装置の製造方法 | |
| JP5003743B2 (ja) | 半導体装置とその製造方法 | |
| JP2003037185A (ja) | 半導体装置の作製方法 | |
| JP2004071733A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080110 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091009 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100304 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100506 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110523 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |