JP3455097B2 - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents
ダイナミック型半導体記憶装置及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】この発明は、トレンチキャパ
シタ構造のメモりセルを持つダイナミック型半導体記憶
装置（ＤＲＡＭ）とその製造方法に関する。
シタ構造のメモりセルを持つダイナミック型半導体記憶
装置（ＤＲＡＭ）とその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモりセルは、１個のＭＯＳ
トランジスタと１個のキャパシタにより構成される。こ
の様なＤＲＡＭのよく知られたメモりセル構造として、
トレンチキャパシタ構造がある。
トランジスタと１個のキャパシタにより構成される。こ
の様なＤＲＡＭのよく知られたメモりセル構造として、
トレンチキャパシタ構造がある。
【０００３】図３２は、従来の基板プレート型トレンチ
キャバシタ構造のメモリセルをビット線方向に切断した
断面図であり、図３３は同じくワード線方向に切断した
断面図である。このメモリセルは、１つのＭＯＳトラン
ジスタ２００と１つのキャバシタ３００とにより構成さ
れる。半導体基板１００のｎ型ウエル１０１上に形成さ
れたｐ型ウエル１０２は、素子分離絶縁膜１０３により
分離された複数の島状の素子領域に区画されている。Ｍ
ＯＳトランジスタ２００は各素子領域のｐ型ウェル１０
２にゲート絶縁膜２０１を介して形成されたゲート電極
２０２と、ゲート電極２０２に自己整合されて形成され
たｎ＋型ソース，ドレイン拡散層２０３，２０４により
構成されている。ゲート電極２０２は例えば、ポリシリ
コン膜２０２ａとＷＳｉ2 膜２０２ｂの積層膜により構
成され、これが一方向に連続的に配設されてワード線と
なる。
キャバシタ構造のメモリセルをビット線方向に切断した
断面図であり、図３３は同じくワード線方向に切断した
断面図である。このメモリセルは、１つのＭＯＳトラン
ジスタ２００と１つのキャバシタ３００とにより構成さ
れる。半導体基板１００のｎ型ウエル１０１上に形成さ
れたｐ型ウエル１０２は、素子分離絶縁膜１０３により
分離された複数の島状の素子領域に区画されている。Ｍ
ＯＳトランジスタ２００は各素子領域のｐ型ウェル１０
２にゲート絶縁膜２０１を介して形成されたゲート電極
２０２と、ゲート電極２０２に自己整合されて形成され
たｎ＋型ソース，ドレイン拡散層２０３，２０４により
構成されている。ゲート電極２０２は例えば、ポリシリ
コン膜２０２ａとＷＳｉ2 膜２０２ｂの積層膜により構
成され、これが一方向に連続的に配設されてワード線と
なる。
【０００４】キャバシタ３００は、基板１００に形成さ
れた溝３０１を用いて、溝３０１の内壁にキャパシタ絶
縁膜３０２を形成し、内部に蓄積電極３０３を埋め込ん
で形成されている。ｎ型ウェル１０１がキャパシタのプ
レート電極として用いられている。溝３０１の上部内壁
面には素子分離用の絶縁膜３０４が形成されている。
れた溝３０１を用いて、溝３０１の内壁にキャパシタ絶
縁膜３０２を形成し、内部に蓄積電極３０３を埋め込ん
で形成されている。ｎ型ウェル１０１がキャパシタのプ
レート電極として用いられている。溝３０１の上部内壁
面には素子分離用の絶縁膜３０４が形成されている。
【０００５】溝３０１の内部に埋め込まれた蓄積電極３
０３は、この蓄積電極３０３に重なるように拡散形成さ
れるＭＯＳトランジスタ２００のソース拡散層２０３と
接続される。ビット線４００は、ドレイン拡散層２０４
と接続されてワード線と直交する方向に配設される。こ
のメモリセル構造において、あるメモリセルのゲート電
極として機能するワード線は、ワード線方向に隣接する
メモりセルのキャパシタ領域上をゲート電極としては機
能しない通過ワード線として通過する。
０３は、この蓄積電極３０３に重なるように拡散形成さ
れるＭＯＳトランジスタ２００のソース拡散層２０３と
接続される。ビット線４００は、ドレイン拡散層２０４
と接続されてワード線と直交する方向に配設される。こ
のメモリセル構造において、あるメモリセルのゲート電
極として機能するワード線は、ワード線方向に隣接する
メモりセルのキャパシタ領域上をゲート電極としては機
能しない通過ワード線として通過する。
【０００６】このように、 従来の基板プレート型トレン
チキャパシタ構造のメモリセルにおいては、 キャパシタ
用溝３０１の内部に蓄積電極３０３を埋め込むため、 蓄
積電極３０３とｎ型ウエル１０１の間で構成されるキャ
バシタ３００の面積を大きいものとすることができ、メ
モりセルの微細化と高集積化が可能である。
チキャパシタ構造のメモリセルにおいては、 キャパシタ
用溝３０１の内部に蓄積電極３０３を埋め込むため、 蓄
積電極３０３とｎ型ウエル１０１の間で構成されるキャ
バシタ３００の面積を大きいものとすることができ、メ
モりセルの微細化と高集積化が可能である。
【０００７】
【発明が解決しようとする課題】従来のトレンチキャパ
シタ構造のメモりセルでは、メモリセル面積の縮小に伴
い、キャパシタ用溝の開口部の面積も縮小するため、キ
ャバシタ容量を確保するにはキャパシタ用溝の深さをよ
り深くする必要がある。しかし―般的に、 アスペクト比
の大きい溝を形成するのは困難である。アスペクト比の
増大を抑制し、かつキャパシタ容量を確保するために
は、比誘電率が大きい絶縁膜、例えば強誘電体膜をキャ
バシタ絶縁膜として用いる方法が考えられる。しかし、
従来のメモりセル構造では、以下の理由により、強誘電
体膜をキャパシタ絶縁膜として用いることが困難であっ
た。
シタ構造のメモりセルでは、メモリセル面積の縮小に伴
い、キャパシタ用溝の開口部の面積も縮小するため、キ
ャバシタ容量を確保するにはキャパシタ用溝の深さをよ
り深くする必要がある。しかし―般的に、 アスペクト比
の大きい溝を形成するのは困難である。アスペクト比の
増大を抑制し、かつキャパシタ容量を確保するために
は、比誘電率が大きい絶縁膜、例えば強誘電体膜をキャ
バシタ絶縁膜として用いる方法が考えられる。しかし、
従来のメモりセル構造では、以下の理由により、強誘電
体膜をキャパシタ絶縁膜として用いることが困難であっ
た。
【０００８】従来のトレンチキャパシタ構造では、キャ
パシタを埋め込み形成した後に、ＭＯＳトランジスタの
ソース，ドレイン拡散層が形成される。一般に強誘電体
は、８００℃程度の熱エ程を経ると膜の組成等が変化
し、誘電率が低下してリーク電流が増大する。従って、
強誘電体膜を用いたキャパシタを形成した後にソース，
ドレイン拡散層の不純物活性化等の熱工程が入ると、キ
ャパシタの性能劣化が大きい。また熱工程により例えば
強誘電体膜の酸素が離脱するといった組成変化や、強誘
電体膜と半導体基板あるいは蓄積電極との反応が生じる
可能性もある。
パシタを埋め込み形成した後に、ＭＯＳトランジスタの
ソース，ドレイン拡散層が形成される。一般に強誘電体
は、８００℃程度の熱エ程を経ると膜の組成等が変化
し、誘電率が低下してリーク電流が増大する。従って、
強誘電体膜を用いたキャパシタを形成した後にソース，
ドレイン拡散層の不純物活性化等の熱工程が入ると、キ
ャパシタの性能劣化が大きい。また熱工程により例えば
強誘電体膜の酸素が離脱するといった組成変化や、強誘
電体膜と半導体基板あるいは蓄積電極との反応が生じる
可能性もある。
【０００９】更に、従来のトレンチキャパシタ構造で
は、ＭＯＳトランジスタのゲート電極２０２がそのまま
ワード線として連続的に配設される。従って、図３３の
断面図に示すように、ゲート電極２０２が素子領域上か
らそのまま素子領域外まで延びるから、ＭＯＳトランジ
スタのバルク領域との間に大きな浮遊キャパシタンスが
入る。これは、メモりセルの高速性能を損なう原因とな
る。
は、ＭＯＳトランジスタのゲート電極２０２がそのまま
ワード線として連続的に配設される。従って、図３３の
断面図に示すように、ゲート電極２０２が素子領域上か
らそのまま素子領域外まで延びるから、ＭＯＳトランジ
スタのバルク領域との間に大きな浮遊キャパシタンスが
入る。これは、メモりセルの高速性能を損なう原因とな
る。
【００１０】この発明は、ゲート電極を素子領域のみに
局在させることより、浮遊キャパシタンスを低減して高
速性能を実現したトレンチキャパシタ構造を有するＤＲ
ＡＭとその製造方法を提供することを目的とする。
局在させることより、浮遊キャパシタンスを低減して高
速性能を実現したトレンチキャパシタ構造を有するＤＲ
ＡＭとその製造方法を提供することを目的とする。
【００１１】この発明はまた、キャパシタ絶縁膜として
強誘電体膜を使用して、高集積化することを可能とした
トレンチキヤパシタ構造を有するＤＲＡＭとその製造方
法を提供することを目的とする。
強誘電体膜を使用して、高集積化することを可能とした
トレンチキヤパシタ構造を有するＤＲＡＭとその製造方
法を提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るＤＲＡＭ
は、半導体基板と、この半導体基板に、素子分離溝に絶
縁膜を埋め込んで形成された素子分離領域により互いに
島状に分離されて配列形成された複数の素子領域と、各
素子領域に前記素子分離溝と同時に加工されて素子領域
の幅と概略同じ幅を持って素子領域上に局在させたゲー
ト電極が形成され、このゲート電極と整合されてソー
ス，ドレイン拡散層が形成された複数のＭＯＳトランジ
スタと、前記各素子領域の端部に位置するように前記半
導体基板に形成された複数のキャパシタ用溝と、各キャ
パシタ用溝の内壁に形成されたキャパシタ絶縁膜及び各
キャパシタ用溝内部に形成された電極を有する複数のキ
ャパシタと、各キャパシタの電極とそれぞれ対応する前
記ＭＯＳトランジスタのソース，ドレイン拡散層の一方
との間を接続する複数の接続導体と、前記複数のＭＯＳ
トランジスタのうち第１の方向に並ぶもののゲート電極
を連結するように配設されたワード線と、前記複数のＭ
ＯＳトランジスタのうち第１の方向と交差する第２の方
向に並ぶもののソース，ドレイン拡散層の他方を連結す
るように配設されたビット線とを備えたことを特徴とし
ている。
は、半導体基板と、この半導体基板に、素子分離溝に絶
縁膜を埋め込んで形成された素子分離領域により互いに
島状に分離されて配列形成された複数の素子領域と、各
素子領域に前記素子分離溝と同時に加工されて素子領域
の幅と概略同じ幅を持って素子領域上に局在させたゲー
ト電極が形成され、このゲート電極と整合されてソー
ス，ドレイン拡散層が形成された複数のＭＯＳトランジ
スタと、前記各素子領域の端部に位置するように前記半
導体基板に形成された複数のキャパシタ用溝と、各キャ
パシタ用溝の内壁に形成されたキャパシタ絶縁膜及び各
キャパシタ用溝内部に形成された電極を有する複数のキ
ャパシタと、各キャパシタの電極とそれぞれ対応する前
記ＭＯＳトランジスタのソース，ドレイン拡散層の一方
との間を接続する複数の接続導体と、前記複数のＭＯＳ
トランジスタのうち第１の方向に並ぶもののゲート電極
を連結するように配設されたワード線と、前記複数のＭ
ＯＳトランジスタのうち第１の方向と交差する第２の方
向に並ぶもののソース，ドレイン拡散層の他方を連結す
るように配設されたビット線とを備えたことを特徴とし
ている。
【００１３】この発明に係るＤＲＡＭはまた、半導体基
板と、この基板に互いに島状に分離されて配列形成され
た複数の素子領域と、各素子領域にゲート電極が形成さ
れ、このゲート電極と整合されてソース，ドレイン拡散
層が形成された複数のＭＯＳトランジスタと、前記各素
子領域の端部に位置するように前記基板に形成された複
数のキャパシタ用溝と、各キャパシタ用溝の内壁に形成
された強誘電体からなるキャパシタ絶縁膜及び各キャパ
シタ用溝内部に形成された電極を有する複数のキャパシ
タと、各キャパシタの電極とそれぞれ対応する前記ＭＯ
Ｓトランジスタのソース，ドレイン拡散層の一方との間
を接続する複数の接続導体と、前記複数のＭＯＳトラン
ジスタのうち第１の方向に並ぶもののゲート電極を連結
するように配設されたワード線と、前記複数のＭＯＳト
ランジスタのうち第１の方向と交差する第２の方向に並
ぶもののソース，ドレイン拡散層の他方を連結するよう
に配設されたビット線とを備えたことを特徴としてい
る。
板と、この基板に互いに島状に分離されて配列形成され
た複数の素子領域と、各素子領域にゲート電極が形成さ
れ、このゲート電極と整合されてソース，ドレイン拡散
層が形成された複数のＭＯＳトランジスタと、前記各素
子領域の端部に位置するように前記基板に形成された複
数のキャパシタ用溝と、各キャパシタ用溝の内壁に形成
された強誘電体からなるキャパシタ絶縁膜及び各キャパ
シタ用溝内部に形成された電極を有する複数のキャパシ
タと、各キャパシタの電極とそれぞれ対応する前記ＭＯ
Ｓトランジスタのソース，ドレイン拡散層の一方との間
を接続する複数の接続導体と、前記複数のＭＯＳトラン
ジスタのうち第１の方向に並ぶもののゲート電極を連結
するように配設されたワード線と、前記複数のＭＯＳト
ランジスタのうち第１の方向と交差する第２の方向に並
ぶもののソース，ドレイン拡散層の他方を連結するよう
に配設されたビット線とを備えたことを特徴としてい
る。
【００１４】この発明において好ましくは、キャパシタ
は、キャパシタ用溝の内壁に形成されたストロンチウム
・ルテニウム酸化物を含むプレート電極と、このプレー
ト電極表面に形成されたチタン酸バリウムストロンチウ
ムからなるキャパシタ絶縁膜と、このキャパシタ絶縁膜
が形成された前記キャパシタ用溝に埋め込まれたストロ
ンチウム・ルテニウム酸化物からなる電極とを有するも
のとする。
は、キャパシタ用溝の内壁に形成されたストロンチウム
・ルテニウム酸化物を含むプレート電極と、このプレー
ト電極表面に形成されたチタン酸バリウムストロンチウ
ムからなるキャパシタ絶縁膜と、このキャパシタ絶縁膜
が形成された前記キャパシタ用溝に埋め込まれたストロ
ンチウム・ルテニウム酸化物からなる電極とを有するも
のとする。
【００１５】またこの発明において好ましくは、各ビッ
ト線のソース，ドレイン拡散層とのコンタクト部は、隣
接する２本のワード線の間に、２層の絶縁膜により隔て
られて自己整合されて形成されているものとする。
ト線のソース，ドレイン拡散層とのコンタクト部は、隣
接する２本のワード線の間に、２層の絶縁膜により隔て
られて自己整合されて形成されているものとする。
【００１６】更にこの発明において好ましくは、各ワー
ド線が、キャパシタの領域上方を通過するように配設さ
れ、接続導体はワード線の下部でキャパシタの電極に接
続される。
ド線が、キャパシタの領域上方を通過するように配設さ
れ、接続導体はワード線の下部でキャパシタの電極に接
続される。
【００１７】この発明によるＤＲＡＭの製造方法は、半
導体基板にゲート絶縁膜を介してゲート電極材料膜を形
成する工程と、前記ゲート電極材料膜及びゲート絶縁膜
を島状に分離された複数の素子領域に残すようにエッチ
ングし、引き続き素子領域周囲の半導体基板を所定深さ
エッチして素子分離用溝を形成する工程と、前記素子分
離用溝に素子分離用絶縁膜を埋め込み形成する工程と、
前記各素子領域に残された前記ゲート電極材料膜をパタ
ーニングして素子領域の幅と同じ幅を持つゲート電極を
形成し、形成されたゲート電極をマスクとして不純物を
ドープしてソース，ドレイン拡散層を形成して複数のＭ
ＯＳトランジスタを形成する工程と、前記各ゲート電極
の側壁に側壁絶縁膜を形成する工程と、前記各素子領域
の端部に位置する複数の開口を有するマスク用絶縁膜を
形成する工程と、前記マスク用絶縁膜の開口を介して前
記半導体基板を所定深さエッチングして複数のキャパシ
タ用溝を形成する工程と、前記各キャパシタ用溝の内壁
にキャパシタ絶縁膜を形成した後、各キャパシタ用溝内
に電極を埋め込んで複数のキャパシタを形成する工程
と、前記複数のキャパシタの電極を対応する前記ＭＯＳ
トランジスタのソース，ドレイン拡散層の一方に接続す
る接続導体を形成する工程と、前記複数のＭＯＳトラン
ジスタのうち第１の方向に並ぶもののゲート電極を接続
するワード線を形成する工程と、前記複数のＭＯＳトラ
ンジスタのうち前記第１の方向と交差する第２の方向に
並ぶもののソース，ドレイン拡散層の他方を接続するビ
ット線を形成する工程とを有することを特徴としてい
る。
導体基板にゲート絶縁膜を介してゲート電極材料膜を形
成する工程と、前記ゲート電極材料膜及びゲート絶縁膜
を島状に分離された複数の素子領域に残すようにエッチ
ングし、引き続き素子領域周囲の半導体基板を所定深さ
エッチして素子分離用溝を形成する工程と、前記素子分
離用溝に素子分離用絶縁膜を埋め込み形成する工程と、
前記各素子領域に残された前記ゲート電極材料膜をパタ
ーニングして素子領域の幅と同じ幅を持つゲート電極を
形成し、形成されたゲート電極をマスクとして不純物を
ドープしてソース，ドレイン拡散層を形成して複数のＭ
ＯＳトランジスタを形成する工程と、前記各ゲート電極
の側壁に側壁絶縁膜を形成する工程と、前記各素子領域
の端部に位置する複数の開口を有するマスク用絶縁膜を
形成する工程と、前記マスク用絶縁膜の開口を介して前
記半導体基板を所定深さエッチングして複数のキャパシ
タ用溝を形成する工程と、前記各キャパシタ用溝の内壁
にキャパシタ絶縁膜を形成した後、各キャパシタ用溝内
に電極を埋め込んで複数のキャパシタを形成する工程
と、前記複数のキャパシタの電極を対応する前記ＭＯＳ
トランジスタのソース，ドレイン拡散層の一方に接続す
る接続導体を形成する工程と、前記複数のＭＯＳトラン
ジスタのうち第１の方向に並ぶもののゲート電極を接続
するワード線を形成する工程と、前記複数のＭＯＳトラ
ンジスタのうち前記第１の方向と交差する第２の方向に
並ぶもののソース，ドレイン拡散層の他方を接続するビ
ット線を形成する工程とを有することを特徴としてい
る。
【００１８】この発明によると、メモりセルのＭＯＳト
ランジスタのゲート電極が、島状に区画された素子領域
に、素子領域の幅と概略同じ幅をもって局在した状態に
形成される。具体的には、半導体基板上にゲート絶縁膜
を介してゲート電極材料膜を形成した状態で、そのゲー
ト電極材料膜を含んで基板の素子分離用溝の加工を行う
ことにより、素子領域に整合されたゲート電極幅が得ら
れる。この様に各素子領域に局在させたゲート電極は、
ワード線により一方向に共通接続される。従って、ゲー
ト電極をそのままワード線として連続させた従来のＤＲ
ＡＭ構造と比べて、ワード線の浮遊キャパシタンスが小
さくなり、ＤＲＡＭの高速性能が実現できる。
ランジスタのゲート電極が、島状に区画された素子領域
に、素子領域の幅と概略同じ幅をもって局在した状態に
形成される。具体的には、半導体基板上にゲート絶縁膜
を介してゲート電極材料膜を形成した状態で、そのゲー
ト電極材料膜を含んで基板の素子分離用溝の加工を行う
ことにより、素子領域に整合されたゲート電極幅が得ら
れる。この様に各素子領域に局在させたゲート電極は、
ワード線により一方向に共通接続される。従って、ゲー
ト電極をそのままワード線として連続させた従来のＤＲ
ＡＭ構造と比べて、ワード線の浮遊キャパシタンスが小
さくなり、ＤＲＡＭの高速性能が実現できる。
【００１９】またこの発明では、キャパシタ絶縁膜とし
て強誘電体膜を用いている。これは、ＭＯＳトランジス
タ形成後にトレンチキャパシタを形成するという工程を
採用することにより、初めて実現できたものである。即
ち、ソース，ドレイン拡散層形成には、不純物活性化の
ための高温熱工程が必要であるが、キャパシタ絶縁膜と
しての強誘電体膜をその高温熱工程の後に形成すること
により、熱に弱い強誘電体膜の特性劣化が防止される。
そして、強誘電体膜をキャパシタ絶縁膜として用いるこ
とにより、小さい占有面積で大きな蓄積容量を得ること
が可能となる。
て強誘電体膜を用いている。これは、ＭＯＳトランジス
タ形成後にトレンチキャパシタを形成するという工程を
採用することにより、初めて実現できたものである。即
ち、ソース，ドレイン拡散層形成には、不純物活性化の
ための高温熱工程が必要であるが、キャパシタ絶縁膜と
しての強誘電体膜をその高温熱工程の後に形成すること
により、熱に弱い強誘電体膜の特性劣化が防止される。
そして、強誘電体膜をキャパシタ絶縁膜として用いるこ
とにより、小さい占有面積で大きな蓄積容量を得ること
が可能となる。
【００２０】特にトレンチキャパシタを、ストロンチウ
ム・ルテニウム酸化物を含むプレート電極と、このプレ
ート電極表面に形成されたチタン酸バリウムストロンチ
ウムからなるキャパシタ絶縁膜と、このキャパシタ絶縁
膜が形成されたキャパシタ用溝に埋め込まれたストロン
チウム・ルテニウム酸化物からなる電極とから構成する
ことにより、大きな蓄積容量を持ち、且つ電流リークの
ない信頼性の高いキャパシタが得られる。
ム・ルテニウム酸化物を含むプレート電極と、このプレ
ート電極表面に形成されたチタン酸バリウムストロンチ
ウムからなるキャパシタ絶縁膜と、このキャパシタ絶縁
膜が形成されたキャパシタ用溝に埋め込まれたストロン
チウム・ルテニウム酸化物からなる電極とから構成する
ことにより、大きな蓄積容量を持ち、且つ電流リークの
ない信頼性の高いキャパシタが得られる。
【００２１】更にこの発明において、ビット線のソー
ス，ドレイン拡散層とのコンタクト部を隣接する２本の
ワード線の間に、２層の絶縁膜により隔てられて自己整
合された状態で形成することにより、ビット線とワード
線の短絡を確実に防止しながら、狭いワード線の間でビ
ット線をコンタクトさせることができ、これによりＤＲ
ＡＭの高集積化を図ることができる。
ス，ドレイン拡散層とのコンタクト部を隣接する２本の
ワード線の間に、２層の絶縁膜により隔てられて自己整
合された状態で形成することにより、ビット線とワード
線の短絡を確実に防止しながら、狭いワード線の間でビ
ット線をコンタクトさせることができ、これによりＤＲ
ＡＭの高集積化を図ることができる。
【００２２】更にまたこの発明において、ワード線がキ
ャパシタの領域上方を通過するように配設すると共に、
キャパシタとＭＯＳトランジスタを接続する接続導体を
ワード線の下部でキャパシタの蓄積電極に接続されるよ
うにすることにより、ワード線ピッチが微細化された場
合にも、このワード線ピッチに制限されることなく、接
続導体を大きな面積でキャパシタの蓄積電極に接続する
ことができる。
ャパシタの領域上方を通過するように配設すると共に、
キャパシタとＭＯＳトランジスタを接続する接続導体を
ワード線の下部でキャパシタの蓄積電極に接続されるよ
うにすることにより、ワード線ピッチが微細化された場
合にも、このワード線ピッチに制限されることなく、接
続導体を大きな面積でキャパシタの蓄積電極に接続する
ことができる。
【００２３】
【発明の実施の形態】図１は、この発明の一実施例によ
るＤＲＡＭのメモりセルアレイ構造を示すレイアウトで
あり、図２は図１のＡ−Ａ′断面図、図３は同じくＢ−
Ｂ′断面図である。半導体基板１はこの実施例の場合、
ｐ＋型シリコン基板１１を出発基板としている。ｐ＋型
シリコン基板１１の表面にはエピタキシャル層が形成さ
れ、このエピタキシャル層のメモりセルアレイ領域にｐ
型ウェル１２が形成されている。ｐ型ウェル１２は、浅
く形成された素子分離用溝１４とこれに埋め込まれた素
子分離用絶縁膜１５によって、複数の島状の素子領域１
３に区画されている。各素子領域１３は、細長い矩形パ
ターンに加工されている。
るＤＲＡＭのメモりセルアレイ構造を示すレイアウトで
あり、図２は図１のＡ−Ａ′断面図、図３は同じくＢ−
Ｂ′断面図である。半導体基板１はこの実施例の場合、
ｐ＋型シリコン基板１１を出発基板としている。ｐ＋型
シリコン基板１１の表面にはエピタキシャル層が形成さ
れ、このエピタキシャル層のメモりセルアレイ領域にｐ
型ウェル１２が形成されている。ｐ型ウェル１２は、浅
く形成された素子分離用溝１４とこれに埋め込まれた素
子分離用絶縁膜１５によって、複数の島状の素子領域１
３に区画されている。各素子領域１３は、細長い矩形パ
ターンに加工されている。
【００２４】この様に区画された各素子領域１３にＭＯ
Ｓトランジスタ２が形成され、また素子領域１３の端部
に形成されたキャパシタ用溝３１を利用してキャパシタ
３が埋め込み形成されている。
Ｓトランジスタ２が形成され、また素子領域１３の端部
に形成されたキャパシタ用溝３１を利用してキャパシタ
３が埋め込み形成されている。
【００２５】ＭＯＳトランジスタ２は、素子領域１３の
ｐ型ウェル１２の表面にゲート絶縁膜２１を介して形成
されたゲート電極２２と、このゲート電極２２に自己整
合されたドレイン，ソース拡散層２３，２４とを有す
る。ゲート電極２２は、後に説明する製造工程で明らか
にするように、矩形の素子領域１３の加工と同時に幅が
決定される。即ち図３に示すように、ゲート電極２２
は、素子領域１３の幅と同じ幅をもって、各ＭＯＳトラ
ンジスタ２毎に分離されて形成されている。この実施例
の場合、ゲート電極２２の幅と素子領域１３の幅は等し
いが、厳密に等しいことは必ずしも必要ではなく、概略
同じであればよい。
ｐ型ウェル１２の表面にゲート絶縁膜２１を介して形成
されたゲート電極２２と、このゲート電極２２に自己整
合されたドレイン，ソース拡散層２３，２４とを有す
る。ゲート電極２２は、後に説明する製造工程で明らか
にするように、矩形の素子領域１３の加工と同時に幅が
決定される。即ち図３に示すように、ゲート電極２２
は、素子領域１３の幅と同じ幅をもって、各ＭＯＳトラ
ンジスタ２毎に分離されて形成されている。この実施例
の場合、ゲート電極２２の幅と素子領域１３の幅は等し
いが、厳密に等しいことは必ずしも必要ではなく、概略
同じであればよい。
【００２６】キャパシタ３は、後に詳細に説明するよう
に、ＭＯＳトランジスタ２を形成した後に形成されるも
ので、キャパシタ用溝３１の内壁に形成されたプレート
電極３２、この上に形成されたキャパシタ絶縁膜３３、
及び埋め込まれた蓄積電極３４を有する。この実施例の
場合、キャパシタ絶縁膜３３は強誘電体であるチタン酸
バリウムストロンチウム（ＢＳＴＯ）膜であり、蓄積電
極３４はストロンチウム・ルテニウム酸化物（ＳＲＯ）
膜である。プレート電極３２には、少なくともＳＲＯを
含む導体膜が用いられるが、この実施例では、チタン・
シリサイド（ＴｉＳｉ2／チタン・ナイトライド（Ｔｉ
Ｎ）／ＳＲＯの積層膜が用いられている。
に、ＭＯＳトランジスタ２を形成した後に形成されるも
ので、キャパシタ用溝３１の内壁に形成されたプレート
電極３２、この上に形成されたキャパシタ絶縁膜３３、
及び埋め込まれた蓄積電極３４を有する。この実施例の
場合、キャパシタ絶縁膜３３は強誘電体であるチタン酸
バリウムストロンチウム（ＢＳＴＯ）膜であり、蓄積電
極３４はストロンチウム・ルテニウム酸化物（ＳＲＯ）
膜である。プレート電極３２には、少なくともＳＲＯを
含む導体膜が用いられるが、この実施例では、チタン・
シリサイド（ＴｉＳｉ2／チタン・ナイトライド（Ｔｉ
Ｎ）／ＳＲＯの積層膜が用いられている。
【００２７】各キャパシタ３の蓄積電極３４と対応する
ＭＯＳトランジスタ２のソース拡散層２４の間は接続導
体４により接続される。各素子領域１３に局在させたＭ
ＯＳトランジスタ２のゲート電極２２は、図１のＹ方向
に並ぶものが共通にワード線５に接続される。また各Ｍ
ＯＳトランジスタ２のドレイン拡散層２３は、ワード線
５上を交差して図１のＸ方向に走るビット線６に共通接
続される。
ＭＯＳトランジスタ２のソース拡散層２４の間は接続導
体４により接続される。各素子領域１３に局在させたＭ
ＯＳトランジスタ２のゲート電極２２は、図１のＹ方向
に並ぶものが共通にワード線５に接続される。また各Ｍ
ＯＳトランジスタ２のドレイン拡散層２３は、ワード線
５上を交差して図１のＸ方向に走るビット線６に共通接
続される。
【００２８】図２に示すように、各ゲート電極２２の側
壁には、シリコン窒化膜からなる側壁絶縁膜２６が形成
され、更に各ゲート電極２２を連結するワード線５の側
壁にもシリコン窒化膜からなる側壁絶縁膜４６が形成さ
れている。そして、ビット線６のドレイン拡散層２３と
のコンタクト部５１は、後に詳細に説明するように、隣
接する２本のワード線５の間に、２層の絶縁膜２６，４
６により隔てられて自己整合的に形成されている。
壁には、シリコン窒化膜からなる側壁絶縁膜２６が形成
され、更に各ゲート電極２２を連結するワード線５の側
壁にもシリコン窒化膜からなる側壁絶縁膜４６が形成さ
れている。そして、ビット線６のドレイン拡散層２３と
のコンタクト部５１は、後に詳細に説明するように、隣
接する２本のワード線５の間に、２層の絶縁膜２６，４
６により隔てられて自己整合的に形成されている。
【００２９】また、図１及び図２に示すように、ワード
線５はそれぞれ、キャパシタ３の領域上方を通過するよ
うに配設されるが、キャパシタ３の蓄積電極３４とソー
ス拡散層２４を接続する接続導体４は、ワード線５とオ
ーバーラップしており、ワード線５の下で蓄積電極３４
に接続されている。
線５はそれぞれ、キャパシタ３の領域上方を通過するよ
うに配設されるが、キャパシタ３の蓄積電極３４とソー
ス拡散層２４を接続する接続導体４は、ワード線５とオ
ーバーラップしており、ワード線５の下で蓄積電極３４
に接続されている。
【００３０】この実施例のＤＲＡＭの製造工程を、図４
以下を参照して説明する。図４及び図５は、基板１に島
状の素子領域１３を加工した状態のレイアウトとそのＡ
−Ａ断面図である。基板１のｐ型ウェル１２上に、ゲー
ト絶縁膜２１を介して、ゲート電極材料膜として約１０
０ｎｍの多結晶シリコン膜２２ａを形成し、更にこの上
に約１００ｎｍのシリコン窒化膜２５を形成する。その
後、通常のリソグラフィ技術により、細長い矩形の素子
領域１３となる部分にエッチングマスク（図示せず）を
形成し、素子分離領域のシリコン窒化膜２５、多結晶シ
リコン膜２２ａ及びゲート絶縁膜２１をエッチングし、
引き続き基板１を反応性イオンエッチング（ＲＩＥ）法
により、例えば２００ｎｍの深さエッチングすることに
より、素子分離用溝１４を形成する。これにより、素子
分離用溝１４に囲まれる形で細長い矩形パターンの素子
領域１３が、それらの上にゲート電極材料膜２２ａが残
された状態で配列形成されることになる。
以下を参照して説明する。図４及び図５は、基板１に島
状の素子領域１３を加工した状態のレイアウトとそのＡ
−Ａ断面図である。基板１のｐ型ウェル１２上に、ゲー
ト絶縁膜２１を介して、ゲート電極材料膜として約１０
０ｎｍの多結晶シリコン膜２２ａを形成し、更にこの上
に約１００ｎｍのシリコン窒化膜２５を形成する。その
後、通常のリソグラフィ技術により、細長い矩形の素子
領域１３となる部分にエッチングマスク（図示せず）を
形成し、素子分離領域のシリコン窒化膜２５、多結晶シ
リコン膜２２ａ及びゲート絶縁膜２１をエッチングし、
引き続き基板１を反応性イオンエッチング（ＲＩＥ）法
により、例えば２００ｎｍの深さエッチングすることに
より、素子分離用溝１４を形成する。これにより、素子
分離用溝１４に囲まれる形で細長い矩形パターンの素子
領域１３が、それらの上にゲート電極材料膜２２ａが残
された状態で配列形成されることになる。
【００３１】その後、基板全面に約４００ｎｍのシリコ
ン酸化膜をＣＶＤ法により堆積し、ＲＩＥ等の異方性エ
ッチングを行って、図６に示すように素子分離用溝１４
に素子分離用絶縁膜１５として残置する。
ン酸化膜をＣＶＤ法により堆積し、ＲＩＥ等の異方性エ
ッチングを行って、図６に示すように素子分離用溝１４
に素子分離用絶縁膜１５として残置する。
【００３２】次に、図７のレイアウト及び図８の断面図
に示すように、通常のリソグラフィ法とエッチング技術
を用いて、シリコン窒化膜２５と多結晶シリコン膜２２
ａを加工して、各素子領域１３にゲート電極２２を形成
する。図１に示すワード線５の方向（Ｙ方向）に関して
は、素子領域１３の加工時にゲート電極材料膜２２ａも
同時にパターン加工されているため、このエッチング工
程ではワード線５と直交するＸ方向にゲート電極材料膜
を加工することにより、図７に示すように、素子領域１
３と同じ幅を持つゲート電極２２を各素子領域１３上に
局在させて形成することが可能である。
に示すように、通常のリソグラフィ法とエッチング技術
を用いて、シリコン窒化膜２５と多結晶シリコン膜２２
ａを加工して、各素子領域１３にゲート電極２２を形成
する。図１に示すワード線５の方向（Ｙ方向）に関して
は、素子領域１３の加工時にゲート電極材料膜２２ａも
同時にパターン加工されているため、このエッチング工
程ではワード線５と直交するＸ方向にゲート電極材料膜
を加工することにより、図７に示すように、素子領域１
３と同じ幅を持つゲート電極２２を各素子領域１３上に
局在させて形成することが可能である。
【００３３】次に、図９に示すように、不純物のイオン
注入により、ｎ＋型ドレイン，ソース拡散層２３，２４
を形成する。具体的には例えば、Ａｓ（砒素) を加速電
圧１５ＫｅＶ、ドーズ量２Ｅ１４／ｃｍ2イオン注入
し、活性化のための熱処理を窒素雰囲気中で８００℃，
１０分間行うことにより、ドレイン，ソース拡散層２
３，２４が形成される。以上により、ＭＯＳトランジス
タ２が完成する。
注入により、ｎ＋型ドレイン，ソース拡散層２３，２４
を形成する。具体的には例えば、Ａｓ（砒素) を加速電
圧１５ＫｅＶ、ドーズ量２Ｅ１４／ｃｍ2イオン注入
し、活性化のための熱処理を窒素雰囲気中で８００℃，
１０分間行うことにより、ドレイン，ソース拡散層２
３，２４が形成される。以上により、ＭＯＳトランジス
タ２が完成する。
【００３４】次に、図９に示すように、ゲート電極２２
及びこの上のシリコン窒化膜２５の側壁に側壁絶縁膜２
６を形成する。この側壁絶縁膜２６は例えば、シリコン
室化膜をＣＶＤ法を用いて全面に堆積した後、 ＲＩＥ等
の異方性エッチング技術を用いてエッチングすることに
より形成することができる。
及びこの上のシリコン窒化膜２５の側壁に側壁絶縁膜２
６を形成する。この側壁絶縁膜２６は例えば、シリコン
室化膜をＣＶＤ法を用いて全面に堆積した後、 ＲＩＥ等
の異方性エッチング技術を用いてエッチングすることに
より形成することができる。
【００３５】次に、図１０のレイアウト及びそのＡ−
Ａ′断面図である図１１に示すように、例えば膜厚２０
ｎｍのシリコン窒化膜２７と膜厚３００ｎｍのポロン添
加シリコン酸化膜（ＢＳＧ膜）２８を全面に堆積し、こ
れを通常のリソグラフィとエッチングによりパターン形
成して、各素子領域１３の端部に開口２９を開けた、キ
ャパシタ用溝を形成するためのマスクを作る。シリコン
室化膜２７はＢＳＧ膜２８からシリコン基板１ヘボロン
等の不純物の拡散を防止する役割、 およびＢＳＧ膜２８
を除去する時にエッチングストッパの役割を果たす。更
に、素子分離領域に埋め込まれた絶縁膜１４を除去する
（図示せず) 。
Ａ′断面図である図１１に示すように、例えば膜厚２０
ｎｍのシリコン窒化膜２７と膜厚３００ｎｍのポロン添
加シリコン酸化膜（ＢＳＧ膜）２８を全面に堆積し、こ
れを通常のリソグラフィとエッチングによりパターン形
成して、各素子領域１３の端部に開口２９を開けた、キ
ャパシタ用溝を形成するためのマスクを作る。シリコン
室化膜２７はＢＳＧ膜２８からシリコン基板１ヘボロン
等の不純物の拡散を防止する役割、 およびＢＳＧ膜２８
を除去する時にエッチングストッパの役割を果たす。更
に、素子分離領域に埋め込まれた絶縁膜１４を除去する
（図示せず) 。
【００３６】次に、図１２のレイアウト及びそのＡ−
Ａ′断面である図１３に示すように、基板１を例えば５
００ｎｍの深さエッチングして、ｐ型ウェル１２より僅
かに深いキャパシタ用溝３１ａを形成する。この後、 キ
ャパシタ用溝３１ａの側壁に絶縁膜３５を形成する。こ
の絶縁膜３５は例えば、ＣＶＤ法により膜厚２５ｎｍの
シリコン酸化膜の全面に堆積し、これにＲＩＥ等の異方
性エッチングを行うことにより、形成される。キャパシ
タ用溝３１ａの底面は露出させる。
Ａ′断面である図１３に示すように、基板１を例えば５
００ｎｍの深さエッチングして、ｐ型ウェル１２より僅
かに深いキャパシタ用溝３１ａを形成する。この後、 キ
ャパシタ用溝３１ａの側壁に絶縁膜３５を形成する。こ
の絶縁膜３５は例えば、ＣＶＤ法により膜厚２５ｎｍの
シリコン酸化膜の全面に堆積し、これにＲＩＥ等の異方
性エッチングを行うことにより、形成される。キャパシ
タ用溝３１ａの底面は露出させる。
【００３７】そして、露出したキャパシタ用溝３１ａの
底面を、ＢＳＧ膜２８および側壁絶縁膜３５をマスクと
してＲＩＥ等の異方性エッチングにより更にエッチング
して、図１４に示すようにキャパシタ用溝３１ｂを形成
する。以上の２段階の溝３１ａ，３１ｂの加工により得
られる最終的なキャパシタ用溝３１の深さは、約８００
ｎｍとする。
底面を、ＢＳＧ膜２８および側壁絶縁膜３５をマスクと
してＲＩＥ等の異方性エッチングにより更にエッチング
して、図１４に示すようにキャパシタ用溝３１ｂを形成
する。以上の２段階の溝３１ａ，３１ｂの加工により得
られる最終的なキャパシタ用溝３１の深さは、約８００
ｎｍとする。
【００３８】次に、図１５に示すように、プレート電極
３２、キャパシタ絶縁膜３３及び蓄積電極３４を順次堆
積形成する。プレート電極３２は例えば、膜厚２０ｎｍ
のチタン（Ｔｉ）膜をＣＶＤ法により堆積し、続いて膜
厚２０ｎｍのチタン・ナイトライド（ＴｉＮ）膜をＣＶ
Ｄ法により堆積した後、窒素雰囲気中で６００℃，３０
分の熱処理を行うことにより形成される。これにより、
溝３１の基板１が露出した内壁に接するＴｉ膜部分は、
シリコンとの反応により、チタン・シリサイド（ＴｉＳ
ｉ2 ）膜となる。プレート電極３２の表面には更に、膜
厚２０ｎｍのストロンチウム・ルテニウム酸化物（ＳＲ
Ｏ）膜をＣＶＤ法により形成する。キャパシタ絶縁膜３
３としては、膜厚２０ｎｍのチタン酸バリウムストロン
チウム（ＢＳＴＯ）膜を例えばＣＶＤ法により形成す
る。蓄積電極３４としては、膜厚２００ｎｍのＳＲＯ膜
をＣＶＤ法により堆積して、溝３１を完全に埋め込む。
３２、キャパシタ絶縁膜３３及び蓄積電極３４を順次堆
積形成する。プレート電極３２は例えば、膜厚２０ｎｍ
のチタン（Ｔｉ）膜をＣＶＤ法により堆積し、続いて膜
厚２０ｎｍのチタン・ナイトライド（ＴｉＮ）膜をＣＶ
Ｄ法により堆積した後、窒素雰囲気中で６００℃，３０
分の熱処理を行うことにより形成される。これにより、
溝３１の基板１が露出した内壁に接するＴｉ膜部分は、
シリコンとの反応により、チタン・シリサイド（ＴｉＳ
ｉ2 ）膜となる。プレート電極３２の表面には更に、膜
厚２０ｎｍのストロンチウム・ルテニウム酸化物（ＳＲ
Ｏ）膜をＣＶＤ法により形成する。キャパシタ絶縁膜３
３としては、膜厚２０ｎｍのチタン酸バリウムストロン
チウム（ＢＳＴＯ）膜を例えばＣＶＤ法により形成す
る。蓄積電極３４としては、膜厚２００ｎｍのＳＲＯ膜
をＣＶＤ法により堆積して、溝３１を完全に埋め込む。
【００３９】次に、ＢＳＧ膜２８の上部に堆積した蓄積
電極３４をＣＭＰ技術を用いて除去した後、更にＲＩＥ
法により蓄積電極３４を半導体基板１の表面高さ位置ま
でエッチバックして、キャパシタ用溝３１内に埋め込
む。更に露出したキャパシタ絶縁膜３３及びプレート電
極３２をＣＤＥ（Chemical Dry Etching）技術を用いて
除去して、図１６の構造を得る。
電極３４をＣＭＰ技術を用いて除去した後、更にＲＩＥ
法により蓄積電極３４を半導体基板１の表面高さ位置ま
でエッチバックして、キャパシタ用溝３１内に埋め込
む。更に露出したキャパシタ絶縁膜３３及びプレート電
極３２をＣＤＥ（Chemical Dry Etching）技術を用いて
除去して、図１６の構造を得る。
【００４０】次に、図１７に示すように、例えば弗化ア
ンモニウム溶液によリＢＳＧ膜２８及びキャパシタ用溝
３１の側壁絶縁膜３５の基板上の部分をエッチング除去
する。このとき、シリコン窒化膜２７がエッチングスト
ッパとして働く。その後加熱した燐酸によリシリコン室
化膜２７をエッチング除去する。以上により、図１７に
示すようにトレンチ構造のキャバシタ３が完成する。
ンモニウム溶液によリＢＳＧ膜２８及びキャパシタ用溝
３１の側壁絶縁膜３５の基板上の部分をエッチング除去
する。このとき、シリコン窒化膜２７がエッチングスト
ッパとして働く。その後加熱した燐酸によリシリコン室
化膜２７をエッチング除去する。以上により、図１７に
示すようにトレンチ構造のキャバシタ３が完成する。
【００４１】次に、基板全面に、突出するゲート電極部
分が埋め込まれるようにシリコン酸化膜４１を堆積し、
これをＣＭＰ技術によりゲート電極２２上のシリコン窒
化膜２５が露出するまで除去することにより、ゲート電
極２２の間の空間にシリコン酸化膜４１が平坦に埋め込
まれた状態とする。更に、通常のリソグラフィとエッチ
ングにより、シリコン酸化膜４１の各メモりセルの蓄積
電極３４からソース拡散層２４にまたがる領域に開口４
２を開ける。図１８はこの状態のレイアウトを示し、図
１９はそのＡ−Ａ′断面を示している。
分が埋め込まれるようにシリコン酸化膜４１を堆積し、
これをＣＭＰ技術によりゲート電極２２上のシリコン窒
化膜２５が露出するまで除去することにより、ゲート電
極２２の間の空間にシリコン酸化膜４１が平坦に埋め込
まれた状態とする。更に、通常のリソグラフィとエッチ
ングにより、シリコン酸化膜４１の各メモりセルの蓄積
電極３４からソース拡散層２４にまたがる領域に開口４
２を開ける。図１８はこの状態のレイアウトを示し、図
１９はそのＡ−Ａ′断面を示している。
【００４２】次に、図２０に示すように、各開口４２内
に、蓄積電極３４とソース拡散層２４とを連結する接続
導体４を埋め込み形成する。この工程は例えば、全面に
２００ｎｍ程度の多結晶シリコン膜をＣＶＤ法により堆
積し、ＣＭＰ又はエッチバック等を用いてゲート電極２
２上のシリコン窒化膜２５が露出するまで多結晶シリコ
ン膜を除去し、更にエッチバックして、開口４２内に５
０ｎｍ程度の多結晶シリコン膜を接続導体４として残置
する。接続導体４上には膜厚１００ｎｍ程度のシリコン
室化膜４３を埋め込む。更に図２１に示すように、接続
導体４が埋め込まれた開口４２に、シリコン酸化膜４４
を表面が平坦になるように埋め込む。
に、蓄積電極３４とソース拡散層２４とを連結する接続
導体４を埋め込み形成する。この工程は例えば、全面に
２００ｎｍ程度の多結晶シリコン膜をＣＶＤ法により堆
積し、ＣＭＰ又はエッチバック等を用いてゲート電極２
２上のシリコン窒化膜２５が露出するまで多結晶シリコ
ン膜を除去し、更にエッチバックして、開口４２内に５
０ｎｍ程度の多結晶シリコン膜を接続導体４として残置
する。接続導体４上には膜厚１００ｎｍ程度のシリコン
室化膜４３を埋め込む。更に図２１に示すように、接続
導体４が埋め込まれた開口４２に、シリコン酸化膜４４
を表面が平坦になるように埋め込む。
【００４３】次に、図２２のレイアウト及びそのＡ−Ａ
断面である図２３に示すように、シリコン酸化膜４１及
び４４に、通常のリソグラフィ法とエッチング技術を用
いて、ワード線埋め込み用の溝４５を深さ２００ｎｍ程
度加工する。このとき溝２５は、ゲート電極２２の上部
ではシリコン窒化膜２５により分断された状態になる。
そこで、ゲート電極２２上のシリコン窒化膜２５をＣＤ
Ｅ法により除去して、溝４５内にゲート電極２２を露出
させる。このシリコン窒化膜２５の除去にＲＩＥ等の異
方性エッチングを用いれば、側壁絶縁膜２６を残してゲ
ート電極２２上のシリコン窒化膜２５のみを除去するこ
とができる。続いて、膜厚５０ｎｍ程度のシリコン窒化
膜４６を全面に堆積した後、これをＲＩＥによりエッチ
バックして、図２４示すように溝４５の側壁にシリコン
窒化膜４６を残置する。
断面である図２３に示すように、シリコン酸化膜４１及
び４４に、通常のリソグラフィ法とエッチング技術を用
いて、ワード線埋め込み用の溝４５を深さ２００ｎｍ程
度加工する。このとき溝２５は、ゲート電極２２の上部
ではシリコン窒化膜２５により分断された状態になる。
そこで、ゲート電極２２上のシリコン窒化膜２５をＣＤ
Ｅ法により除去して、溝４５内にゲート電極２２を露出
させる。このシリコン窒化膜２５の除去にＲＩＥ等の異
方性エッチングを用いれば、側壁絶縁膜２６を残してゲ
ート電極２２上のシリコン窒化膜２５のみを除去するこ
とができる。続いて、膜厚５０ｎｍ程度のシリコン窒化
膜４６を全面に堆積した後、これをＲＩＥによりエッチ
バックして、図２４示すように溝４５の側壁にシリコン
窒化膜４６を残置する。
【００４４】次に、図２５に示すように、溝４５にワー
ド線５を埋め込み形成する。このワード線５は例えば、
膜厚２００ｎｍのタングステン（Ｗ）膜をＣＶＤ法によ
り堆積し、これをＣＭＰ又はＲＩＥによりエッチングし
て溝４５内にのみ残置することにより形成される。Ｗ膜
からなるワード線５上には更にシリコン窒化膜４７を埋
め込む。以上により、ＭＯＳトランジスタ２のゲート電
極２２は、Ｙ方向に並ぶもの同士がワード線５に共通接
続されたことになる。ワード線５はその側面及び上面を
シリコン酸化膜で覆われた状態で埋め込まれる。またワ
ード線５は、図２５に示すようにキャパシタ３の領域の
上方を通過し、このワード線５とキャパシタ３の間に接
続導体４が埋設された状態になる。
ド線５を埋め込み形成する。このワード線５は例えば、
膜厚２００ｎｍのタングステン（Ｗ）膜をＣＶＤ法によ
り堆積し、これをＣＭＰ又はＲＩＥによりエッチングし
て溝４５内にのみ残置することにより形成される。Ｗ膜
からなるワード線５上には更にシリコン窒化膜４７を埋
め込む。以上により、ＭＯＳトランジスタ２のゲート電
極２２は、Ｙ方向に並ぶもの同士がワード線５に共通接
続されたことになる。ワード線５はその側面及び上面を
シリコン酸化膜で覆われた状態で埋め込まれる。またワ
ード線５は、図２５に示すようにキャパシタ３の領域の
上方を通過し、このワード線５とキャパシタ３の間に接
続導体４が埋設された状態になる。
【００４５】その後、図２に示すように、層間絶縁膜と
して例えば膜厚２００ｎｍのシリコン酸化膜５０を形成
した後、通常のリソグラフィとエッチングにより、ＭＯ
Ｓトランジスタ２のドレイン拡散層２３上にビット線コ
ンタクト５１のパターニングを行なう。層間絶縁膜とし
てのシリコン酸化膜５０及びその下地のコンタクト５１
部のシリコン酸化膜４１のエッチングには、シリコン窒
化膜に対するエッチング速度比の十分大きい方法を用い
る。これにより、ゲート電極２２及びその上のワード線
５の側壁はシリコン窒化膜２６及び４６により保護され
た状態で、コンタクト５１が自己整合的に２本のワード
線５の間に形成される。最後に、Ｘ方向に並ぶＭＯＳト
ランジスタ２のドレイン拡散層２３を連結するビット線
６を例えばＷ膜により形成して、ＤＲＡＭメモりセルア
レイが完成する。
して例えば膜厚２００ｎｍのシリコン酸化膜５０を形成
した後、通常のリソグラフィとエッチングにより、ＭＯ
Ｓトランジスタ２のドレイン拡散層２３上にビット線コ
ンタクト５１のパターニングを行なう。層間絶縁膜とし
てのシリコン酸化膜５０及びその下地のコンタクト５１
部のシリコン酸化膜４１のエッチングには、シリコン窒
化膜に対するエッチング速度比の十分大きい方法を用い
る。これにより、ゲート電極２２及びその上のワード線
５の側壁はシリコン窒化膜２６及び４６により保護され
た状態で、コンタクト５１が自己整合的に２本のワード
線５の間に形成される。最後に、Ｘ方向に並ぶＭＯＳト
ランジスタ２のドレイン拡散層２３を連結するビット線
６を例えばＷ膜により形成して、ＤＲＡＭメモりセルア
レイが完成する。
【００４６】以上のようにこの実施例によれば、ＭＯＳ
トランジスタ２のゲート電極２２は、島状の素子領域１
３と概略同じ幅をもって素子領域１３上に局在し、ワー
ド線５はゲート電極２２とは別の導体層により形成され
る。ゲート電極がそのままワード線として用いられる従
来の構造では、図３３に示したように、ゲート電極２０
２の素子領域の外に延びる部分からの結合によるバルク
領域への浮遊キャパシタンスが大きい。これに対して、
図３３の断面に対応するこの実施例の図３の断面を見れ
ば明らかなように、この実施例ではゲート電極２２が素
子領域１３のみに局在しており、ワード線５は、素子領
域１３の外ではゲート電極２２の厚み分の絶縁膜を介し
て配設されているから、ワード線５の浮遊キャパシタン
スは従来構造に比べて遥かに小さいものとなる。これに
より、ＤＲＡＭの高速性能が得られる。
トランジスタ２のゲート電極２２は、島状の素子領域１
３と概略同じ幅をもって素子領域１３上に局在し、ワー
ド線５はゲート電極２２とは別の導体層により形成され
る。ゲート電極がそのままワード線として用いられる従
来の構造では、図３３に示したように、ゲート電極２０
２の素子領域の外に延びる部分からの結合によるバルク
領域への浮遊キャパシタンスが大きい。これに対して、
図３３の断面に対応するこの実施例の図３の断面を見れ
ば明らかなように、この実施例ではゲート電極２２が素
子領域１３のみに局在しており、ワード線５は、素子領
域１３の外ではゲート電極２２の厚み分の絶縁膜を介し
て配設されているから、ワード線５の浮遊キャパシタン
スは従来構造に比べて遥かに小さいものとなる。これに
より、ＤＲＡＭの高速性能が得られる。
【００４７】またこの実施例の製造工程では、ＭＯＳト
ランジスタ２が完全に形成された後に、トレンチ構造の
キャパシタ３が形成される。従って、キャパシタ絶縁膜
３３として強誘電体であるＢＳＴＯ膜を用いても、その
後高温熱工程がないため、キャパシタ絶縁膜３３の特性
が劣化することはない。これにより、比誘電率が大きく
かつ電流リーク等のない安定なキャパシタ絶縁膜が得ら
れる。この結果、極端に深いキャパシタ用溝の加工等を
要せず、小さい占有面積で大きな容量が得られる。
ランジスタ２が完全に形成された後に、トレンチ構造の
キャパシタ３が形成される。従って、キャパシタ絶縁膜
３３として強誘電体であるＢＳＴＯ膜を用いても、その
後高温熱工程がないため、キャパシタ絶縁膜３３の特性
が劣化することはない。これにより、比誘電率が大きく
かつ電流リーク等のない安定なキャパシタ絶縁膜が得ら
れる。この結果、極端に深いキャパシタ用溝の加工等を
要せず、小さい占有面積で大きな容量が得られる。
【００４８】この実施例によると、キャパシタ絶縁膜３
３として、単結晶の強誘電体膜を形成することも可能
で、これによりキャパシタ用溝を更に浅いものとして、
充分な蓄積容量を実現することが可能となる。即ち、Ｔ
ｉＮは、シリコン基板上または結晶化したＴｉＳｉ2 上
にエピタキシャル成長することが知られている。このエ
ピタキシャル成長したＴｉＮ上にはＳＲＯ膜が同様にエ
ピタキシャル成長する。このエビタキシャル成長したＳ
ＲＯ膜上にはＢＳＴＯ膜をエピタキシャル戌長させるこ
とができる。従って実施例で説明したように、ＴｉＳｉ
2ＴｉＮ／ＳＲＯ／ＢＳＴＯなるキャパシタ構造を用い
るとこれらを単結晶とすることができ、これにより大き
な蓄積容量が得られる。このとき、シリコン酸化膜換算
で実効的なキャパシタ絶縁膜の膜厚０．１ｎｍの実現が
可能である。 更にこの実施例では、ｐ＋型シリコン基板１１がプレー
ト配線として用いられている。そしてこのｐ＋型シリコ
ン基板１１に対して、ＴｉＳｉ2とＴｉＮ膜を介してＳ
ＲＯ膜をオーミック接触させて、ＳＲＯ膜をプレート電
極主要部としている。この構造においては、別にプレー
ト配線を形成する工程が不要であり、製造プロセスの簡
略化と製造歩留まりの向上が期待される。
３として、単結晶の強誘電体膜を形成することも可能
で、これによりキャパシタ用溝を更に浅いものとして、
充分な蓄積容量を実現することが可能となる。即ち、Ｔ
ｉＮは、シリコン基板上または結晶化したＴｉＳｉ2 上
にエピタキシャル成長することが知られている。このエ
ピタキシャル成長したＴｉＮ上にはＳＲＯ膜が同様にエ
ピタキシャル成長する。このエビタキシャル成長したＳ
ＲＯ膜上にはＢＳＴＯ膜をエピタキシャル戌長させるこ
とができる。従って実施例で説明したように、ＴｉＳｉ
2ＴｉＮ／ＳＲＯ／ＢＳＴＯなるキャパシタ構造を用い
るとこれらを単結晶とすることができ、これにより大き
な蓄積容量が得られる。このとき、シリコン酸化膜換算
で実効的なキャパシタ絶縁膜の膜厚０．１ｎｍの実現が
可能である。 更にこの実施例では、ｐ＋型シリコン基板１１がプレー
ト配線として用いられている。そしてこのｐ＋型シリコ
ン基板１１に対して、ＴｉＳｉ2とＴｉＮ膜を介してＳ
ＲＯ膜をオーミック接触させて、ＳＲＯ膜をプレート電
極主要部としている。この構造においては、別にプレー
ト配線を形成する工程が不要であり、製造プロセスの簡
略化と製造歩留まりの向上が期待される。
【００４９】またこの実施例では、ＭＯＳトランジスタ
２のソース拡散層２４とキャパシタ３の蓄積電極３４を
接続する接続導体４を形成した後に、ワード線５を形成
している。このため、接続導体４の上方を通過するよう
にワード線５を形成することができる。ゲート電極とワ
ード線とを同―の導電層により形成する従来の方法で
は、接続導体は隣り合った二つのワード線の間の狭い領
域に形成することが必要である。従って、高集積化によ
リワード線の間隔が小さくなると、蓄積電極と接続導体
の間の接触面横が低減し、接続抵抗が増大するという問
題があった。これに対してこの実施例では、ワード線５
の間隔に制限されることなく、ワード線５と一部オーバ
ーラップする形で、ワード５の下に接続導体４を配置す
ることができる。これにより、接続導体４と蓄積電極３
４との接触面積を十分大きく確保することができ、拡散
層と蓄積電極の間の接続抵抗を低減することができる。
２のソース拡散層２４とキャパシタ３の蓄積電極３４を
接続する接続導体４を形成した後に、ワード線５を形成
している。このため、接続導体４の上方を通過するよう
にワード線５を形成することができる。ゲート電極とワ
ード線とを同―の導電層により形成する従来の方法で
は、接続導体は隣り合った二つのワード線の間の狭い領
域に形成することが必要である。従って、高集積化によ
リワード線の間隔が小さくなると、蓄積電極と接続導体
の間の接触面横が低減し、接続抵抗が増大するという問
題があった。これに対してこの実施例では、ワード線５
の間隔に制限されることなく、ワード線５と一部オーバ
ーラップする形で、ワード５の下に接続導体４を配置す
ることができる。これにより、接続導体４と蓄積電極３
４との接触面積を十分大きく確保することができ、拡散
層と蓄積電極の間の接続抵抗を低減することができる。
【００５０】更にこの実施例の製造方法においては、ゲ
ート電極２２を島状に加工した後に、ソース，ドレイン
拡散層の形成を行っている。この時、同時にメモリセル
アレイ以外の周辺回路部のＭＯＳトランジスタの拡散層
及びゲート電極へのイオン注入を行なうことにより、表
面チャネル型のＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを形成することが可能である。具体的には、Ｎ
ＭＯＳトランジスタの拡散層及びゲート電極には砒素
を、ＰＭＯＳトランジスタの拡散層およびゲート電極に
はボロンをイオン注入する。従来のＭＯＳトランジスタ
製造プロセスにおいては、多結晶シリコン膜が全面に堆
積された状態でゲート電極へのイオン注入が行われてい
た。このプロセスの場合、その後の熱工程で多結晶シリ
コン中を砒素及びボロンが相互拡散する効果により、し
きい値等の電気的特性が悪影響を受ける可能性があっ
た。これに対してこの実施例の製造方法では、ゲート電
極が島状に加工された後に不純物のイオン注入が行われ
るため、この様な問題は生じない。従って、不純物の相
互拡散を考慮しなくてもよい分だけ、周辺回路の面積を
小さくすることが可能である。 またこの実施例の製造方法においては、ゲート電極２２
をパターニングする前にゲート電極材料膜２２ａにはシ
リコン窒化膜２５を積層して、この積層膜を同時に島状
に加工している。そして、ＭＯＳトランジスタ２、キャ
パシタ３及びＭＯＳトランジスタ２とキャパシタ３間の
接続導体４を形成し、シリコン酸化膜により表面を平坦
化した後、ワード線埋め込み用の溝加工を行って、その
溝に露出するゲート電極２２上のシリコン窒化膜２５を
除去している。この様な製造方法を採用することによ
り、ゲート電極２２に対するワード線コンタクトを自己
整合させるが可能となる。更にビット線コンタクト５１
も、シリコン窒化膜とシリコン酸化膜のエッチングレー
トの差を利用することにより、２本のワード線の間に自
己整合的に形成することができる。ビット線コンタクト
５１とゲート電極２２の間はシリコン窒化膜からなる側
壁絶縁膜２６により、またビット線コンタクト５１とワ
ード線５の間は側壁絶縁膜２６とワード線５の側壁に埋
め込み形成されたシリコン窒化膜４６の２層の絶縁膜に
より隔てられている。従って、ワード線ピッチが小さい
ものであっても、ワード線とビット線の短絡を確実に防
止して、ワード線の間にビット線コンタクトを配置する
ことができる。
ート電極２２を島状に加工した後に、ソース，ドレイン
拡散層の形成を行っている。この時、同時にメモリセル
アレイ以外の周辺回路部のＭＯＳトランジスタの拡散層
及びゲート電極へのイオン注入を行なうことにより、表
面チャネル型のＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタを形成することが可能である。具体的には、Ｎ
ＭＯＳトランジスタの拡散層及びゲート電極には砒素
を、ＰＭＯＳトランジスタの拡散層およびゲート電極に
はボロンをイオン注入する。従来のＭＯＳトランジスタ
製造プロセスにおいては、多結晶シリコン膜が全面に堆
積された状態でゲート電極へのイオン注入が行われてい
た。このプロセスの場合、その後の熱工程で多結晶シリ
コン中を砒素及びボロンが相互拡散する効果により、し
きい値等の電気的特性が悪影響を受ける可能性があっ
た。これに対してこの実施例の製造方法では、ゲート電
極が島状に加工された後に不純物のイオン注入が行われ
るため、この様な問題は生じない。従って、不純物の相
互拡散を考慮しなくてもよい分だけ、周辺回路の面積を
小さくすることが可能である。 またこの実施例の製造方法においては、ゲート電極２２
をパターニングする前にゲート電極材料膜２２ａにはシ
リコン窒化膜２５を積層して、この積層膜を同時に島状
に加工している。そして、ＭＯＳトランジスタ２、キャ
パシタ３及びＭＯＳトランジスタ２とキャパシタ３間の
接続導体４を形成し、シリコン酸化膜により表面を平坦
化した後、ワード線埋め込み用の溝加工を行って、その
溝に露出するゲート電極２２上のシリコン窒化膜２５を
除去している。この様な製造方法を採用することによ
り、ゲート電極２２に対するワード線コンタクトを自己
整合させるが可能となる。更にビット線コンタクト５１
も、シリコン窒化膜とシリコン酸化膜のエッチングレー
トの差を利用することにより、２本のワード線の間に自
己整合的に形成することができる。ビット線コンタクト
５１とゲート電極２２の間はシリコン窒化膜からなる側
壁絶縁膜２６により、またビット線コンタクト５１とワ
ード線５の間は側壁絶縁膜２６とワード線５の側壁に埋
め込み形成されたシリコン窒化膜４６の２層の絶縁膜に
より隔てられている。従って、ワード線ピッチが小さい
ものであっても、ワード線とビット線の短絡を確実に防
止して、ワード線の間にビット線コンタクトを配置する
ことができる。
【００５１】上記実施例では、ワード線５としてＷ膜を
用いたが、Ａｌ等の他の金属、ＴｉＳｉ2ＷＳｉ2の金属
シリサイド膜を用いることも可能である。ビット線６と
しても、Ａｌ等の他の導電膜を用い得る。
用いたが、Ａｌ等の他の金属、ＴｉＳｉ2ＷＳｉ2の金属
シリサイド膜を用いることも可能である。ビット線６と
しても、Ａｌ等の他の導電膜を用い得る。
【００５２】また実施例では、接続導体４として多結晶
シリコンを用いたが、Ｗ，ＷＳｉ2，ＴｉＮ，非晶質シ
リコン等の他の導電膜を用いることができる。接続導体
４の製造法として、実施例で説明したエッチバックを利
用した埋め込み法の他、選択成長を用いてもよい。選択
成長を利用する場合、材料としてはＷ，Ｓｉ等を用いる
ことができる。
シリコンを用いたが、Ｗ，ＷＳｉ2，ＴｉＮ，非晶質シ
リコン等の他の導電膜を用いることができる。接続導体
４の製造法として、実施例で説明したエッチバックを利
用した埋め込み法の他、選択成長を用いてもよい。選択
成長を利用する場合、材料としてはＷ，Ｓｉ等を用いる
ことができる。
【００５３】更に実施例では、キャパシタ３のプレート
電極３２として、ＴｉＳｉ2ＴｉＮの積層膜に更にＳＲ
Ｏ膜を重ねたものを用いたが、ＴｉＳｉ2を形成せず、
あるいはＴｉＳｉ2びＴｉＮを形成せずＳＲＯ膜を直接
ｐ＋型シリコン基板１１に接触させてもよい。更に、Ｓ
ＲＯ膜に代わって、ルテニウム酸化物( ＲｕＯ2），ル
テニウム（Ｒｕ），白金（Ｐｔ），タングステン室化物
（ＷＮ），タングステン（Ｗ），チタン窒化物（Ｔｉ
Ｎ）等をプレート電極として用いることができる。蓄積
電極３４についてもこれらの材料を用いることができ
る。
電極３２として、ＴｉＳｉ2ＴｉＮの積層膜に更にＳＲ
Ｏ膜を重ねたものを用いたが、ＴｉＳｉ2を形成せず、
あるいはＴｉＳｉ2びＴｉＮを形成せずＳＲＯ膜を直接
ｐ＋型シリコン基板１１に接触させてもよい。更に、Ｓ
ＲＯ膜に代わって、ルテニウム酸化物( ＲｕＯ2），ル
テニウム（Ｒｕ），白金（Ｐｔ），タングステン室化物
（ＷＮ），タングステン（Ｗ），チタン窒化物（Ｔｉ
Ｎ）等をプレート電極として用いることができる。蓄積
電極３４についてもこれらの材料を用いることができ
る。
【００５４】更に、キャパシタ絶縁膜３３として、ＢＳ
ＴＯ膜の他、Ｔａ2Ｏ5ＴｉＮ，ＴａＯ2，ＳｉＮ等を用
いることができる。次にこの発明の別の実施例の製造方
法を説明する。図２６及び図２７は、ワード線の埋め込
み溝の形成工程を、図２３及び図２４に対応させて示
す。先の実施例では、図２３に示すように、ワード線の
埋め込み溝４５を加工した後に、ゲート電極２２上のシ
リコン窒化膜２５を除去した。この実施例では、図２６
に示すように、ゲート電極２２上のシリコン窒化膜２５
を除去した後に、図２７に示すようにワード線の埋め込
み溝４５をＲＩＥ等により加工する。
ＴＯ膜の他、Ｔａ2Ｏ5ＴｉＮ，ＴａＯ2，ＳｉＮ等を用
いることができる。次にこの発明の別の実施例の製造方
法を説明する。図２６及び図２７は、ワード線の埋め込
み溝の形成工程を、図２３及び図２４に対応させて示
す。先の実施例では、図２３に示すように、ワード線の
埋め込み溝４５を加工した後に、ゲート電極２２上のシ
リコン窒化膜２５を除去した。この実施例では、図２６
に示すように、ゲート電極２２上のシリコン窒化膜２５
を除去した後に、図２７に示すようにワード線の埋め込
み溝４５をＲＩＥ等により加工する。
【００５５】この実施例によれば、ワード線の埋め込み
溝４５のリソグラフィにおいて合わせズレが発生した場
合にも、レジスト現像の工程で図２８に示すように、ゲ
ート電極２２上のシリコン窒化膜２５を除去した穴には
レジスト６０が残るため、ゲート電極２２がエッチング
されるという事態を防止することができる。
溝４５のリソグラフィにおいて合わせズレが発生した場
合にも、レジスト現像の工程で図２８に示すように、ゲ
ート電極２２上のシリコン窒化膜２５を除去した穴には
レジスト６０が残るため、ゲート電極２２がエッチング
されるという事態を防止することができる。
【００５６】図２９は更に、図２６〜図２８で説明した
ワード線埋め込み溝形成工程を変形した実施例である。
図２６〜図２８で説明した実施例では、ゲート電極２２
上のシリコン窒化膜２５を除去した後に、ワード線の埋
め込み溝４５を加工した。この実施例の方法では、図２
９に示すように、ゲート電極２２上のシリコン窒化膜２
５を先に除去した後に、ゲート電極２２上の形成された
穴に第１のレジスト６１をを埋め込む。続いて、リソグ
ラフィ工程により、ワード線埋め込み溝を加工するため
の第２のレジスト６２をパターン形成する。この実施例
によると、ワード線の埋め込み溝加工のためのリソグラ
フィにおいて、下地が平垣化されているため、フォーカ
スマージンを上げることができる。
ワード線埋め込み溝形成工程を変形した実施例である。
図２６〜図２８で説明した実施例では、ゲート電極２２
上のシリコン窒化膜２５を除去した後に、ワード線の埋
め込み溝４５を加工した。この実施例の方法では、図２
９に示すように、ゲート電極２２上のシリコン窒化膜２
５を先に除去した後に、ゲート電極２２上の形成された
穴に第１のレジスト６１をを埋め込む。続いて、リソグ
ラフィ工程により、ワード線埋め込み溝を加工するため
の第２のレジスト６２をパターン形成する。この実施例
によると、ワード線の埋め込み溝加工のためのリソグラ
フィにおいて、下地が平垣化されているため、フォーカ
スマージンを上げることができる。
【００５７】但し、第１及び第２のレジスト６１及び６
２を分けることなく、１回のリソグラフィ工程で、ゲー
ト電極２２上の穴をも覆うレジスタパターンを形成する
ようにしても良い。
２を分けることなく、１回のリソグラフィ工程で、ゲー
ト電極２２上の穴をも覆うレジスタパターンを形成する
ようにしても良い。
【００５８】図３０は、更に別の実施例の図２に対応す
る断面図である。先の実施例ではｐ＋型シリコン基板１
１を出発基板として用いたのに対し、この実施例ではｎ
＋型シリコン基板１１ａを用いている。キャパシタ３の
プレート電極３２はこのｎ＋型シリコン基板１１ａにオ
ーミック接触させる。その他、先の実施例と同様であ
る。
る断面図である。先の実施例ではｐ＋型シリコン基板１
１を出発基板として用いたのに対し、この実施例ではｎ
＋型シリコン基板１１ａを用いている。キャパシタ３の
プレート電極３２はこのｎ＋型シリコン基板１１ａにオ
ーミック接触させる。その他、先の実施例と同様であ
る。
【００５９】ｐ＋型シリコン基板１１を用いた先の実施
例では、ｐ型ウェル１２と独立のプレート電位を設定す
ることができない。通常、ｐ型ウェル１２は内部のＮＭ
ＯＳトランジスタのカットオフ特性等を最適にするた
め、負バイアスが与えられるから、キャパシタ３のプレ
ート電位も負にバイアスされることになる。
例では、ｐ型ウェル１２と独立のプレート電位を設定す
ることができない。通常、ｐ型ウェル１２は内部のＮＭ
ＯＳトランジスタのカットオフ特性等を最適にするた
め、負バイアスが与えられるから、キャパシタ３のプレ
ート電位も負にバイアスされることになる。
【００６０】これに対してこの実施例の場合、キャパシ
タ３のプレート電極３２に、ｐ型ウェル１２とは別の電
位を設定すること、従って例えばキャパシタ絶縁膜３３
に印加される電圧を最小にするように電位設定すること
が可能となる。これにより、キャパシタ絶縁膜３３の信
頼性を向上させることができる。
タ３のプレート電極３２に、ｐ型ウェル１２とは別の電
位を設定すること、従って例えばキャパシタ絶縁膜３３
に印加される電圧を最小にするように電位設定すること
が可能となる。これにより、キャパシタ絶縁膜３３の信
頼性を向上させることができる。
【００６１】図３１は更に別の実施例のメモりセル構造
を、図２に対応させて示している。この実施例では、ｐ
型シリコン基板１１ｂを用いて、この上にｎ型ウェル
（又はｎ型エピタキシャル層）が形成され、このｎ型ウ
ェル１１ｃ内にｐ型ウェル１２が形成されている。キャ
パシタ用溝３１の側壁のうち絶縁膜３５で覆われていな
い下部には、ｎ＋型拡散層７０が形成され、プレート電
極３２はこのｎ＋型拡散層７０に接続されている。ｎ＋
型拡散層７０は、ｐ型ウェル１２の下部にあるｎ型ウェ
ル１１ｃに接続されており、ｐ型ウェル１２と独立した
電位に設定することが可能である。
を、図２に対応させて示している。この実施例では、ｐ
型シリコン基板１１ｂを用いて、この上にｎ型ウェル
（又はｎ型エピタキシャル層）が形成され、このｎ型ウ
ェル１１ｃ内にｐ型ウェル１２が形成されている。キャ
パシタ用溝３１の側壁のうち絶縁膜３５で覆われていな
い下部には、ｎ＋型拡散層７０が形成され、プレート電
極３２はこのｎ＋型拡散層７０に接続されている。ｎ＋
型拡散層７０は、ｐ型ウェル１２の下部にあるｎ型ウェ
ル１１ｃに接続されており、ｐ型ウェル１２と独立した
電位に設定することが可能である。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＯＳトランジスタのゲート電極を互いに素子分離
された素子領域のみに局在させ、ワード線をゲート電極
とは別の導体により配設することより、ワード線の浮遊
キャパシタンスを低減して高速性能を実現したトレンチ
キャパシタ構造のＤＲＡＭを得ることができる。
ば、ＭＯＳトランジスタのゲート電極を互いに素子分離
された素子領域のみに局在させ、ワード線をゲート電極
とは別の導体により配設することより、ワード線の浮遊
キャパシタンスを低減して高速性能を実現したトレンチ
キャパシタ構造のＤＲＡＭを得ることができる。
【００６３】またこの発明によれば、ＭＯＳトランジス
タの形成工程をトレンチキャパシタの形成工程に先行さ
せることにより、トレンチキャパシタのキャパシタ絶縁
膜としてＢＳＴＯ等の強誘電体膜を使用することを可能
とし、もって小さい占有面積に大きな蓄積容量を実現し
て高集積化することを可能としたトレンチキヤパシタ構
造のＤＲＡＭを得ることができる。
タの形成工程をトレンチキャパシタの形成工程に先行さ
せることにより、トレンチキャパシタのキャパシタ絶縁
膜としてＢＳＴＯ等の強誘電体膜を使用することを可能
とし、もって小さい占有面積に大きな蓄積容量を実現し
て高集積化することを可能としたトレンチキヤパシタ構
造のＤＲＡＭを得ることができる。
【図１】 この発明の一実施例によるＤＲＡＭのメモり
セルアレイの平面図である。
セルアレイの平面図である。
【図２】 図１のＡ−Ａ′断面図である。
【図３】 図１のＢ−Ｂ′断面図である。
【図４】 同実施例の素子領域形成工程を説明するため
の平面図である。
の平面図である。
【図５】 図４のＡ−Ａ′断面図である。
【図６】 同実施例の素子分離絶縁膜埋め込み工程を説
明するための断面図である。
明するための断面図である。
【図７】 同実施例のゲート電極パターニング工程を説
明するための平面図である。
明するための平面図である。
【図８】 図７のＡ−Ａ′断面図である。
【図９】 同実施例のＭＯＳトランジスタ製造工程を説
明するための断面図である。
明するための断面図である。
【図１０】 同実施例のキャパシタ用溝加工のマスク工
程を説明するための平面図である。
程を説明するための平面図である。
【図１１】 図１０のＡ−Ａ′断面図である。
【図１２】 同実施例のキャパシタ用溝の第１段階の加
工工程を説明するための平面図である。
工工程を説明するための平面図である。
【図１３】 図１２のＡ−Ａ′断面図である。
【図１４】 同実施例のキャパシタ用溝の第２段階の加
工工程を説明するための断面図である。
工工程を説明するための断面図である。
【図１５】 同実施例のキャパシタの製造工程を説明す
るための断面図である。
るための断面図である。
【図１６】 同実施例のキャパシタの製造工程を説明す
るための断面図である。
るための断面図である。
【図１７】 同実施例のキャパシタ製造後の不要絶縁膜
除去工程を説明するための断面図である。
除去工程を説明するための断面図である。
【図１８】 同実施例の接続導体形成用のマスク工程を
説明するための平面図である。
説明するための平面図である。
【図１９】 図１８のＡ−Ａ′断面図である。
【図２０】 同実施例の接続導体埋め込み工程を説明す
るための断面図である。
るための断面図である。
【図２１】 同実施例の接続導体埋め込み後の平坦化工
程を示す断面図である。
程を示す断面図である。
【図２２】 同実施例のワード線埋め込み用溝の形成工
程を説明するための平面図である。
程を説明するための平面図である。
【図２３】 図２２のＡ−Ａ′断面図である。
【図２４】 同実施例のワード線埋め込み溝にゲート電
極を露出させる工程を説明するための断面図である。
極を露出させる工程を説明するための断面図である。
【図２５】 同実施例のワード線埋め込み工程を説明す
るための断面図である。
るための断面図である。
【図２６】 別の実施例におけるワード線埋め込み用溝
の形成工程を説明するための断面図である。
の形成工程を説明するための断面図である。
【図２７】 同実施例のワード線埋め込み用溝の形成工
程を説明するための断面図である。
程を説明するための断面図である。
【図２８】 同実施例のワード線埋め込み用溝の形成工
程を説明するための断面図である。
程を説明するための断面図である。
【図２９】 別の実施例におけるワード線埋め込み用溝
の形成工程を説明するための断面図である。
の形成工程を説明するための断面図である。
【図３０】 別の実施例のメモりセル構造を図２に対応
させて示す断面図である。
させて示す断面図である。
【図３１】 別の実施例のメモりセル構造を図２に対応
させて示す断面図である。
させて示す断面図である。
【図３２】 従来のトレンチキャパシタ構造のＤＲＡＭ
メモりセルアレイのビット線方向の断面図である。
メモりセルアレイのビット線方向の断面図である。
【図３３】 同ＤＲＡＭメモりセルアレイのワード線方
向の断面図である。
向の断面図である。
１…半導体基板、１１…ｐ＋型シリコン基板、１２…ｐ
型ウェル、１３…素子領域、１４…素子分離用溝、１５
…素子分離絶縁膜、２…ＭＯＳトランジスタ、２１…ゲ
ート絶縁膜、２２…ゲート電極、２３，２４…ドレイ
ン，ソース拡散層、２６…側壁絶縁膜、３…キャパシ
タ、３１…キャパシタ用溝、３２…プレート電極、３３
…キャパシタ絶縁膜、３４…蓄積電極、４…接続導体、
５…ワード線、６…ビット線。
型ウェル、１３…素子領域、１４…素子分離用溝、１５
…素子分離絶縁膜、２…ＭＯＳトランジスタ、２１…ゲ
ート絶縁膜、２２…ゲート電極、２３，２４…ドレイ
ン，ソース拡散層、２６…側壁絶縁膜、３…キャパシ
タ、３１…キャパシタ用溝、３２…プレート電極、３３
…キャパシタ絶縁膜、３４…蓄積電極、４…接続導体、
５…ワード線、６…ビット線。
Claims (7)
- 【請求項１】 半導体基板と、 この半導体基板に、素子分離溝に絶縁膜を埋め込んで形
成された素子分離領域により互いに島状に分離されて配
列形成された複数の素子領域と、 各素子領域に前記素子分離溝と同時に加工されて素子領
域の幅と概略同じ幅を持って素子領域上に局在させたゲ
ート電極が形成され、このゲート電極と整合されてソー
ス，ドレイン拡散層が形成された複数のＭＯＳトランジ
スタと、 前記各素子領域の端部に位置するように前記半導体基板
に形成された複数のキャパシタ用溝と、 各キャパシタ用溝の内壁に形成されたキャパシタ絶縁膜
及び各キャパシタ用溝内部に形成された電極を有する複
数のキャパシタと、 各キャパシタの電極とそれぞれ対応する前記ＭＯＳトラ
ンジスタのソース，ドレイン拡散層の一方との間を接続
する複数の接続導体と、 前記複数のＭＯＳトランジスタのうち第１の方向に並ぶ
もののゲート電極を連結するように配設されたワード線
と、 前記複数のＭＯＳトランジスタのうち第１の方向と交差
する第２の方向に並ぶもののソース，ドレイン拡散層の
他方を連結するように配設されたビット線とを備えたこ
とを特徴とするダイナミック型半導体記憶装置。 - 【請求項２】 前記各キャパシタは、前記キャパシタ用
溝の内壁に形成されたストロンチウム・ルテニウム酸化
物を含むプレート電極と、このプレート電極表面に形成
されたチタン酸バリウムストロンチウムからなるキャパ
シタ絶縁膜と、このキャパシタ絶縁膜が形成された前記
キャパシタ用溝に埋め込まれたストロンチウム・ルテニ
ウム酸化物からなる電極とを有することを特徴とする請
求項１記載のダイナミック型半導体記憶装置。 - 【請求項３】 前記各ビット線の前記ソース，ドレイン
拡散層の他方とのコンタクト部は、隣接する２本のワー
ド線の間に、２層の絶縁膜により隔てられて自己整合さ
れて形成されていることを特徴とする請求項１又は２記
載のダイナミック型半導体記憶装置。 - 【請求項４】 前記各ワード線は、前記キャパシタの領
域上方を通過するように配設され、前記接続導体は前記
ワード線の下部で前記キャパシタの蓄積電極に接続され
ていることを特徴とする請求項１又は２記載のダイナミ
ック型半導体記憶装置。 - 【請求項５】 半導体基板にゲート絶縁膜を介してゲー
ト電極材料膜を形成する工程と、 前記ゲート電極材料膜及びゲート絶縁膜を島状に分離さ
れた複数の素子領域に残すようにエッチングし、引き続
き素子領域周囲の半導体基板を所定深さエッチして素子
分離用溝を形成する工程と、 前記素子分離用溝に素子分離用絶縁膜を埋め込み形成す
る工程と、 前記各素子領域に残された前記ゲート電極材料膜をパタ
ーニングして素子領域の幅と同じ幅を持つゲート電極を
形成し、形成されたゲート電極をマスクとして不純物を
ドープしてソース，ドレイン拡散層を形成して複数のＭ
ＯＳトランジスタを形成する工程と、 前記各ゲート電極の側壁に側壁絶縁膜を形成する工程
と、 前記各素子領域の端部に位置する複数の開口を有するマ
スク用絶縁膜を形成する工程と、 前記マスク用絶縁膜の開口を介して前記半導体基板を所
定深さエッチングして複数のキャパシタ用溝を形成する
工程と、 前記各キャパシタ用溝の内壁にキャパシタ絶縁膜を形成
した後、各キャパシタ用溝内に電極を埋め込んで複数の
キャパシタを形成する工程と、 前記複数のキャパシタの電極を対応する前記ＭＯＳトラ
ンジスタのソース，ドレイン拡散層の一方に接続する接
続導体を形成する工程と、 前記複数のＭＯＳトランジスタのうち第１の方向に並ぶ
もののゲート電極を接続するワード線を形成する工程
と、 前記複数のＭＯＳトランジスタのうち前記第１の方向と
交差する第２の方向に並ぶもののソース，ドレイン拡散
層の他方を接続するビット線を形成する工程とを有する
ことを特徴とするダイナミック型半導体記憶装置の製造
方法。 - 【請求項６】 前記キャパシタ絶縁膜として、強誘電体
膜を用いることを特徴とする請求項５記載のダイナミッ
ク型半導体記憶装置の製造方法。 - 【請求項７】 前記キャパシタの形成工程は、 前記キャパシタ用溝の内壁にストロンチウム・ルテニウ
ム酸化物を含むプレート電極を形成する工程と、 形成されたプレート電極表面にチタン酸バリウムストロ
ンチウムからなるキャパシタ絶縁膜を形成する工程と、 ストロンチウム・ルテニウム酸化物からなる電極を埋め
込む工程とを有することを特徴とする請求項５記載のダ
イナミック型半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33380697A JP3455097B2 (ja) | 1997-12-04 | 1997-12-04 | ダイナミック型半導体記憶装置及びその製造方法 |
| US09/203,383 US6521938B2 (en) | 1997-12-04 | 1998-12-02 | Dynamic-type semiconductor memory device |
| TW087120083A TW410460B (en) | 1997-12-04 | 1998-12-03 | Dynamic semiconductor memory and method for manufacturing the same |
| KR1019980053096A KR100282238B1 (ko) | 1997-12-04 | 1998-12-04 | 다이나믹형 반도체 기억 장치 및 그 제조 방법 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33380697A JP3455097B2 (ja) | 1997-12-04 | 1997-12-04 | ダイナミック型半導体記憶装置及びその製造方法 |
| US09/203,383 US6521938B2 (en) | 1997-12-04 | 1998-12-02 | Dynamic-type semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168194A JPH11168194A (ja) | 1999-06-22 |
| JP3455097B2 true JP3455097B2 (ja) | 2003-10-06 |
Family
ID=26574646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33380697A Expired - Fee Related JP3455097B2 (ja) | 1997-12-04 | 1997-12-04 | ダイナミック型半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6521938B2 (ja) |
| JP (1) | JP3455097B2 (ja) |
| TW (1) | TW410460B (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297086B1 (en) * | 1999-03-11 | 2001-10-02 | International Business Machines Corporation | Application of excimer laser anneal to DRAM processing |
| US6440794B1 (en) * | 1999-05-28 | 2002-08-27 | International Business Machines Corporation | Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique |
| JP2001068647A (ja) * | 1999-08-30 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100442781B1 (ko) * | 2001-12-24 | 2004-08-04 | 동부전자 주식회사 | 트렌치 캐패시터를 구비한 반도체소자 및 그 제조방법 |
| TW544914B (en) * | 2002-07-22 | 2003-08-01 | Via Tech Inc | Structure of SDRAM and method of fabricating the same |
| US6750499B2 (en) * | 2002-08-06 | 2004-06-15 | Intelligent Sources Development Corp. | Self-aligned trench-type dram structure and its contactless dram arrays |
| JP4413536B2 (ja) * | 2003-06-23 | 2010-02-10 | 株式会社東芝 | 半導体装置 |
| US20050014332A1 (en) * | 2003-07-15 | 2005-01-20 | Infineon Technologies North America Corp. | Method to improve bitline contact formation using a line mask |
| JP3927179B2 (ja) * | 2004-01-06 | 2007-06-06 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2006049566A (ja) * | 2004-08-04 | 2006-02-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100745594B1 (ko) * | 2004-12-27 | 2007-08-02 | 삼성전자주식회사 | 커패시터를 구비하는 디램 소자의 형성 방법 및 그방법으로 형성된 디램 소자 |
| US20060151822A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | DRAM with high K dielectric storage capacitor and method of making the same |
| US20060170044A1 (en) * | 2005-01-31 | 2006-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | One-transistor random access memory technology integrated with silicon-on-insulator process |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| US20070045697A1 (en) * | 2005-08-31 | 2007-03-01 | International Business Machines Corporation | Body-contacted semiconductor structures and methods of fabricating such body-contacted semiconductor structures |
| US20070045698A1 (en) * | 2005-08-31 | 2007-03-01 | International Business Machines Corporation | Semiconductor structures with body contacts and fabrication methods thereof |
| JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008117938A (ja) * | 2006-11-06 | 2008-05-22 | Toshiba Corp | 半導体記憶装置 |
| JP2010123744A (ja) * | 2008-11-19 | 2010-06-03 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| US8361875B2 (en) * | 2009-03-12 | 2013-01-29 | International Business Machines Corporation | Deep trench capacitor on backside of a semiconductor substrate |
| US8492811B2 (en) * | 2010-09-20 | 2013-07-23 | International Business Machines Corporation | Self-aligned strap for embedded capacitor and replacement gate devices |
| JP2012174866A (ja) | 2011-02-21 | 2012-09-10 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US8921136B2 (en) * | 2013-01-17 | 2014-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self aligned contact formation |
| US9337293B2 (en) * | 2013-02-22 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having electrode and manufacturing method thereof |
| KR102616129B1 (ko) * | 2016-02-26 | 2023-12-21 | 에스케이하이닉스 주식회사 | 멀티 레벨 강유전체 메모리 장치 및 그 제조방법 |
| JP2019075470A (ja) | 2017-10-17 | 2019-05-16 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
| FR3085540B1 (fr) * | 2018-08-31 | 2020-09-25 | St Microelectronics Rousset | Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication |
| TWI696285B (zh) * | 2019-05-02 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 記憶體結構 |
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