JP5613033B2 - 半導体装置の製造方法 - Google Patents
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Description
基板と、
前記基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、
前記容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、
前記上部接続配線と前記埋設電極とは、同一の材料かつ一体に構成されており、
前記上部接続配線と前記下部電極との間には、前記論理回路を構成する前記配線が少なくとも1以上設けられており、
前記上部接続配線の上面と、前記上部接続配線と同じ前記配線層に形成された前記論理回路を構成する前記配線の上面とが、同一面を構成する、半導体装置が提供される。
基板と、
前記基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、
前記容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、
前記上部接続配線と前記埋設電極とは、同一の材料かつ一体に構成されており、
前記上部接続配線と前記下部電極との間には、前記論理回路を構成する前記配線が少なくとも1以上設けられており、
前記上部接続配線の上面と、前記上部接続配線と同じ前記配線層に形成された前記論理回路を構成する前記配線の上面との高さの差が、30nm以下である、半導体装置が提供される。
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜および、上部電極を形成する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記開口部および前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法が提供される。
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜、上部電極、埋設電極、および上部接続配線を形成する工程と、
前記上部接続配線を平坦化する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化すると同時に、前記上部電極配線を更に平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法が提供される。
第1の実施の形態の半導体装置について説明する。
図1および図2は、第1の実施の形態における半導体装置を模式的に示す断面図である。図1は、図面の簡略化のために、図2に示す破線A−A'から、紙面に対して右方向の構造図を抜粋して示したものである。図9は、第1の実施の形態における半導体装置を模式的に示す上面図である。
図1に示すように、半導体基板1上に形成されて素子分離膜2および能動素子3a、3bの上に、コンタクト層間絶縁膜4、5a、5bが形成されている。コンタクト層間絶縁膜4内には、セルコンタクト10、10a、10bが形成されている。一方、コンタクト層間絶縁膜5a、5b内には、ビットコンタクト11a、ビット線12、容量コンタクト13、13bがそれぞれ形成されている。コンタクトの名称は、本発明の明細書においてそれぞれの呼称を明確にするために定義されたものであり、以下本明細書における各コンタクトの名称は、前述した名称に準ずるものとする。
本実施の形態に係る容量素子19は、記憶回路200を構成するメモリ素子として形成されている。この容量素子19は、層間絶縁膜6aから層間絶縁膜7cおよび配線8a〜8cで構成される3層の多層配層中に、埋設されている。容量素子19は、下部電極14、容量絶縁膜15、上部電極16、埋込電極を有する上部接続配線18により、構成されている。容量素子19においては、下部電極14、容量絶縁膜15および上部電極16により凹部が形成されており、この凹部を埋め込むようにして埋設電極が形成されている。そして、この埋設電極の上部に上部接続配線18が形成されている。本実施の形態においては、上部接続配線18と埋設電極とは同一の材料で構成されているため、シームレスに形成されている。すなわち、上部接続配線18は、容量素子19を構成する下部電極14、容量絶縁膜15、上部電極16により形成されている凹部に埋設されており、埋設電極としても機能している。これらの上部接続配線18と埋設電極とは同一工程で形成され得る。
本実施の形態においては、上部接続配線18が埋込電極と同一材料かつ一体に構成されているので、下部電極14の高さを高くするために、上部接続配線18の高さを低く形成することができる。
また、本実施の形態においては、上面視において、上部接続配線18は、下部電極14が設けられている領域より外側に延在している引出配線部18aを有しており、容量素子19を記憶回路200のメモリセルとして機能させるための固定電位への接続は、引出配線部18aに固定電位を有する配線201aを接続すればよい。このため、半導体装置の設計者は、容量素子19の上層の配線層のうち、下部電極14が存在している領域の配線層を用いて、自由な配線レイアウトを実現することができ、例えば、信号配線202a、202b、202zを記憶回路200のワード線やビット線の裏打ち配線等に利用することができる。
図3(a)〜図3(w)は、第1の実施の形態の製造方法を示す工程図であるが、構造図面の簡略化のために、図2に示した破線A−A'から、紙面に対して右方向の構造図を抜粋して示したものである。
また、本実施の形態においては、配線溝を形成する工程において、容量素子19を構成する上部電極16をマスクとして、論理回路100を構成する配線8cを埋め込むための配線溝(開口部37)を形成する。
なお、本実施の形態においては、先に容量素子を形成する開口部23を形成し、後に上部接続配線の配線溝(開口部28)を形成する製造方法を示しているが、先に上部接続配線の配線溝(開口部28)を形成し、後に容量素子を形成する開口部23を形成する方法により行っても良い。
また、特許文献6の技術によれば、容量素子301の上面よりも下層に位置する論理回路配線305を形成した後に前記容量素子301、埋設電極302及び上部接続配線304を形成するため、これらを形成する度にかかる熱履歴により、論理回路を構成する論理回路配線305の信頼性が劣化してしまうことがあった。
さらには、特許文献6においては、容量素子301内に埋設された埋設電極302と、埋設電極302上に裏打ち接続された上部接続配線304とを構成するそれぞれの金属材料を別個に形成している。このため、製造コストが上昇することがあった。
次に、第2の実施の形態の半導体装置について、図面を用いて詳細に説明する。
図4は、第2の実施の形態を示す断面図である。第2の実施の形態においては、図4に示すように、図1に示した本発明の第1の実施の形態と異なり、容量素子19の上部電極配線18の引出配線部18aの下部に、上部電極16及び容量絶縁膜15を貫通して基板方向に延在した接続配線部203が形成されている。この接続配線部203により、容量素子19の引出配線部18aと、引出配線部18aの下部に位置する固定電位を有する配線201とが接続される。この接続配線部203は、複数の容量素子19のそれぞれに形成してもよいし、一部に形成してもよい。また、上部接続配線18aと接続配線部203とが同一の材料により構成されている。すなわち、上部接続配線18、引出配線部18a、接続配線部203は同一工程で形成される。固定電位を有する配線201は、論理回路の配線8bを形成する際に、配線8bの同層の記憶回路領域に位置する配線として、同時に形成しておけば良い。
また、第2の実施の形態は、第1の実施の形態と同様の効果が得られる。
次に第3の実施の形態の半導体装置について、図面を用いて説明する。
図6は、第3の実施の形態の半導体装置を示す断面図である。第3の実施の形態においては、第1の実施の形態や第2の実施の形態と異なり、容量素子19の上部接続配線18の最上面が、論理回路の配線8bの最上面と同一面上に位置するように形成されている。すなわち、容量素子19の層厚方向における高さが、第1及び第2の実施の形態と比較して低く、多層配線層の2層となるように構成されている。このような構造により、記憶回路において、容量素子以外の用途に利用できる配線層数が増加するため、回路設計がより容易になる効果が得られる。容量素子19の高さが低くなってしまうことにより、容量素子の静電容量が低くなってしまうが、容量素子19の容量と記憶回路に利用する配線層の層数は、記憶回路の回路設計手法や、要求される電荷保持時間によりその必要な容量値及び層数が異なるものであり、本発明によれば、容量値と配線層数の優先度を、設計者が決定することができる。また、言うまでもなく、本実施の形態においては、第1及び第2の実施の形態に示した容量素子19の高さを、更に配線層数を増加させた高さ分だけ高くすることにより(4層以上とすることにより)、容量素子19の静電容量を向上させてもよい。
また、第3の実施の形態は、第1の実施の形態と同様の効果が得られる。
次に、第4の実施の形態の半導体装置の製造方法について、図面を用いて説明する。
図7(a)〜図7(f)は、第4の実施の形態による半導体装置の製造方法の工程図を示している。
第4の実施の形態の製造方法においては、容量素子の最上面と同一面上の最上面を有する論理回路配線に用いる開口部の加工方法として、ハードマスク31を用いずに、ハードマスク21を用いて行う点が、第1の実施の形態と異なる。すなわち、第1の実施の形態の製造方法では、金属材料からなるハードマスク31で論理回路配線の加工を行っていたのに対して、第4の実施の形態の製造方法では、論理回路配線の加工を、レジスト及びシリコン酸化膜等の絶縁膜(ハードマスク21)をマスクとして配線加工方法により行うものである。
また、第4の実施の形態は、第1の実施の形態と同様の効果が得られる。
次に、本発明の第5の実施の形態の製造方法について、図面を用いて説明する。
図8(a)〜図8(f)は、第5の実施の形態による半導体装置の製造方法の工程図を示している。
第5の実施の形態の製造方法は、上部電極配線の最上面と同一面上に最上面を有する論理回路配線の形成方法として、金属材料及び容量絶縁膜からなるハードマスクを用いる点が、第1の実施の形態と異なる。すなわち、第1の実施の形態の製造方法では、金属材料からなるハードマスク31を用いて論理回路配線の加工を行うのに対して、第5の実施の形態の製造方法では、論理回路配線の加工を、金属材料及び容量絶縁膜からなるハードマスクを用いて行う。
また、第5の実施の形態は、第1の実施の形態と同様の効果が得られる。
(1)同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部電極膜をマスクとして、前記論理回路配線溝を加工することを特徴とする半導体装置の製造方法。
(2) 同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部電極材料と容量絶縁膜をマスクとして、前記論理回路配線溝を加工することを特徴とする半導体装置の製造方法。
(3) 同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、前記容量素子を構成する上部接続配線と、前記上部接続配線と略同層に位置する論理回路配線とを、同時に形成することを特徴とする、半導体装置の製造方法。
(4) 同一の半導体基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、半導体基板上に素子分離膜及び能動素子を形成する工程と、前記半導体基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜内に第1のコンタクト及びビット線を形成する工程と、前記ビット線上に第2の層間絶縁膜を堆積する工程と、前記第2の層間絶縁膜内に、前記第1のコンタクトに接続される第2のコンタクトを形成する工程と、前記第2のコンタクト上に第3の層間絶縁膜を形成する工程と、前記第3の層間絶縁膜内に論理回路配線を形成する工程と、前記第3の層間絶縁膜内に更に開口部を形成し、容量素子を構成する下部電極、容量絶縁膜、上部電極を堆積する工程と、前記容量素子を構成する上部電極の最上面と略同層に位置する論理回路配線の開口部を前記第3の層間絶縁膜内に形成する工程と、前記容量素子開口部と、前記上部電極の最上面と略同層に位置する論理回路配線の開口部内に金属材料を埋設する工程と、前記金属材料を平坦化する工程と、を含む、(1)乃至(3)に記載の半導体装置の製造方法。
次に、第6の実施の形態について、図面を用いて説明する。
図10は、第6の実施の形態を示す断面図である。第6の実施の形態においては、図10に示すように、図1に示した本発明の第1の実施の形態と異なり、容量素子19の上部電極配線18と、論理回路の配線8cが、各々異なる材料により形成されている。互いに異なる材料により形成された、容量素子19の上部電極配線18及び引出配線部18aの上面と、論理回路の配線8cの上面とは、第1の実施の形態と同様に、互いに同一面上に位置している。容量素子19の上部電極配線18及び引出配線部18aは同一の材料で一体に形成されており、例えば、埋設性に優れた方法により埋め込まれた、タングステンなどの金属により形成することが好ましい。
なお、第6の実施の形態においては、CMPの各種の条件を適切に選択することにより、容量素子19の上部電極配線18及び引出配線部18aの上面と、論理回路の配線8cの上面とを同一面に形成することができる。これにより、第1の実施の形態と同様の効果を得ることができる。
第6の実施の形態の製造工程は、同一の基板(半導体基板1)上に記憶回路200と論理回路100とを有する半導体装置の製造方法であって、半導体基板1上に絶縁層(層間絶縁膜7a〜7c)を形成し、層間絶縁膜7a〜7cに開口部23を形成するとともに、開口部23の内部に、下部電極14、容量絶縁膜15、上部電極16、埋設電極、および上部接続配線18を形成する工程と、上部接続配線18を平坦化する工程と、開口部23が設けられている層間絶縁膜7cに、配線溝(開口部37)を形成する工程と、開口部37を埋め込むように、金属膜(導電膜38)を形成する工程と、導電膜38を平坦化すると同時に、上部接続配線18を更に平坦化する工程と、を含み、平坦化する上記工程において、開口部23の内に下部電極14、容量絶縁膜15、上部電極16、埋設電極および、上部接続配線18で構成される容量素子19を形成しつつ、配線溝(開口部37)内に前記論理回路を構成する配線8cを形成する、半導体装置の製造方法。
第6の実施の形態による製造方法によれば、本発明の第1の実施の形態による製造工程の図3(m)に示したように、上部電極膜16を形成した後、図11(a)に示すように、上部電極配線18となる金属膜を堆積する。上部電極配線18は、例えば、銅などの比較的抵抗の低い金属材料と比較して、比抵抗は高いものの、熱安定性に優れた、タングステン等の金属材料を用いれば良い。上部電極配線18の埋設方法としては、例えば、通常の半導体装置の製造方法に用いられる、CVD法等を用いれば良い。
次いで、図11(d)に示すように、例えばフォトレジスト法及び反応性イオンエッチング等の方法により、後に論理回路配線とするべく、配線溝37を形成する。
次に、本発明の第7の実施の形態の製造方法について、図面を用いて説明する。
図12は、第7の実施の形態を示す断面図である。第7の実施の形態においては、図12に示すように、前記した第6の実施の形態と異なり、容量素子19の上部接続配線18の最上面が、論理回路の配線8bの最上面と同一面上に位置するように形成されている。すなわち、容量素子19の層厚方向における高さが、図10の第6の実施の形態と比較して低く、多層配線層の2層となるように構成されている。このような構造により、記憶回路において、容量素子以外の用途に利用できる配線層数が増加するため、回路設計がより容易になる効果が得られる。容量素子19の高さが低くなってしまうことにより、容量素子の静電容量が低くなってしまうが、容量素子19の容量と記憶回路に利用する配線層の層数は、記憶回路の回路設計手法や、要求される電荷保持時間によりその必要な容量値及び層数が異なるものであり、本実施の形態によれば、容量値と配線層数の優先度を、設計者が決定することができる。また、言うまでもなく、本実施の形態においては、第6の実施の形態に示した容量素子19の高さを、更に配線層数を増加させた高さ分だけ高くすることにより(4層以上とすることにより)、容量素子19の静電容量を向上させてもよい。
また、第7の実施の形態は、第6の実施の形態と同様の効果が得られる。
次に、第8の実施の形態の製造方法について、図面を用いて説明する。
図13は、第8の実施の形態を示す断面図である。第8の実施の形態においては、図13に示すように、前記した第1乃至第7の実施の形態と異なり、容量素子19の下部電極14が、容量コンタクト13bを覆うべく形成され、容量素子19の電極面積が大きくなっている。このような構造により、記憶回路において、容量素子の電極面積を増加させることにより、容量素子の静電容量値を大きくし、記憶回路のデータ保持時間を大きくするという効果が得られる。本実施の形態は、製造工程の説明において前記した図3(f)乃至図3(h)の工程、すなわち、製造工程において容量素子を形成する工程において、例えば反応性イオンエッチング等の方法により開口部23を加工する際、容量コンタクト13bの周囲を掘り込むことにより、構造及び効果を得られるものである。従って、第8の実施の形態は、本願発明の他の実施の形態に対して、同時に実施することができる。また、第8の実施の形態は、第1の実施の形態または第6の実施の形態と同様の効果を得ることができる。
次に、本発明の第9の実施の形態について、図面を用いて説明する。
図14(a)および(b)は、第9の実施の形態を示す断面図である。第9の実施の形態においては、図14(a)に示すように、容量素子19を構成する下部電極14および容量絶縁膜15と、層間絶縁膜7との間に、側壁保護膜50が形成されている。すなわち、下部電極14が、隣接する容量素子19の間の領域における層間絶縁膜7a〜7cと接しないように、側壁保護膜50が形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a〜7cに亘って、下部電極14の側壁上がシームレスの側壁保護膜50に覆われている(図14(b)についても同様である)。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜7の内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子19の間に、側壁保護膜50を形成することにより、これらの間の領域における層間絶縁膜7内部への下部電極14の侵入を防ぐことができる。これにより、下部電極14を安定に形成し、かつ、互いに隣接した容量素子19との下部電極14間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜50は、例えば、国際公開WO2004/107434において、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜(SiN)、シリコン炭化物(SiC)、シリコン炭窒化物(SiCN)、シリコン酸炭化物(SiOC)を側壁保護膜50として用いても良い。
本実施の形態においては、側壁保護膜50(堆積層)は、隣接する絶縁層(層間絶縁膜7a〜7c)よりも密度が高くすることができる。
なお、図14(a)及び(b)には、本実施の形態を、それぞれ本願発明の第6、第7の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
第9の実施の形態による製造方法は、第1の実施の形態にて示した製造方法における図3(h)から図3(i)の工程に、側壁保護膜を形成する工程を行うものである。
第9の実施の形態による製造方法によれば、第1の実施の形態による製造工程の図3(h)に示したように、開口部23(第1の開口部)を形成した後、第9の実施の形態による製造方法の図15(a)に示すように、たとえば、開口部23の側壁上に層間絶縁膜7a〜7cよりも膜密度の高い側壁保護膜50となる絶縁膜を堆積する。こうした堆積層(側壁保護膜50)は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜(SiO2)、シリコン炭化物(SiC)、シリコン窒化膜(SiN)、シリコン炭窒化物(SiCN)のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜7の側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
次に、本発明の第10の実施の形態について、図面を用いて説明する。
図16(a)および(b)は、第10の実施の形態を示す断面図である。第10の実施の形態においては、図16(a)に示すように、容量素子19を構成する下部電極14および容量絶縁膜15と、配線層間絶縁膜7a〜7cとの間に、側壁保護膜50a〜50cが形成されている。更に、これらの側壁保護膜50a〜50cは、層間絶縁膜7a〜7cの領域にのみ形成されており、すなわち、下部電極14が隣接する容量素子19の間の領域における層間絶縁膜7a〜7cと接しないように、下部電極14の側壁上には側壁保護膜50および層間絶縁膜6b、cが形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a〜7cに亘って、下部電極14の側壁上が側壁保護膜50a〜50cおよび層間絶縁膜6b、cに覆われている(図16(b)についても同様である)。また、これらの側壁保護膜50a〜50cは、層間絶縁膜7a〜7cに含有される元素のうち、少なくともひとつを含み、かつ、前記層間絶縁膜7よりも、高い密度を有している。
なお、図16(a)及び(b)には、本実施の形態を、それぞれ本願発明の第6、第7の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
第10の実施の形態による製造方法は、第1の実施の形態にて示した製造方法における図3(h)から図3(i)の工程に、側壁保護膜を形成する工程を行うものである。
第10の実施の形態による製造方法によれば、本発明の第1の実施の形態による製造工程の図3(h)に示したように、開口部23を形成した後、第10の実施の形態による製造方法の図17(a)に示すように、側壁保護膜50a〜50cとなる改質層を形成する。こうした改質層は、層間絶縁膜7a〜7cの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜7a〜7cの表層を改質させることにより、側壁保護膜50a〜50cを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜7a〜7cの表層を改質し、側壁保護膜50a〜50cを形成する。
上述の工程により下部電極14を形成した後は、図3(j)以降の工程と同様に、容量素子を形成する工程を施せばよい。以上の製造方法により、層間絶縁膜7とa〜c、前記下部電極14との間に、側壁保護膜50a〜50cを形成することができる。なお、図示しないが、図3(f)の工程の後に、同様の方法により側壁保護膜50a〜50cを形成してもよい。
次に、第11の実施の形態について、図面を用いて説明する。第10の実施の形態は、すでに示した第6及び第7の実施の形態の製造方法を提供するものである。以下、本発明の第11の実施の形態による製造方法を、図面を用いて詳細に説明する。
2 素子分離膜
3a、3b 能動素子
4 コンタクト層間絶縁膜
5a、5b コンタクト層間絶縁膜
6a、6b、6c、6d、6e 層間絶縁膜
7a、7b、7c、7d 層間絶縁膜
8a、8b、8c、8d 配線
10 セルコンタクト
10a、10b セルコンタクト
11 ビットコンタクト
12 ビット線
13、13b 容量コンタクト
14 下部電極
15 容量絶縁膜
16 上部電極
17 バリアメタル膜
18 上部接続配線
18a 引出配線部
19 容量素子
20 シリサイド
21、21b ハードマスク
22 フォトレジスト
23 開口部
24 平坦化膜
25 シリコン酸化膜
26 反射防止膜
27 フォトレジスト
28 開口部
29 フォトレジスト
30 フォトレジスト
31 ハードマスク
32 フォトレジスト
33 開口部
34 フォトレジスト
35 開口部
36 開口部
37 開口部
38 導電膜
40 開口部
41 開口部
50、50a、50b、50c 側壁保護膜
51 犠牲層
100 論理回路
110 半導体基板
200 記憶回路
201、201a、201b、201c 固定電位を有する配線
202、202a、202b、202z 信号配線
203 接続配線部
210 容量素子
220 周辺回路
300 能動素子
301 容量素子
302 埋設電極
303 論理回路配線
304 上部接続配線
305 論理回路配線
Claims (5)
- 同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜および、上部電極を形成する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記開口部および前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成し、
前記開口部を形成する前記工程において、前記容量素子を構成する前記上部電極をマスクとして、前記論理回路を構成する前記配線を埋め込むための前記配線溝を形成する半導体装置の製造方法。 - 前記開口部を形成する前記工程において、前記容量素子を構成する前記容量絶縁膜および前記上部電極をマスクとして、前記論理回路を構成する前記配線を埋め込むための前記配線溝を形成する、請求項1に記載の半導体装置の製造方法。
- 前記上部接続配線と前記論理回路を構成する前記配線とは同時に形成される、請求項1又は2に記載の半導体装置の製造方法。
- 同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に開口部を形成するとともに、前記開口部内に、下部電極、容量絶縁膜、上部電極、埋設電極、および上部接続配線を形成する工程と、
前記上部接続配線を平坦化する工程と、
前記開口部が設けられている前記絶縁層に、配線溝を形成する工程と、
前記配線溝を埋め込むように、金属膜を形成する工程と、
前記金属膜を平坦化すると同時に、前記上部接続配線を更に平坦化する工程と、を含み、
前記平坦化する工程において、前記開口部内に下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成される容量素子を形成しつつ、前記配線溝内に前記論理回路を構成する配線を形成する、半導体装置の製造方法。 - 前記開口部を形成した後に、前記開口部の側壁上に前記絶縁層よりも膜密度の高い側壁保護膜を形成した後、前記下部電極を形成する、請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
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