KR20210077081A - 반도체시스템 및 반도체장치 - Google Patents

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KR20210077081A
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곽명균
김민오
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Abstract

반도체장치는 클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 조합에 따라 발생하는 펄스를 포함하는 라이트스트로브신호를 생성하는 커맨드생성회로, 제1 및 제2 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호 및 제1 내지 제4 출력제어신호를 생성하고, 설정구간 이후 제1 내지 제4 내부출력제어신호를 생성하는 파이프제어회로 및 상기 라이트스트로브신호와 상기 제1 내지 제4 입력제어신호가 입력되는 경우 상기 커맨드어드레스를 통해 입력되는 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호가 입력되는 경우 래치된 상기 어드레스로부터 뱅크그룹어드레스 및 컬럼어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호가 입력되는 경우 래치된 상기 어드레스를 반전하여 상기 뱅크그룹어드레스 및 상기 컬럼어드레스를 생성하는 어드레스처리회로를 포함한다.

Description

반도체시스템 및 반도체장치{SEMICONDUCTOR SYSTEM AND SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체시스템 및 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 액세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명은 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하거나 비반전하여 생성함으로써 컬럼동작을 수행하는 반도체시스템 및 반도체장치를 제공한다.
이를 위해 본 발명은 클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 조합에 따라 발생하는 펄스를 포함하는 라이트스트로브신호를 생성하는 커맨드생성회로, 제1 및 제2 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호 및 제1 내지 제4 출력제어신호를 생성하고, 설정구간 이후 제1 내지 제4 내부출력제어신호를 생성하는 파이프제어회로 및 상기 라이트스트로브신호와 상기 제1 내지 제4 입력제어신호가 입력되는 경우 상기 커맨드어드레스를 통해 입력되는 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호가 입력되는 경우 래치된 상기 어드레스로부터 뱅크그룹어드레스 및 컬럼어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호가 입력되는 경우 래치된 상기 어드레스를 반전하여 상기 뱅크그룹어드레스 및 상기 컬럼어드레스를 생성하는 어드레스처리회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 버스트동작 시 제1 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호 및 제1 내지 제4 출력제어신호를 생성하고, 제2 버스트동작 시 제2 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 상기 제1 내지 제4 입력제어신호 및 상기 제1 내지 제4 출력제어신호를 생성하며, 설정구간 이후 제1 내지 제4 내부출력제어신호를 생성하는 파이프제어회로 및 라이트스트로브신호와 상기 제1 내지 제4 입력제어신호가 입력되는 경우 커맨드어드레스를 통해 입력되는 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호가 입력되는 경우 래치된 상기 어드레스로부터 뱅크그룹어드레스 및 컬럼어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호가 입력되는 경우 래치된 상기 어드레스를 반전하여 상기 뱅크그룹어드레스 및 상기 컬럼어드레스를 생성하는 어드레스처리회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하거나 비반전하여 생성함으로써 컬럼동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하여 생성함으로써 어드레스를 반전하기 위한 별도의 회로가 필요없어 면적을 감소할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 커맨드생성회로에 포함된 커맨드펄스생성회로의 구성을 도시한 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 반도체장치의 동작을 제어하기 위한 칩선택신호 및 커맨드어드레스의 조합을 설명하기 위한 표이다.
도 5는 도 2에 도시된 커맨드생성회로에 포함된 커맨드합성회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 커맨드합성회로에 포함된 라이트합성회로의 구성을 도시한 도면이다.
도 7은 도 5에 도시된 커맨드합성회로에 포함된 리드합성회로의 구성을 도시한 도면이다.
도 8은 도 2에 도시된 커맨드생성회로에 포함된 모드신호생성회로의 구성을 도시한 회로도이다.
도 9는 도 2에 도시된 반도체장치에 포함된 파이프제어회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 파이프제어회로에 포함된 입력제어신호생성회로의 구성을 도시한 도면이다.
도 11은 도 9에 도시된 파이프제어회로에 포함된 출력제어신호생성회로의 구성을 도시한 도면이다.
도 12는 도 9에 도시된 파이프제어회로에 포함된 내부출력제어신호생성회로의 구성을 도시한 도면이다.
도 13은 도 2에 도시된 반도체장치에 포함된 어드레스처리회로의 구성을 도시한 블럭도이다.
도 14는 도 13에 도시된 래치어드레스생성회로에 포함된 제1 어드레스저장회로의 구성을 도시한 도면이다.
도 15는 도 13에 도시된 래치어드레스생성회로에 포함된 제3 어드레스저장회로의 구성을 도시한 도면이다.
도 16은 도 2에 도시된 반도체장치에 포함된 코어회로의 구성을 도시한 블럭도이다.
도 17은 본 발명의 일 실시예에 따른 반도체시스템의 제1 및 제2 버스트동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블럭도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
LPDDR5에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템(1)의 구성을 도시한 블럭도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(10) 및 반도체장치(20)를 포함할 수 있다. 반도체장치(20)는 커맨드생성회로(100), 파이프제어회로(200), 어드레스처리회로(300) 및 코어회로(400)를 포함할 수 있다.
컨트롤러(10)는 제1 컨트롤핀(11), 제2 컨트롤핀(31), 제3 컨트롤핀(51) 및 제4 컨트롤핀(71)을 포함할 수 있다. 반도체장치(20)는 제1반도체핀(21), 제2 반도체핀(41), 제3 반도체핀(61) 및 제4 반도체핀(81)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 제4 전송라인(L71)은 제4 컨트롤핀(71) 및 제4 반도체핀(81) 사이에 연결될 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 칩선택신호(CS)를 제2 전송라인(L31)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10)는 반도체장치(20)를 제어하기 위해 커맨드어드레스(CA)를 제3 전송라인(L51)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(10)와 반도체장치(20)는 제4 전송라인(L71)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
커맨드생성회로(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA)에 따라 컬럼동작을 수행하기 위한 라이트스트로브신호(도 2의 WT_LAT) 및 리드스트로브신호(도 2의 RD_LAT)를 생성할 수 있다. 커맨드생성회로(100)는 제1 버스트동작 및 제2 버스트동작을 제어하기 위한 모드신호(도 2의 BL32)를 생성할 수 있다. 라이트스트로브신호(도 2의 WT_LAT) 및 리드스트로브신호(도 2의 RD_LAT)는 컬럼동작 시 커맨드어드레스(CA)를 통해 입력되는 어드레스를 스트로빙하기 위한 신호로 설정될 수 있다. 제1 버스트동작는 한 번의 컬럼동작을 통해 16 비트의 데이터(DATA)가 입출력되는 동작으로 설정될 수 있다. 제2 버스트동작은 한 번의 컬럼동작을 통해 32 비트의 데이터(DATA)가 입출력되는 동작으로 설정될 수 있다. 모드신호(도 2의 BL32)는 제2 버스트동작 시 인에이블되는 신호로 설정될 수 있다.
파이프제어회로(200)는 제1 버스트동작 시 제1 라이트커맨드펄스(도 2의 EWT1)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>) 및 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제2 버스트동작 시 제2 라이트커맨드펄스(도 2의 EWT2)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>) 및 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 생성하고 설정구간 이후 제1 내지 제4 내부출력제어신호(도 2의 IPOUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제1 버스트동작 시 제1 리드커맨드펄스(도 2의 ERD1)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>) 및 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제2 버스트동작 시 제2 리드커맨드펄스(도 2의 ERD2)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>) 및 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)를 생성하고 설정구간 이후 제1 내지 제4 내부출력제어신호(도 2의 IPOUT<1:4>)를 생성할 수 있다. 설정구간은 한 번의 컬럼동작이 수행되기 위한 시간으로 설정될 수 있다.
어드레스처리회로(300)는 라이트스트로브신호(도 2의 WT_LAT) 및 리드스트로브신호(도 2의 RD_LAT)와 제1 내지 제4 입력제어신호(도 2의 PIN<1:4>)가 입력되는 경우 커맨드어드레스(CA)를 통해 입력되는 어드레스를 래치할 수 있다. 어드레스처리회로(300)는 제1 내지 제4 출력제어신호(도 2의 POUT<1:4>)가 입력되는 경우 래치된 어드레스로부터 제1 내지 제4 뱅크그룹어드레스(도 2의 BG<1:4>) 및 제1 내지 제4 컬럼어드레스(도 2의 CADD<1:4>)를 생성할 수 있다. 어드레스처리회로(300)는 제1 내지 제4 내부출력제어신호(도 2의 IPOUT<1:4>)가 입력되는 경우 래치된 어드레스를 반전하여 제1 내지 제4 뱅크그룹어드레스(도 2의 BG<1:4>) 및 제1 내지 제4 컬럼어드레스(도 2의 CADD<1:4>)를 생성할 수 있다.
코어회로(400)는 다수의 뱅크그룹을 포함할 수 있다. 코어회로(400)는 제1 내지 제4 뱅크그룹어드레스(도 2의 BG<1:4>) 및 제1 내지 제4 컬럼어드레스(도 2의 CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 데이터(DATA)를 입출력할 수 있다.
도 2는 반도체장치(20)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(20)는 커맨드생성회로(100), 파이프제어회로(200), 어드레스처리회로(300) 및 코어회로(400)를 포함할 수 있다.
커맨드생성회로(100)는 커맨드펄스생성회로(110), 커맨드합성회로(120) 및 모드신호생성회로(130)를 포함할 수 있다.
커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)의 조합에 따라 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)를 토대로 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)의 조합에 따라 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 커맨드펄스생성회로(110)는 뱅크그룹설정신호(BG)와 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2)를 토대로 버스트신호(BL_ST)를 생성할 수 있다. 제1 라이트커맨드펄스(EWT1), 제2 라이트커맨드펄스(EWT2), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)의 로직레벨 조합은 후술하는 도 4를 통해 구체적으로 설명하도록 하겠다. 뱅크그룹설정신호(BG)는 뱅크그룹모드 및 16 뱅크모드에서 인에이블되는 신호로 설정될 수 있다.
커맨드합성회로(120)는 뱅크그룹설정신호(BG), 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 토대로 라이트스트로브신호(WT_LAT)를 생성할 수 있다. 커맨드합성회로(120)는 뱅크그룹설정신호(BG)에 의해 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나를 라이트스트로브신호(WT_LAT)로 출력할 수 있다. 커맨드합성회로(120)는 뱅크그룹설정신호(BG), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 토대로 리드스트로브신호(RD_LAT)를 생성할 수 있다. 커맨드합성회로(120)는 뱅크그룹설정신호(BG)에 의해 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나를 리드스트로브신호(RD_LAT)로 출력할 수 있다.
모드신호생성회로(130)는 뱅크그룹설정신호(BG), 버스트신호(BL_ST), 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2)를 토대로 모드신호(BL32)를 생성할 수 있다. 모드신호(BL32)는 제2 버스트동작에서 인에이블되는 신호로 설정될 수 있다.
커맨드생성회로(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)의 조합에 따라 발생하는 펄스를 포함하는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 커맨드생성회로(100)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)의 조합에 따라 발생하는 펄스를 포함하는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 커맨드생성회로(100)는 뱅크그룹설정신호(BG), 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 토대로 라이트스트로브신호(WT_LAT)를 생성할 수 있다. 커맨드생성회로(100)는 뱅크그룹설정신호(BG), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 토대로 리드스트로브신호(RD_LAT)를 생성할 수 있다. 커맨드생성회로(100)는 뱅크그룹설정신호(BG) 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2)를 토대로 모드신호(BL32)를 생성할 수 있다.
파이프제어회로(200)는 제1 버스트동작 시 제1 라이트커맨드펄스(EWT1)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제2 버스트동작 시 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성하고 설정구간 이후 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제1 버스트동작 시 제1 리드커맨드펄스(ERD1)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 파이프제어회로(200)는 제2 버스트동작 시 제2 리드커맨드펄스(ERD2)가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성하고 설정구간 이후 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다.
어드레스처리회로(300)는 라이트스트로브신호(WT_LAT) 및 리드스트로브신호(RD_LAT)와 제1 내지 제4 입력제어신호(PIN<1:4>)가 입력되는 경우 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 래치할 수 있다. 어드레스처리회로(300)는 제1 내지 제4 출력제어신호(POUT<1:4>)가 입력되는 경우 래치된 어드레스로부터 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다. 어드레스처리회로(300)는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)가 입력되는 경우 래치된 어드레스를 반전하여 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위해 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스는 후술하는 도 4를 통해 구체적으로 설명하도록 하겠다.
코어회로(400)는 다수의 뱅크그룹을 포함할 수 있다. 코어회로(400)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 제1 내지 제N 데이터(DATA<1:N>)를 입출력할 수 있다. 코어회로(400)는 제1 버스트동작 시 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 제1 내지 제16 데이터(DATA<1:16>)를 입출력할 수 있다. 코어회로(400)는 제2 버스트동작 시 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 제1 내지 제32 데이터(DATA<1:32>)를 입출력할 수 있다. 제1 버스트동작 시 입출력되는 데이터는 16 비트의 제1 내지 제16 데이터(DATA<1:16>)로 설정될 수 있다. 제2 버스트동작 시 입출력되는 데이터는 32 비트의 제1 내지 제32 데이터(DATA<1:32>)로 설정될 수 있다. 데이터(DATA<1:N>)의 비트 수 N은 실시예에 따라 다양한 비트 수로 설정될 수 있다.
도 3은 커맨트펄스생성회로(110)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 커맨트펄스생성회로(110)는 커맨드디코더(111), 펄스생성회로(112) 및 버스트신호생성회로(113)를 포함할 수 있다.
커맨드디코더(111)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합이 제1 조합인 경우 인에이블되는 제1 라이트신호(WT16)를 생성할 수 있다. 커맨드디코더(111)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합이 제2 조합인 경우 인에이블되는 제2 라이트신호(WT32)를 생성할 수 있다. 커맨드디코더(111)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합이 제3 조합인 경우 인에이블되는 제1 리드신호(RD16)를 생성할 수 있다. 커맨드디코더(111)는 클럭(CLK)에 동기 되어 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합이 제4 조합인 경우 인에이블되는 제2 리드신호(RD32)를 생성할 수 있다. 제1 라이트신호(WT16), 제2 라이트신호(WT32), 제1 리드신호(RD16) 및 제2 리드신호(RD32)를 생성하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합은 후술하는 도 4를 참고하여 구체적으로 설명하도록 하겠다.
펄스생성회로(112)는 제1 라이트신호(WT16)가 입력되는 경우 발생하는 펄스를 포함하는 제1 라이트커맨드펄스(EWT1)를 생성할 수 있다. 펄스생성회로(112)는 제2 라이트신호(WT32)가 입력되는 경우 발생하는 펄스를 포함하는 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 펄스생성회로(112)는 제1 리드신호(RD16)가 입력되는 경우 발생하는 펄스를 포함하는 제1 리드커맨드펄스(ERD1)를 생성할 수 있다. 펄스생성회로(112)는 제2 리드신호(RD32)가 입력되는 경우 발생하는 펄스를 포함하는 제2 리드커맨드펄스(ERD2)를 생성할 수 있다.
버스트신호생성회로(113)는 뱅크설정신호(BG), 제1 라이트신호(WT16) 및 제2 라이트신호(WT32)로부터 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호생성회로(113)는 뱅크설정신호(BG)가 인에이블되고 제1 라이트신호(WT16)가 인에이블되는 경우 인에이블되는 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호생성회로(113)는 뱅크설정신호(BG)가 인에이블되고 제2 라이트신호(WT32)가 인에이블되는 경우 디스에이블되는 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호생성회로(113)는 뱅크설정신호(BG), 제1 리드신호(RD16) 및 제2 리드신호(RD32)로부터 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호생성회로(113)는 뱅크설정신호(BG)가 인에이블되고 제1 리드신호(RD16)가 인에이블되는 경우 인에이블되는 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호생성회로(113)는 뱅크설정신호(BG)가 인에이블되고 제2 리드신호(RD32)가 인에이블되는 경우 디스에이블되는 버스트신호(BL_ST)를 생성할 수 있다. 버스트신호(BL_ST)는 제1 버스트동작 시 로직하이레벨로 인에이블되는 신호로 설정될 수 있다. 버스트신호(BL_ST)는 실시예에 따라 로직로우레벨로 인에이블되는 신호로 설정될 수 있다.
도 4를 참고하여 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 구체적으로 설명하면 다음과 같다.
우선, 라이트동작 시 제1 버스트동작(WRITE16)에서 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 설명하면 다음과 같다.
라이트동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제1 커맨드어드스레스(CA<1>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제1 뱅크그룹입력어드레스(BG_ADD<1>)로 설정될 수 있다. 라이트동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제2 커맨드어드스레스(CA<2>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제2 뱅크그룹입력어드레스(BG_ADD<2>)로 설정될 수 있다. 라이트동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제3 커맨드어드스레스(CA<3>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제1 컬럼입력어드레스(COL_ADD<1>)로 설정될 수 있다. 라이트동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제4 커맨드어드스레스(CA<4>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제2 컬럼입력어드레스(COL_ADD<2>)로 설정될 수 있다.
다음으로, 라이트동작 시 제2 버스트동작(WRITE32)에서 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 설명하면 다음과 같다.
라이트동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제1 커맨드어드스레스(CA<1>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제1 뱅크그룹입력어드레스(BG_ADD<1>)로 설정될 수 있다. 라이트동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제2 커맨드어드스레스(CA<2>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제2 뱅크그룹입력어드레스(BG_ADD<2>)로 설정될 수 있다. 라이트동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제3 커맨드어드스레스(CA<3>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제1 컬럼입력어드레스(COL_ADD<1>)로 설정될 수 있다. 라이트동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제4 커맨드어드스레스(CA<4>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제2 컬럼입력어드레스(COL_ADD<2>)로 설정될 수 있다.
다음으로, 리드동작 시 제1 버스트동작(READ16)에서 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 설명하면 다음과 같다.
리드동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제1 커맨드어드스레스(CA<1>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제1 뱅크그룹입력어드레스(BG_ADD<1>)로 설정될 수 있다. 리드동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제2 커맨드어드스레스(CA<2>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제2 뱅크그룹입력어드레스(BG_ADD<2>)로 설정될 수 있다. 리드동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제3 커맨드어드스레스(CA<3>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제1 컬럼입력어드레스(COL_ADD<1>)로 설정될 수 있다. 리드동작 시 제1 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제4 커맨드어드스레스(CA<4>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제2 컬럼입력어드레스(COL_ADD<2>)로 설정될 수 있다.
다음으로, 리드동작 시 제2 버스트동작(READ32)에서 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 어드레스를 설명하면 다음과 같다.
리드동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제1 커맨드어드스레스(CA<1>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제1 뱅크그룹입력어드레스(BG_ADD<1>)로 설정될 수 있다. 리드동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제2 커맨드어드스레스(CA<2>)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성하기 위한 제2 뱅크그룹입력어드레스(BG_ADD<2>)로 설정될 수 있다. 리드동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제3 커맨드어드스레스(CA<3>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제1 컬럼입력어드레스(COL_ADD<1>)로 설정될 수 있다. 리드동작 시 제2 버스트동작에서 클럭(CLK)의 폴링 에지(Falling)에 동기 되어 입력되는 제4 커맨드어드스레스(CA<4>)는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하기 위한 제2 컬럼입력어드레스(COL_ADD<2>)로 설정될 수 있다.
본 발명에서는 4비트의 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)와 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성하도록 설명되어 있으나 실시예에 따라 다수의 비트를 포함하는 뱅크그룹어드레스 및 컬럼어드레스를 생성하도록 구현될 수 있다.
도 4를 참고하여 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 로직레벨조합을 구체적으로 설명하면 다음과 같다.
우선, 라이트동작 시 제1 버스트동작(WRITE16)을 수행하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제1 조합을 구체적으로 설명하면 다음과 같다.
칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제1 조합은 클럭(CLK)의 라이징 에지(Rising)에 동기 되어 입력되는 칩선택신호(CS)가 로직하이레벨(H)이고, 제1 커맨드어드스레스(CA<1>)가 로직로우레벨(L)이며, 제2 커맨드어드스레스(CA<2>)가 로직하이레벨(H)이고, 제3 커맨드어드스레스(CA<3>)가 로직하이레벨(H)인 경우를 의미한다.
다음으로, 라이트동작 시 제2 버스트동작(WRITE32)을 수행하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제2 조합을 구체적으로 설명하면 다음과 같다.
칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제2 조합은 클럭(CLK)의 라이징 에지(Rising)에 동기 되어 입력되는 칩선택신호(CS)가 로직하이레벨(H)이고, 제1 커맨드어드스레스(CA<1>)가 로직로우레벨(L)이며, 제2 커맨드어드스레스(CA<2>)가 로직로우레벨(L)이고, 제3 커맨드어드스레스(CA<3>)가 로직하이레벨(H)이며, 제4 커맨드어드스레스(CA<4>)가 로직로우레벨(L)인 경우를 의미한다.
다음으로, 리드동작 시 제1 버스트동작(READ16)을 수행하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제3 조합을 구체적으로 설명하면 다음과 같다.
칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제3 조합은 클럭(CLK)의 라이징 에지(Rising)에 동기 되어 입력되는 칩선택신호(CS)가 로직하이레벨(H)이고, 제1 커맨드어드스레스(CA<1>)가 로직하이레벨(H)이며, 제2 커맨드어드스레스(CA<2>)가 로직로우레벨(L)이고, 제3 커맨드어드스레스(CA<3>)가 로직로우레벨(L)인 경우를 의미한다.
다음으로, 리드동작 시 제2 버스트동작(READ32)을 수행하기 위한 칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제4 조합을 구체적으로 설명하면 다음과 같다.
칩선택신호(CS) 및 커맨드어드레스(CA<1:L>)의 제4 조합은 클럭(CLK)의 라이징 에지(Rising)에 동기 되어 입력되는 칩선택신호(CS)가 로직하이레벨(H)이고, 제1 커맨드어드스레스(CA<1>)가 로직하이레벨(H)이며, 제2 커맨드어드스레스(CA<2>)가 로직로우레벨(L)이고, 제3 커맨드어드스레스(CA<3>)가 로직하이레벨(H)인 경우를 의미한다.
도 5는 커맨트합성회로(120)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 5에 도시된 바와 같이, 커맨트합성회로(120)는 라이트합성회로(121) 및 리드합성회로(122)를 포함할 수 있다.
라이트합성회로(121)는 뱅크그룹설정신호(BG)에 의해 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 합성하여 라이트스트로브신호(WT_LAT)를 생성할 수 있다. 라이트합성회로(121)는 뱅크그룹설정신호(BG)에 의해 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나를 라이트스트로브신호(WT_LAT)로 출력할 수 있다.
리드합성회로(1022)는 뱅크그룹설정신호(BG)에 의해 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 합성하여 리드스트로브신호(RD_LAT)를 생성할 수 있다. 라이트합성회로(121)는 뱅크그룹설정신호(BG)에 의해 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나를 리드스트로브신호(RD_LAT)로 출력할 수 있다.
도 6은 라이트합성회로(121)의 일 실시예에 따른 구성을 도시한 도면이다. 도 6에 도시된 바와 같이, 라이트합성회로(121)는 라이트합성신호생성회로(1211) 및 제1 선택전달회로(1212)를 포함할 수 있다.
라이트합성신호생성회로(1211)는 낸드게이트들(NAND11,NAND12)로 구현될 수 있다. 라이트합성신호생성회로(1211)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 합성하여 제1 라이트합성신호(WTS1)를 생성할 수 있다. 라이트합성신호생성회로(1211)는 제1 라이트커맨드펄스(EWT1)로부터 제2 라이트합성신호(WTS2)를 생성할 수 있다. 라이트합성신호생성회로(1211)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 부정 논리곱 연산을 수행하여 제1 라이트합성신호(WTS1)를 생성할 수 있다. 라이트합성신호생성회로(1211)는 제1 라이트커맨드펄스(EWT1)와 제1 라이트커맨드펄스(EWT1)를 부정 논리곱 연산을 수행하여 제2 라이트합성신호(WTS2)를 생성할 수 있다.
제1 선택전달회로(1212)는 멀티플렉서(MUX11)로 구현될 수 있다. 제1 선택전달회로(1212)는 뱅크그룹설정신호(BG)에 의해 제1 라이트합성신호(WTS1) 및 제2 라이트합성신호(WTS2) 중 어느 하나를 라이트스트로브신호(WT_LAT)로 출력할 수 있다. 제1 선택전달회로(1212)는 뱅크그룹설정신호(BG)가 인에이블되는 경우 제1 라이트합성신호(WTS1)를 라이트스트로브신호(WT_LAT)로 출력할 수 있다. 제1 선택전달회로(1212)는 뱅크그룹설정신호(BG)가 디스에이블되는 경우 제2 라이트합성신호(WTS2)를 라이트스트로브신호(WT_LAT)로 출력할 수 있다.
도 7은 리드합성회로(122)의 일 실시예에 따른 구성을 도시한 도면이다. 도 7에 도시된 바와 같이, 리드합성회로(122)는 리드합성신호생성회로(1221) 및 제2 선택전달회로(1222)를 포함할 수 있다.
리드합성신호생성회로(1221)는 낸드게이트들(NAND21,NAND22)로 구현될 수 있다. 리드합성신호생성회로(1221)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 합성하여 제1 리드합성신호(RDS1)를 생성할 수 있다. 리드합성신호생성회로(1221)는 제1 리드커맨드펄스(ERD1)로부터 제2 리드합성신호(RDS2)를 생성할 수 있다. 리드합성신호생성회로(1221)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 부정 논리곱 연산을 수행하여 제1 리드합성신호(RDS1)를 생성할 수 있다. 리드합성신호생성회로(1221)는 제1 리드커맨드펄스(ERD1)와 제1 리드커맨드펄스(ERD1)를 부정 논리곱 연산을 수행하여 제2 리드합성신호(RDS2)를 생성할 수 있다.
제2 선택전달회로(1222)는 멀티플렉서(MUX21)로 구현될 수 있다. 제2 선택전달회로(1222)는 뱅크그룹설정신호(BG)에 의해 제1 리드합성신호(RDS1) 및 제2 리드합성신호(RDS2) 중 어느 하나를 리드스트로브신호(RD_LAT)로 출력할 수 있다. 제2 선택전달회로(1222)는 뱅크그룹설정신호(BG)가 인에이블되는 경우 제1 리드합성신호(RDS1)를 리드스트로브신호(RD_LAT)로 출력할 수 있다. 제2 선택전달회로(1222)는 뱅크그룹설정신호(BG)가 디스에이블되는 경우 제2 리드합성신호(RDS2)를 리드스트로브신호(RD_LAT)로 출력할 수 있다.
도 8은 모드신호생성회로(130)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 8에 도시된 바와 같이, 모드신호생성회로(130)는 래치제어신호생성회로(131), 전치모드신호생성회로(132) 및 래치회로(133)를 포함할 수 있다.
래치제어신호생성회로(131)는 낸드게이트(NAND31) 및 인버터(IV31)로 구현될 수 있다. 래치제어신호생성회로(131)는 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2)를 부정 논리곱 연산을 수행하여 래치제어신호(LWR)를 생성할 수 있다. 래치제어신호생성회로(131)는 래치제어신호(LWR)를 반전 버퍼링하여 반전래치제어신호(LWRB)를 생성할 수 있다.
전치모드신호생성회로(132)는 인버터(IV32) 및 노어게이트(NOR31)로 구현될 수 있다. 전치모드신호생성회로(132)는 뱅크그룹설정신호(BG) 및 버스트신호(BL_ST)를 토대로 전치모드신호(P_BL)를 생성할 수 있다. 전치모드신호생성회로(132)는 뱅크그룹설정신호(BG)가 로직하이레벨로 인에이블되고 버스트신호(BL_ST)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 전치모드신호(P_BL)를 생성할 수 있다.
래치회로(133)는 인버터들(IV33,IV34,IV35,IV36,IV37,IV38)로 구현될 수 있다. 래치회로(133)는 래치제어신호(LWR) 및 반전래치제어신호(LWRB)에 의해 전치모드신호(P_BL)를 래치할 수 있다. 래치회로(133)는 래치제어신호(LWR) 및 반전래치제어신호(LWRB)에 의해 래치된 전치모드신호(P_BL)를 버퍼링하여 모드신호(BL32)를 생성할 수 있다. 래치회로(133)는 래치제어신호(LWR)가 로직로우레벨이고 반전래치제어신호(LWRB)가 로직하이레벨인 경우 전치모드신호(P_BL)를 입력받아 래치할 수 있다. 래치회로(133)는 래치제어신호(LWR)가 로직하이레벨이고 반전래치제어신호(LWRB)가 로직로우레벨인 경우 래치된 전치모드신호(P_BL)를 버퍼링하여 모드신호(BL32)를 생성할 수 있다.
도 9는 파이프제어회로(200)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 9에 도시된 바와 같이, 파이프제어회로(200)는 입력제어신호생성회로(210), 출력제어신호생성회로(220) 및 내부출력제어신호생성회로(230)를 포함할 수 있다.
입력제어신호생성회로(210)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(210)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입력제어신호생성회로(210)는 제4 입력제어신호(PIN<4>)가 인에이블된 이후 제1 입력제어신호(PIN<1>)가 인에이블되도록 구현될 수 있다. 입력제어신호생성회로(210)는 4 비트의 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 비트의 입력제어신호를 생성하도록 구현될 수 있다.
출력제어신호생성회로(220)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(220)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 출력제어신호생성회로(220)는 제4 출력제어신호(POUT<4>)가 인에이블된 이후 제1 출력제어신호(POUT<1>)가 인에이블되도록 구현될 수 있다. 출력제어신호생성회로(220)는 4 비트의 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 비트의 출력제어신호를 생성하도록 구현될 수 있다.
내부출력제어신호생성회로(230)는 제2 라이트커맨드펄스(EWT2)와 모드신호(BL32)에 의해 설정구간 이후 순차적으로 인에이블되는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다. 내부출력제어신호생성회로(230)는 제2 리드커맨드펄스(ERD2)와 모드신호(BL32)에 의해 설정구간 이후 순차적으로 인에이블되는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다. 내부출력제어신호생성회로(230)는 모드신호(BL32)에 의해 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)의 생성을 차단할 수 있다. 내부출력제어신호생성회로(230)는 제4 내부출력제어신호(IPOUT<4>)가 인에이블된 이후 제1 내부출력제어신호(IPOUT<1>)가 인에이블되도록 구현될 수 있다. 내부출력제어신호생성회로(230)는 4 비트의 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성하도록 구현되어 있지만 실시예에 따라 다양한 비트의 내부출력제어신호를 생성하도록 구현될 수 있다.
도 10은 입력제어신호생성회로(210)의 일 실시예에 따른 구성을 도시한 도면이다. 도 10에 도시된 바와 같이, 입력제어신호생성회로(210)는 제1 전달제어신호생성회로(211), 제1 카운터(212) 및 제1 신호전달회로(213)를 포함할 수 있다.
제1 전달제어신호생성회로(211)는 낸드게이트들(NAND41,NAND42) 및 오어게이트(OR41)로 구현될 수 있다. 제1 전달제어신호생성회로(211)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나가 입력되는 경우 인에이블되는 제1 전달제어신호(TCON1)를 생성할 수 있다. 제1 전달제어신호생성회로(211)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 입력되는 경우 인에이블되는 제1 전달제어신호(TCON1)를 생성할 수 있다. 제1 전달제어신호생성회로(211)는 제1 라이트커맨드펄스(EWT1), 제2 라이트커맨드펄스(EWT2), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 전달제어신호(TCON1)를 생성할 수 있다.
제1 카운터(212)는 플립플롭들(FF41,FF42,FF43,FF44)로 구현될 수 있다. 제1 카운터(212)는 제1 전달제어신호(TCON1)가 입력되는 경우 순차적으로 카운팅되는 제1 내지 제4 전달신호(TS<1:4>)를 생성할 수 있다. 제1 카운터(212)는 제4 전달신호(TS<4>)가 로직하이레벨로 인에이블된 이후 제1 전달제어신호(TCON1)가 로직하이레벨로 입력되면 제1 전달신호(TS<1>)를 로직하이레벨로 인에이블시킬 수 있다.
제1 신호전달회로(213)는 낸드게이트들(NAND43,NAND44,NAND45,NAND46) 및 인버터들(IV41,IV42,IV43,IV44)로 구현될 수 있다. 제1 신호전달회로(213)는 제1 전달제어신호(TCON1)가 인에이블되는 경우 제1 내지 제4 전달신호(TS<1:4>)로부터 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 제1 신호전달회로(213)는 제1 전달제어신호(TCON1)가 로직하이레벨로 인에이블되는 경우 제1 내지 제4 전달신호(TS<1:4>)를 버퍼링하여 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다.
도 11은 출력제어신호생성회로(220)의 일 실시예에 따른 구성을 도시한 도면이다. 도 11에 도시된 바와 같이, 출력제어신호생성회로(220)는 제2 전달제어신호생성회로(221), 제2 카운터(222) 및 제2 신호전달회로(223)를 포함할 수 있다.
제2 전달제어신호생성회로(221)는 낸드게이트들(NAND51,NAND52) 및 오어게이트(OR51)로 구현될 수 있다. 제2 전달제어신호생성회로(221)는 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2) 중 어느 하나가 입력되는 경우 인에이블되는 제2 전달제어신호(TCON2)를 생성할 수 있다. 제2 전달제어신호생성회로(221)는 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 입력되는 경우 인에이블되는 제2 전달제어신호(TCON2)를 생성할 수 있다. 제2 전달제어신호생성회로(221)는 제1 라이트커맨드펄스(EWT1), 제2 라이트커맨드펄스(EWT2), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제2 전달제어신호(TCON2)를 생성할 수 있다.
제2 카운터(222)는 플립플롭들(FF51,FF52,FF53,FF54)로 구현될 수 있다. 제2 카운터(222)는 제2 전달제어신호(TCON2)가 입력되는 경우 순차적으로 카운팅되는 제5 내지 제8 전달신호(TS<5:8>)를 생성할 수 있다. 제2 카운터(222)는 제8 전달신호(TS<8>)가 로직하이레벨로 인에이블된 이후 제2 전달제어신호(TCON2)가 로직하이레벨로 입력되면 제5 전달신호(TS<5>)를 로직하이레벨로 인에이블시킬 수 있다.
제2 신호전달회로(223)는 낸드게이트들(NAND53,NAND54,NAND55,NAND56) 및 인버터들(IV51,IV52,IV53,IV54)로 구현될 수 있다. 제2 신호전달회로(223)는 제2 전달제어신호(TCON2)가 인에이블되는 경우 제5 내지 제8 전달신호(TS<5:8>)로부터 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 제2 신호전달회로(223)는 제2 전달제어신호(TCON2)가 로직하이레벨로 인에이블되는 경우 제5 내지 제8 전달신호(TS<5:8>)를 버퍼링하여 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
도 12는 내부출력제어신호생성회로(230)의 일 실시예에 따른 구성을 도시한 도면이다. 도 12에 도시된 바와 같이, 내부출력제어신호생성회로(230)는 제3 전달제어신호생성회로(231), 제3 카운터(232) 및 제3 신호전달회로(233)를 포함할 수 있다.
제3 전달제어신호생성회로(231)는 낸드게이트(NAND61)로 구현될 수 있다. 제3 전달제어신호생성회로(231)는 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 입력되는 경우 인에이블되는 제3 전달제어신호(TCON3)를 생성할 수 있다. 제3 전달제어신호생성회로(231)는 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2) 중 어느 하나가 로직로우레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제3 전달제어신호(TCON3)를 생성할 수 있다.
제3 카운터(232)는 플립플롭들(FF61,FF62,FF63,FF64)로 구현될 수 있다. 제3 카운터(232)는 제3 전달제어신호(TCON3)가 입력되는 경우 순차적으로 카운팅되는 제1 내지 제4 내부전달신호(ITS<1:4>)를 생성할 수 있다. 제3 카운터(232)는 제4 내부전달신호(ITS<4>)가 로직하이레벨로 인에이블된 이후 제3 전달제어신호(TCON3)가 로직하이레벨로 입력되면 제1 내부전달신호(ITS<1>)를 로직하이레벨로 인에이블시킬 수 있다.
제3 신호전달회로(233)는 낸드게이트들(NAND62,NAND63,NAND64,NAND65) 및 인버터들(IV61,IV62,IV63,IV64)로 구현될 수 있다. 제3 신호전달회로(233)는 모드신호(BL32)와 제3 전달제어신호(TCON3)가 인에이블되는 경우 제1 내지 제4 내부전달신호(ITS<1:4>)로부터 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다. 제3 신호전달회로(233)는 모드신호(BL32)와 제3 전달제어신호(TCON3)가 로직하이레벨로 인에이블되는 경우 제1 내지 제4 내부전달신호(ITS<1:4>)를 버퍼링하여 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)를 생성할 수 있다. 제3 신호전달회로(233)는 모드신호(BL32)가 로직로우레벨로 디스에이블되는 경우 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)의 생성을 차단할 수 있다.
도 13은 어드레스처리회로(300)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 13에 도시된 바와 같이, 어드레스처리회로(300)는 래치어드레스생성회로(310), 제1 디코더(320) 및 제2 디코더(330)를 포함할 수 있다.
래치어드레스생성회로(310)는 제1 어드레스저장회로(311), 제2 어드레스저장회로(312), 제3 어드레스저장회로(313) 및 제4 어드레스저장회로(314)를 포함할 수 있다.
제1 어드레스저장회로(311)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 커맨드어드레스(CA<1>)를 통해 입력되는 제1 어드레스를 래치할 수 있다. 제1 어드레스저장회로(311)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 제1 어드레스로부터 제1 래치어드레스(LAD<1>)를 생성할 수 있다. 제1 어드레스저장회로(311)는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)에 의해 래치된 제1 어드레스를 반전 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다.
제2 어드레스저장회로(312)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제2 커맨드어드레스(CA<2>)를 통해 입력되는 제2 어드레스를 래치할 수 있다. 제2 어드레스저장회로(312)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 제2 어드레스로부터 제2 래치어드레스(LAD<2>)를 생성할 수 있다. 제2 어드레스저장회로(312)는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)에 의해 래치된 제2 어드레스를 반전 버퍼링하여 제2 래치어드레스(LAD<2>)를 생성할 수 있다.
제3 어드레스저장회로(313)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제3 커맨드어드레스(CA<3>)를 통해 입력되는 제3 어드레스를 래치할 수 있다. 제3 어드레스저장회로(313)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 제3 어드레스로부터 제3 래치어드레스(LAD<3>)를 생성할 수 있다.
제4 어드레스저장회로(314)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제4 커맨드어드레스(CA<4>)를 통해 입력되는 제4 어드레스를 래치할 수 있다. 제4 어드레스저장회로(314)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 제4 어드레스로부터 제4 래치어드레스(LAD<4>)를 생성할 수 있다.
래치어드레스생성회로(310)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 의해 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 제1 내지 제4 어드레스를 래치할 수 있다. 래치어드레스생성회로(310)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 의해 래치된 제1 내지 제4 어드레스로부터 제1 내지 제4 래치어드레스(LAD<1:4>)를 생성할 수 있다. 래치어드레스생성회로(310)는 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)에 의해 래치된 제1 및 제2 어드레스를 반전 버퍼링하여 제1 내지 제2 래치어드레스(LAD<1:2>)를 생성하고, 제3 및 제4 어드레스를 버퍼링하여 제3 및 제4 래치어드레스(LAD<3:4>)를 생성할 수 있다.
제1 디코더(320)는 제1 및 제2 래치어드레스(LAD<1:2>)로부터 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성할 수 있다. 제1 디코더(320)는 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성할 수 있다. 제1 디코더(320)는 라이트스트로브신호(WT_LAT)에 동기 되어 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성할 수 있다. 제1 디코더(320)는 리드스트로브신호(RD_LAT)에 동기 되어 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성할 수 있다.
제2 디코더(330)는 제3 및 제4 래치어드레스(LAD<3:4>)로부터 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다. 제2 디코더(330)는 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다. 제2 디코더(330)는 라이트스트로브신호(WT_LAT)에 동기 되어 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다. 제2 디코더(330)는 리드스트로브신호(RD_LAT)에 동기 되어 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성할 수 있다.
도 14는 제1 어드레스저장회로(311)의 일 실시예에 따른 구성을 도시한 도면이다. 도 14에 도시된 바와 같이, 제1 어드레스저장회로(311)는 제1 파이프회로(3111), 제2 파이프회로(3112), 제3 파이프회로(3113) 및 제4 파이프회로(3114)를 포함할 수 있다.
제1 파이프회로(3111)는 전달게이트(T71), 인버터들(IV71,IV72,IV73,IV74,IV75,IV76,IV77,IV78)로 구현될 수 있다. 제1 파이프회로(3111)는 제1 입력제어신호(PIN<1>)가 인에이블되는 경우 제1 커맨드어드레스(CA<1>)를 통해 입력되는 제1 어드레스를 래치할 수 있다. 제1 파이프회로(3111)는 제1 출력제어신호(POUT<1>)가 인에이블되는 경우 래치된 제1 어드레스를 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다. 제1 파이프회로(3111)는 제1 내부출력제어신호(IPOUT<1>)가 인에이블되는 경우 래치된 제1 어드레스를 반전 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다.
제2 파이프회로(3112)는 제2 입력제어신호(PIN<2>)가 인에이블되는 경우 제1 커맨드어드레스(CA<1>)를 통해 입력되는 제1 어드레스를 래치할 수 있다. 제2 파이프회로(3112)는 제2 출력제어신호(POUT<2>)가 인에이블되는 경우 래치된 제1 어드레스를 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다. 제2 파이프회로(3112)는 제2 내부출력제어신호(IPOUT<2>)가 인에이블되는 경우 래치된 제1 어드레스를 반전 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다.
제3 파이프회로(3113)는 제3 입력제어신호(PIN<3>)가 인에이블되는 경우 제1 커맨드어드레스(CA<1>)를 통해 입력되는 제1 어드레스를 래치할 수 있다. 제3 파이프회로(3113)는 제3 출력제어신호(POUT<3>)가 인에이블되는 경우 래치된 제1 어드레스를 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다. 제3 파이프회로(3113)는 제3 내부출력제어신호(IPOUT<3>)가 인에이블되는 경우 래치된 제1 어드레스를 반전 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다.
제4 파이프회로(3114)는 제4 입력제어신호(PIN<4>)가 인에이블되는 경우 제1 커맨드어드레스(CA<1>)를 통해 입력되는 제1 어드레스를 래치할 수 있다. 제4 파이프회로(3114)는 제4 출력제어신호(POUT<4>)가 인에이블되는 경우 래치된 제1 어드레스를 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다. 제4 파이프회로(3114)는 제4 내부출력제어신호(IPOUT<4>)가 인에이블되는 경우 래치된 제1 어드레스를 반전 버퍼링하여 제1 래치어드레스(LAD<1>)를 생성할 수 있다.
제2 내지 제4 파이프회로(3112~3114)는 도 14에 도시된 제1 파이프회로(3111)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 제1 내지 제4 파이프회로(3111~3114)는 제1 내지 제4 입력제어신호(PIN<1:4>), 제1 내지 제4 출력제어신호(POUT<1:4>), 제1 내지 제4 내부출력제어신호(IPOUT<1:4>)의 비트 수와 같이 4회 입력되는 제1 커맨드어드레스(CA<1>)를 래치하여 제1 래치어드레스(LAD<1>)를 생성하도록 구현될 수 있다. 제1 어드레스저장회로(311)는 실시예에 따라 다양한 수의 파이프회로를 포함하도록 구현될 수 있다.
한편, 도 13에 도시된 제2 어드레스저장회로(312)는 도 14에 도시된 제1 어드레스저장회로(311)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 15는 제3 어드레스저장회로(313)의 일 실시예에 따른 구성을 도시한 도면이다. 도 15에 도시된 바와 같이, 제3 어드레스저장회로(313)는 제5 파이프회로(3131), 제6 파이프회로(3132), 제7 파이프회로(3133) 및 제8 파이프회로(3134)를 포함할 수 있다.
제5 파이프회로(3131)는 전달게이트(T81), 인버터들(IV81,IV82,IV83,IV84,IV85)로 구현될 수 있다. 제5 파이프회로(3131)는 제1 입력제어신호(PIN<1>)가 인에이블되는 경우 제3 커맨드어드레스(CA<3>)를 통해 입력되는 제3 어드레스를 래치할 수 있다. 제5 파이프회로(3131)는 제1 출력제어신호(POUT<1>)가 인에이블되는 경우 래치된 제3 어드레스를 버퍼링하여 제3 래치어드레스(LAD<3>)를 생성할 수 있다.
제6 파이프회로(3132)는 제2 입력제어신호(PIN<2>)가 인에이블되는 경우 제3 커맨드어드레스(CA<3>)를 통해 입력되는 제3 어드레스를 래치할 수 있다. 제6 파이프회로(3132)는 제2 출력제어신호(POUT<2>)가 인에이블되는 경우 래치된 제3 어드레스를 버퍼링하여 제3 래치어드레스(LAD<3>)를 생성할 수 있다.
제7 파이프회로(3133)는 제3 입력제어신호(PIN<3>)가 인에이블되는 경우 제3 커맨드어드레스(CA<3>)를 통해 입력되는 제3 어드레스를 래치할 수 있다. 제7 파이프회로(3133)는 제3 출력제어신호(POUT<3>)가 인에이블되는 경우 래치된 제3 어드레스를 버퍼링하여 제3 래치어드레스(LAD<3>)를 생성할 수 있다.
제8 파이프회로(3134)는 제4 입력제어신호(PIN<4>)가 인에이블되는 경우 제3 커맨드어드레스(CA<3>)를 통해 입력되는 제3 어드레스를 래치할 수 있다. 제8 파이프회로(3134)는 제4 출력제어신호(POUT<4>)가 인에이블되는 경우 래치된 제3 어드레스를 버퍼링하여 제3 래치어드레스(LAD<3>)를 생성할 수 있다.
제6 내지 제8 파이프회로(3132~3134)는 도 15에 도시된 제5 파이프회로(3131)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 제5 내지 제8 파이프회로(3131~3134)는 제1 내지 제4 입력제어신호(PIN<1:4>), 제1 내지 제4 출력제어신호(POUT<1:4>)의 비트 수와 같이 4회 입력되는 제3 커맨드어드레스(CA<3>)를 래치하여 제3 래치어드레스(LAD<3>)를 생성하도록 구현될 수 있다. 제3 어드레스저장회로(313)는 실시예에 따라 다양한 수의 파이프회로를 포함하도록 구현될 수 있다.
한편, 도 13에 도시된 제4 어드레스저장회로(314)는 도 15에 도시된 제3 어드레스저장회로(313)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 16은 코어회로(400)의 일 실시예에 따른 구성을 도시한 도면이다. 도 16에 도시된 바와 같이, 코어회로(400)는 제1 뱅크그룹(410), 제2 뱅크그룹(420), 제3 뱅크그룹(430) 및 제4 뱅크그룹(440)을 포함할 수 있다.
제1 뱅크그룹(410)은 제1 뱅크(411), 제2 뱅크(412), 제3 뱅크(413) 및 제4 뱅크(414)를 포함할 수 있다. 제1 뱅크(411)는 라이트동작 및 리드동작 시 제1 뱅크그룹어드레스(BG<1>)가 인에이블되고, 제1 컬럼어드레스(CADD<1>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제2 뱅크(412)는 라이트동작 및 리드동작 시 제1 뱅크그룹어드레스(BG<1>)가 인에이블되고, 제2 컬럼어드레스(CADD<2>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제3 뱅크(413)는 라이트동작 및 리드동작 시 제1 뱅크그룹어드레스(BG<1>)가 인에이블되고, 제3 컬럼어드레스(CADD<3>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제4 뱅크(414)는 라이트동작 및 리드동작 시 제1 뱅크그룹어드레스(BG<1>)가 인에이블되고, 제4 컬럼어드레스(CADD<4>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다.
제2 뱅크그룹(420)은 제5 뱅크(421), 제6 뱅크(422), 제7 뱅크(423) 및 제8 뱅크(424)를 포함할 수 있다. 제5 뱅크(421)는 라이트동작 및 리드동작 시 제2 뱅크그룹어드레스(BG<2>)가 인에이블되고, 제1 컬럼어드레스(CADD<1>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제6 뱅크(422)는 라이트동작 및 리드동작 시 제2 뱅크그룹어드레스(BG<2>)가 인에이블되고, 제2 컬럼어드레스(CADD<2>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제7 뱅크(423)는 라이트동작 및 리드동작 시 제2 뱅크그룹어드레스(BG<2>)가 인에이블되고, 제3 컬럼어드레스(CADD<3>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제8 뱅크(424)는 라이트동작 및 리드동작 시 제2 뱅크그룹어드레스(BG<2>)가 인에이블되고, 제4 컬럼어드레스(CADD<4>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다.
제3 뱅크그룹(430)은 제9 뱅크(431), 제10 뱅크(432), 제11 뱅크(433) 및 제12 뱅크(434)를 포함할 수 있다. 제9 뱅크(431)는 라이트동작 및 리드동작 시 제3 뱅크그룹어드레스(BG<3>)가 인에이블되고, 제1 컬럼어드레스(CADD<1>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제10 뱅크(422)는 라이트동작 및 리드동작 시 제3 뱅크그룹어드레스(BG<3>)가 인에이블되고, 제2 컬럼어드레스(CADD<2>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제11 뱅크(423)는 라이트동작 및 리드동작 시 제3 뱅크그룹어드레스(BG<3>)가 인에이블되고, 제3 컬럼어드레스(CADD<3>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제12 뱅크(424)는 라이트동작 및 리드동작 시 제3 뱅크그룹어드레스(BG<3>)가 인에이블되고, 제4 컬럼어드레스(CADD<4>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다.
제4 뱅크그룹(440)은 제13 뱅크(441), 제14 뱅크(442), 제15 뱅크(443) 및 제16 뱅크(444)를 포함할 수 있다. 제13 뱅크(441)는 라이트동작 및 리드동작 시 제4 뱅크그룹어드레스(BG<4>)가 인에이블되고, 제1 컬럼어드레스(CADD<1>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제14 뱅크(442)는 라이트동작 및 리드동작 시 제4 뱅크그룹어드레스(BG<4>)가 인에이블되고, 제2 컬럼어드레스(CADD<2>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제15 뱅크(443)는 라이트동작 및 리드동작 시 제4 뱅크그룹어드레스(BG<4>)가 인에이블되고, 제3 컬럼어드레스(CADD<3>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다. 제16 뱅크(444)는 라이트동작 및 리드동작 시 제4 뱅크그룹어드레스(BG<4>)가 인에이블되고, 제4 컬럼어드레스(CADD<4>)가 인에이블되는 경우 선택되어 데이터(DATA<1:N>)를 저장 및 출력할 수 있다.
제1 내지 제4 뱅크그룹(410,420,430,440)은 한 번의 컬럼동작을 수행하여 16 비트의 데이터를 저장 및 출력하도록 구현될 수 있다. 본 발명의 일 실시예에서는 제1 버스트동작 시 컬럼동작이 1회 수행되어 16 비트의 데이터를 저장 및 출력하도록 구현될 수 있고, 제2 버스트동작시 컬럼동작이 2회 수행되어 32 비트의 데이터를 저장 및 출력하도록 구현될 수 있다.
도 17을 참고하여 본 발명의 일 실시예에 따른 반도체시스템의 라이트동작을 설명하되, 제1 버스트동작 및 제2 버스트동작이 연속으로 수행되는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제1 조합의 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)가 입력된다.
T2 시점에, 클럭(CLK)의 폴링에지에 동기 되어 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 제1 내지 제4 어드레스가 입력된다.
T3 시점에, 커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 T1 시점에 입력된 제1 조합의 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)에 의해 로직로우레벨의 펄스를 포함하는 제1 라이트커맨드펄스(EWT1)를 생성한다. 커맨드펄스생성회로(110)는 로직로우레벨의 뱅크그룹설정신호(BG)와 로직하이레벨의 제2 라이트커맨드펄스(EWT2)에 의해 로직하이레벨의 버스트신호(BL_ST)를 생성한다.
T4 시점에, 라이트합성신호생성회로(1211)는 로직로우레벨의 제1 라이트커맨드펄스(EWT1) 및 로직하이레벨의 제2 라이트커맨드펄스(EWT2)를 합성하여 로직하이레벨의 제1 라이트합성신호(WTS1)를 생성한다.
제1 전달제어신호생성회로(211)는 T3 시점의 제1 라이트커맨드펄스(EWT1)에 의해 로직하이레벨로 인에이블되는 제1 전달제어신호(TCON1)를 생성한다.
제1 카운터(212)는 로직하이레벨의 제1 전달제어신호(TCON1)에 의해 로직하이레벨의 제1 전달신호(TS<1>)를 생성한다.
제1 신호전달회로(213)는 로직하이레벨의 제1 전달제어신호(TCON1)에 의해 제1 전달신호(TS<1>)를 버퍼링하여 로직하이레벨의 제1 입력제어신호(PIN<1>)를 생성한다.
래치어드레스생성회로(310)는 제1 입력제어신호(PIN<1>)에 의해 T2 시점에 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 제1 내지 제4 어드레스를 래치한다.
제2 전달제어신호생성회로(221)는 T3 시점의 제1 라이트커맨드펄스(EWT1)에 의해 로직하이레벨로 인에이블되는 제2 전달제어신호(TCON2)를 생성한다.
T5 시점에, 커맨드합성회로(120)는 로직로우레벨의 뱅크그룹설정신호(BG)에 의해 제1 라이트커맨드펄스(EWT1)로부터 로직하이레벨의 라이트스트로브신호(WT_LAT)를 생성한다.
제2 카운터(222)는 로직하이레벨의 제2 전달제어신호(TCON2)에 의해 로직하이레벨의 제5 전달신호(TS<5>)를 생성한다.
제2 신호전달회로(223)는 로직하이레벨의 제2 전달제어신호(TCON2)에 의해 제5 전달신호(TS<5>)를 버퍼링하여 로직하이레벨의 제1 출력제어신호(POUT<1>)를 생성한다.
래치어드레스생성회로(310)는 제1 출력제어신호(POUT<1>)에 의해 T4 시점에 래치된 제1 내지 제4 어드레스를 버퍼링하여 제1 내지 제4 래치어드레스(LAD<1:4>)를 생성한다.
제1 디코더(320)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성한다.
제2 디코더(330)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성한다.
코어회로(400)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 16 비트의 데이터(DATA<1:16>)를 입력 받아 저장한다.
이때, 코어회로(400)는 16 비트의 데이터(DATA<1:16>)를 저장하는 제1 버스트동작을 수행한다.
T6 시점에, 클럭(CLK)의 라이징에지에 동기 되어 제2 조합의 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)가 입력된다.
T7 시점에, 클럭(CLK)의 폴링에지에 동기 되어 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 제1 내지 제4 어드레스가 입력된다.
T8 시점에, 커맨드펄스생성회로(110)는 클럭(CLK)에 동기 되어 T6 시점에 입력된 제2 조합의 칩선택신호(CS) 및 제1 내지 제L 커맨드어드레스(CA<1:L>)에 의해 로직로우레벨의 펄스를 포함하는 제2 라이트커맨드펄스(EWT2)를 생성한다. 커맨드펄스생성회로(110)는 로직로우레벨의 뱅크그룹설정신호(BG)와 로직로우레벨의 제2 라이트커맨드펄스(EWT2)에 의해 로직로우레벨의 버스트신호(BL_ST)를 생성한다.
모드신호생성회로(130)는 로직로우레벨의 뱅크그룹설정신호(BG), 로직로우레벨의 버스트신호(BL_ST) 및 로직로우레벨의 제2 라이트커맨드펄스(EWT2)에 의해 로직하이레벨로 인에이블되는 모드신호(BL32)를 생성한다.
T9 시점에, 라이트합성신호생성회로(1211)는 로직하이레벨의 제1 라이트커맨드펄스(EWT1) 및 로직로우레벨의 제2 라이트커맨드펄스(EWT2)를 합성하여 로직하이레벨의 제1 라이트합성신호(WTS1)를 생성한다.
제1 전달제어신호생성회로(211)는 T8 시점의 제2 라이트커맨드펄스(EWT2)에 의해 로직하이레벨로 인에이블되는 제1 전달제어신호(TCON1)를 생성한다.
제1 카운터(212)는 로직하이레벨의 제1 전달제어신호(TCON1)에 의해 로직하이레벨의 제2 전달신호(TS<2>)를 생성한다.
제1 신호전달회로(213)는 로직하이레벨의 제1 전달제어신호(TCON1)에 의해 제2 전달신호(TS<2>)를 버퍼링하여 로직하이레벨의 제2 입력제어신호(PIN<2>)를 생성한다.
래치어드레스생성회로(310)는 제2 입력제어신호(PIN<2>)에 의해 T7 시점에 제1 내지 제4 커맨드어드레스(CA<1:4>)를 통해 입력되는 제1 내지 제4 어드레스를 래치한다.
제2 전달제어신호생성회로(221)는 T8 시점의 제2 라이트커맨드펄스(EWT2)에 의해 로직하이레벨로 인에이블되는 제2 전달제어신호(TCON2)를 생성한다.
제3 전달제어신호생성회로(231)는 T8 시점의 제2 라이트커맨드펄스(EWT2)에 의해 로직하이레벨로 인에이블되는 제3 전달제어신호(TCON3)를 생성한다.
T10 시점에, 커맨드합성회로(120)는 로직로우레벨의 뱅크그룹설정신호(BG)에 의해 제2 라이트커맨드펄스(EWT2)로부터 로직하이레벨의 라이트스트로브신호(WT_LAT)를 생성한다.
제2 카운터(222)는 로직하이레벨의 제2 전달제어신호(TCON2)에 의해 로직하이레벨의 제6 전달신호(TS<6>)를 생성한다.
제2 신호전달회로(223)는 로직하이레벨의 제2 전달제어신호(TCON2)에 의해 제6 전달신호(TS<6>)를 버퍼링하여 로직하이레벨의 제2 출력제어신호(POUT<2>)를 생성한다.
래치어드레스생성회로(310)는 제2 출력제어신호(POUT<2>)에 의해 T9 시점에 래치된 제1 내지 제4 어드레스를 버퍼링하여 제1 내지 제4 래치어드레스(LAD<1:4>)를 생성한다.
제1 디코더(320)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성한다.
제2 디코더(330)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성한다.
코어회로(400)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 16 비트의 데이터(DATA<1:16>)를 입력 받아 저장한다.
이때, 코어회로(400)는 16 비트의 데이터(DATA<1:16>)를 저장하는 제1 버스트동작을 수행한다.
T11 시점에, 제3 카운터(232)는 로직하이레벨의 제3 전달제어신호(TCON3)에 의해 로직하이레벨의 제2 내부전달신호(ITS<2>)를 생성한다.
제3 신호전달회로(233)는 로직하이레벨의 모드신호(BL32)와 로직하이레벨의 제3 전달제어신호(TCON3)에 의해 제2 내부전달신호(ITS<2>)를 버퍼링하여 로직하이레벨의 제2 내부출력제어신호(IPOUT<2>)를 생성한다.
래치어드레스생성회로(310)는 제2 내부출력제어신호(IPOUT<2>)에 의해 T9 시점에 래치된 제1 내지 제4 어드레스를 반전 버퍼링하여 제1 내지 제4 래치어드레스(LAD<1:4>)를 생성한다.
제1 디코더(320)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제1 및 제2 래치어드레스(LAD<1:2>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>)를 생성한다.
제2 디코더(330)는 로직하이레벨의 라이트스트로브신호(WT_LAT)에 동기 되어 제3 및 제4 래치어드레스(LAD<3:4>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제4 컬럼어드레스(CADD<1:4>)를 생성한다.
코어회로(400)는 제1 내지 제4 뱅크그룹어드레스(BG<1:4>) 및 제1 내지 제4 컬럼어드레스(CADD<1:4>)에 의해 선택되는 뱅크그룹에 대한 컬럼동작을 수행하여 16 비트의 데이터(DATA<1:16>)를 입력 받아 저장한다.
이때, 코어회로(400)는 16 비트의 데이터(DATA<1:16>)를 저장하는 제1 버스트동작을 수행한다.
즉, 코어회로(400)는 T10 시점의 16 비트의 데이터(DATA<1:16>)와 T11 시점의 16 비트의 데이터(DATA<1:16>)를 저장함으로써 32비트의 데이터를 저장하는 제2 버스트동작을 수행한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하거나 비반전하여 생성함으로써 컬럼동작을 수행할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하여 생성함으로써 어드레스를 반전하기 위한 별도의 회로가 필요없어 면적을 감소할 수 있다.
도 18은 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 18에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트동작, 리드동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 제1 및 제2 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하거나 비반전하여 생성함으로써 컬럼동작을 수행할 수 있다. 반도체장치들(1400(K:1)) 각각은 제2 버스트동작에 따라 뱅크그룹을 선택하기 위한 어드레스를 내부적으로 반전하여 생성함으로써 어드레스를 반전하기 위한 별도의 회로가 필요없어 면적을 감소할 수 있다.
컨트롤러(1300)는 각각은 도 1에 도시된 컨트롤러(10)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(20)로 구현될 수 있다. 실시예에 따라서 반도체장치(20)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1. 반도체시스템 10. 컨트롤러
20. 반도체장치 100. 커맨드생성회로
110. 커맨드펄스생성회로 111. 커맨드디코더
112. 펄스생성회로 113. 버스트신호생성회로
120. 커맨드합성회로 121. 라이트합성회로
122. 리드합성회로 130. 모드신호생성회로
131. 래치제어신호생성회로 132. 전치모드신호생성회로
133. 래치회로 200. 파이프제어회로
210. 입력제어신호생성회로 211. 제1 전달제어신호생성회로
212. 제1 카운터 213. 제1 신호전달회로
220. 출력제어신호생성회로 221. 제2 전달제어신호생성회로
222. 제2 카운터 223. 제2 신호전달회로
230. 내부출력제어신호생성회로 231. 제3 전달제어신호생성회로
232. 제3 카운터 233. 제3 신호전달회로
300. 어드레스처리회로 310. 래치어드레스생성회로
311. 제1 어드레스저장회로 312. 제2 어드레스저장회로
313. 제3 어드레스저장회로 314. 제4 어드레스저장회로
320. 제1 디코더 330. 제2 디코더
400. 코어회로 410. 제1 뱅크그룹
411. 제1 뱅크 412. 제2 뱅크
413. 제3 뱅크 414. 제4 뱅크
420. 제2 뱅크그룹 421. 제5 뱅크
422. 제6 뱅크 423. 제7 뱅크
424. 제8 뱅크 430. 제3 뱅크그룹
431. 제9 뱅크 432. 제10 뱅크
433. 제11 뱅크 434. 제12 뱅크
440. 제4 뱅크그룹 441. 제13 뱅크
442. 제14 뱅크 443. 제15 뱅크
444. 제16 뱅크 1211. 라이트합성신호생성회로
1212. 제1 선택전달회로 1221. 리드합성신호생성회로
1222. 제2 선택전달회로 3111. 제1 파이프회로
3112. 제2 파이프회로 3113. 제3 파이프회로
3114. 제4 파이프회로 3131. 제5 파이프회로
3132. 제6 파이프회로 3133. 제7 파이프회로
3134. 제8 파이프회로

Claims (29)

  1. 클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 조합에 따라 발생하는 펄스를 포함하는 라이트스트로브신호를 생성하는 커맨드생성회로;
    제1 및 제2 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호 및 제1 내지 제4 출력제어신호를 생성하고, 설정구간 이후 제1 내지 제4 내부출력제어신호를 생성하는 파이프제어회로; 및
    상기 라이트스트로브신호와 상기 제1 내지 제4 입력제어신호가 입력되는 경우 상기 커맨드어드레스를 통해 입력되는 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호가 입력되는 경우 래치된 상기 어드레스로부터 뱅크그룹어드레스 및 컬럼어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호가 입력되는 경우 래치된 상기 어드레스를 반전하여 상기 뱅크그룹어드레스 및 상기 컬럼어드레스를 생성하는 어드레스처리회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 라이트커맨드펄스는 상기 클럭의 제1 에지에 동기 되어 입력되는 상기 커맨드어드레스로부터 생성되고, 상기 어드레스는 상기 클럭의 제2 에지에 동기 되어 입력되는 상기 커맨드어드레스로부터 생성되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 및 제2 라이트커맨드펄스 중 적어도 어느 하나는 상기 커맨드어드레스의 조합에 따라 발생하는 펄스를 포함하는 신호인 반도체장치.
  4. 제 1 항에 있어서, 상기 설정구간은 상기 제1 및 제2 라이트커맨드펄스에 의해 한번의 컬럼동작을 수행하기 위한 시간으로 설정되는 반도체장치.
  5. 제 1 항에 있어서, 상기 커맨드생성회로는
    상기 클럭에 동기되어 상기 칩선택신호 및 상기 커맨드어드레스의 조합에 따라 상기 제1 및 제2 라이트커맨드펄스를 생성하고, 뱅크그룹설정신호 및 상기 제1 및 제2 라이트커맨드펄스에 따라 버스트신호를 생성하는 커맨드펄스생성회로;
    상기 뱅크그룹설정신호에 의해 상기 제1 및 제2 라이트커맨드펄스 중 어느 하나를 상기 라이트스트로브신호로 출력하거나, 상기 제1 라이트커맨드펄스를 상기 라이트스트로브신호로 출력하는 커맨드합성회로; 및
    상기 뱅크그룹설정신호, 상기 버스트신호 및 상기 제2 라이트커맨드펄스에 의해 인에이블되는 모드신호를 생성하는 모드신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 커맨드펄스생성회로는
    상기 클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨조합이 제1 조합인 경우 인에이블되는 제1 라이트신호를 생성하고, 상기 커맨드어드레스의 로직레벨조합이 제2 조합인 경우 인에이블되는 제2 라이트신호를 생성하는 커맨드디코더;
    상기 제1 및 제2 라이트신호가 입력되는 경우 발생하는 펄스를 포함하는 상기 제1 및 제2 라이트커맨드펄스를 생성하는 펄스생성회로; 및
    상기 뱅크설정신호에 의해 상기 제1 및 제2 라이트신호로부터 상기 버스트신호를 생성하는 버스트신호생성회로를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 커맨드합성회로는
    상기 제1 및 제2 라이트커맨드펄스를 합성하여 제1 라이트합성신호를 생성하고, 상기 제1 라이트커맨드펄스로부터 제2 라이트합성신호를 생성하는 라이트합성신호생성회로; 및
    상기 뱅크그룹설정신호에 의해 상기 제1 라이트합성신호 및 상기 제2 라이트합성신호 중 어느 하나를 상기 라이트스트로브신호로 출력하는 선택전달회로를 포함하는 반도체장치.
  8. 제 5 항에 있어서, 상기 모드신호생성회로는
    상기 뱅크그룹설정신호 및 상기 버스트신호에 의해 전치모드신호를 생성하는 전치모드신호생성회로; 및
    상기 제2 라이트커맨드펄스로부터 생성되는 래치제어신호에 의해 상기 전치모드신호를 래치하고, 래치된 상기 전치모드신호를 버퍼링하여 상기 모드신호를 생성하는 래치회로를 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 파이프제어회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로;
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 제1 내지 제4 출력제어신호를 생성하는 출력제어신호생성회로; 및
    상기 제2 라이트커맨드펄스와 모드신호에 의해 상기 설정구간 이후 인에이블되는 상기 제1 내지 제4 내부출력제어신호를 생성하는 내부출력제어신호생성회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 입력제어신호생성회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 제1 전달제어신호를 생성하는 제1 전달제어신호생성회로;
    상기 제1 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제1 내지 제4 전달신호를 생성하는 제1 카운터; 및
    상기 제1 전달제어신호가 인에이블되는 경우 상기 제1 내지 제4 전달신호를 버퍼링하여 상기 제1 내지 제4 입력제어신호를 생성하는 제1 신호전달회로를 포함하는 반도체장치.
  11. 제 9 항에 있어서, 상기 출력제어신호생성회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 제2 전달제어신호를 생성하는 제2 전달제어신호생성회로;
    상기 제2 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제5 내지 제8 전달신호를 생성하는 제2 카운터; 및
    상기 제2 전달제어신호가 인에이블되는 경우 상기 제5 내지 제8 전달신호를 버퍼링하여 상기 제1 내지 제4 출력제어신호를 생성하는 제2 신호전달회로를 포함하는 반도체장치.
  12. 제 9 항에 있어서, 상기 내부출력제어신호생성회로는
    상기 제2 라이트커맨드펄스가 입력되는 경우 인에이블되는 제3 전달제어신호를 생성하는 제3 전달제어신호생성회로;
    상기 제3 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제1 및 제4 내부전달신호를 생성하는 제3 카운터; 및
    상기 모드신호가 인에이블되고, 상기 제3 전달제어신호가 인에이블되는 경우 상기 제1 내지 제4 내부전달신호를 버퍼링하여 상기 제1 내지 제4 내부출력제어신호를 생성하는 제3 신호전달회로를 포함하는 반도체장치.
  13. 제 1 항에 있어서, 상기 어드레스처리회로는
    상기 제1 내지 제4 입력제어신호에 의해 제1 내지 제4 커맨드어드레스를 통해 입력되는 제1 내지 제4 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호에 의해 래치된 상기 제1 내지 제4 어드레스로부터 제1 내지 제4 래치어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호에 의해 래치된 상기 제1 내지 제4 어드레스를 반전 버퍼링하여 상기 제1 내지 제4 래치어드레스를 생성하는 래치어드레스생성회로;
    상기 라이트스트로브신호에 동기 되어 상기 제1 및 제2 래치어드레스를 디코딩하여 제1 내지 제4 뱅크그룹어드레스를 생성하는 제1 디코더; 및
    상기 라이트스트로브신호에 동기 되어 상기 제3 및 제4 래치어드레스를 디코딩하여 제1 내지 제4 컬럼어드레스를 생성하는 제2 디코더를 포함하는 반도체장치.
  14. 제1 버스트동작 시 제1 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 제1 내지 제4 입력제어신호 및 제1 내지 제4 출력제어신호를 생성하고, 제2 버스트동작 시 제2 라이트커맨드펄스가 입력되는 경우 순차적으로 인에이블되는 상기 제1 내지 제4 입력제어신호 및 상기 제1 내지 제4 출력제어신호를 생성하며, 설정구간 이후 제1 내지 제4 내부출력제어신호를 생성하는 파이프제어회로; 및
    라이트스트로브신호와 상기 제1 내지 제4 입력제어신호가 입력되는 경우 커맨드어드레스를 통해 입력되는 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호가 입력되는 경우 래치된 상기 어드레스로부터 뱅크그룹어드레스 및 컬럼어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호가 입력되는 경우 래치된 상기 어드레스를 반전하여 상기 뱅크그룹어드레스 및 상기 컬럼어드레스를 생성하는 어드레스처리회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 및 제2 버스트동작은 상기 뱅크그룹어드레스 및 상기 컬럼어드레스에 의해 선택되는 뱅크그룹에서 데이터를 입출력하는 컬럼동작으로 설정되는 반도체장치.
  16. 제 14 항에 있어서, 상기 제2 버스트동작은 상기 제1 버스트동작보다 컬럼동작 시 입출력되는 데이터의 비트 수가 2배로 설정되는 반도체장치.
  17. 제 14 항에 있어서, 상기 제1 및 제2 라이트커맨드펄스는 클럭의 제1 에지에 동기 되어 입력되는 커맨드어드레스로부터 생성되고, 상기 어드레스는 상기 클럭의 제2 에지에 동기 되어 입력되는 상기 커맨드어드레스로부터 생성되는 반도체장치.
  18. 제 14 항에 있어서, 상기 설정구간은 상기 제1 및 제2 라이트커맨드펄스에 의해 한번의 컬럼동작을 수행하기 위한 시간으로 설정되는 반도체장치.
  19. 제 14 항에 있어서, 상기 파이프제어회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 제1 내지 제4 입력제어신호를 생성하는 입력제어신호생성회로;
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 제1 내지 제4 출력제어신호를 생성하는 출력제어신호생성회로; 및
    상기 제2 라이트커맨드펄스와 모드신호에 의해 상기 설정구간 이후 인에이블되는 상기 제1 내지 제4 내부출력제어신호를 생성하는 내부출력제어신호생성회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 모드신호는 상기 제1 버스트동작 시 디스에이블되고 상기 제2 버스트동작 시 인에이블되는 신호인 반도체장치.
  21. 제 19 항에 있어서, 상기 입력제어신호생성회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 제1 전달제어신호를 생성하는 제1 전달제어신호생성회로;
    상기 제1 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제1 내지 제4 전달신호를 생성하는 제1 카운터; 및
    상기 제1 전달제어신호가 인에이블되는 경우 상기 제1 내지 제4 전달신호를 버퍼링하여 상기 제1 내지 제4 입력제어신호를 생성하는 제1 신호전달회로를 포함하는 반도체장치.
  22. 제 19 항에 있어서, 상기 출력제어신호생성회로는
    상기 제1 및 제2 라이트커맨드펄스 중 어느 하나가 입력되는 경우 인에이블되는 제2 전달제어신호를 생성하는 제2 전달제어신호생성회로;
    상기 제2 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제5 내지 제8 전달신호를 생성하는 제2 카운터; 및
    상기 제2 전달제어신호가 인에이블되는 경우 상기 제5 내지 제8 전달신호를 버퍼링하여 상기 제1 내지 제4 출력제어신호를 생성하는 제2 신호전달회로를 포함하는 반도체장치.
  23. 제 19 항에 있어서, 상기 내부출력제어신호생성회로는
    상기 제2 라이트커맨드펄스가 입력되는 경우 인에이블되는 제3 전달제어신호를 생성하는 제3 전달제어신호생성회로;
    상기 제3 전달제어신호가 입력되는 경우 순차적으로 카운팅되는 제1 및 제4 내부전달신호를 생성하는 제3 카운터; 및
    상기 모드신호가 인에이블되고, 상기 제3 전달제어신호가 인에이블되는 경우 상기 제1 내지 제4 내부전달신호를 버퍼링하여 상기 제1 내지 제4 내부출력제어신호를 생성하는 제3 신호전달회로를 포함하는 반도체장치.
  24. 제 14 항에 있어서, 상기 어드레스처리회로는
    상기 제1 내지 제4 입력제어신호에 의해 제1 내지 제4 커맨드어드레스를 통해 입력되는 제1 내지 제4 어드레스를 래치하고, 상기 제1 내지 제4 출력제어신호에 의해 래치된 상기 제1 내지 제4 어드레스로부터 제1 내지 제4 래치어드레스를 생성하며, 상기 제1 내지 제4 내부출력제어신호에 의해 래치된 상기 제1 내지 제4 어드레스를 반전 버퍼링하여 상기 제1 내지 제4 래치어드레스를 생성하는 래치어드레스생성회로;
    상기 라이트스트로브신호에 동기 되어 상기 제1 및 제2 래치어드레스를 디코딩하여 제1 내지 제4 뱅크그룹어드레스를 생성하는 제1 디코더; 및
    상기 라이트스트로브신호에 동기 되어 상기 제3 및 제4 래치어드레스를 디코딩하여 제1 내지 제4 컬럼어드레스를 생성하는 제2 디코더를 포함하는 반도체장치.
  25. 제 14 항에 있어서,
    클럭에 동기 되어 칩선택신호 및 커맨드어드레스의 조합에 따라 발생하는 펄스를 포함하는 상기 제1 및 제2 라이트커맨드펄스를 생성하고, 상기 제1 및 제2 라이트커맨드펄스로부터 상기 라이트스트로브신호를 생성하는 커맨드생성회로; 및
    상기 뱅크그룹어드레스 및 상기 컬럼어드레스에 의해 선택되는 다수의 뱅크그룹 중 어느 하나를 통해 컬럼동작을 수행하여 데이터를 입출력하는 코어회로를 더 포함하는 반도체장치.
  26. 제 25 항에 있어서, 상기 커맨드생성회로는
    상기 클럭에 동기되어 상기 칩선택신호 및 상기 커맨드어드레스의 조합에 따라 상기 제1 및 제2 라이트커맨드펄스를 생성하고, 뱅크그룹설정신호 및 상기 제1 및 제2 라이트커맨드펄스에 따라 버스트신호를 생성하는 커맨드펄스생성회로;
    상기 뱅크그룹설정신호에 의해 상기 제1 및 제2 라이트커맨드펄스 중 어느 하나를 상기 라이트스트로브신호로 출력하거나, 상기 제1 라이트커맨드펄스를 상기 라이트스트로브신호로 출력하는 커맨드합성회로; 및
    상기 뱅크그룹설정신호, 상기 버스트신호 및 상기 제2 라이트커맨드펄스에 의해 모드신호를 생성하는 모드신호생성회로를 포함하는 반도체장치.
  27. 제 26 항에 있어서, 상기 커맨드펄스생성회로는
    상기 클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드어드레스의 로직레벨조합이 제1 조합인 경우 인에이블되는 제1 라이트신호를 생성하고, 상기 커맨드어드레스의 로직레벨조합이 제2 조합인 경우 순차적으로 인에이블되는 제2 라이트신호를 생성하는 커맨드디코더;
    상기 제1 및 제2 라이트신호가 입력되는 경우 발생하는 펄스를 포함하는 상기 제1 및 제2 라이트커맨드펄스를 생성하는 펄스생성회로; 및
    상기 뱅크설정신호에 의해 상기 제1 및 제2 라이트신호로부터 상기 버스트신호를 생성하는 버스트신호생성회로를 포함하는 반도체장치.
  28. 제 26 항에 있어서, 상기 커맨드합성회로는
    상기 제1 및 제2 라이트커맨드펄스를 합성하여 제1 라이트합성신호를 생성하고, 상기 제1 라이트커맨드펄스로부터 제2 라이트합성신호를 생성하는 라이트합성신호생성회로; 및
    상기 뱅크그룹설정신호에 의해 상기 제1 라이트합성신호 및 상기 제2 라이트합성신호 중 어느 하나를 상기 라이트스트로브신호로 출력하는 선택전달회로를 포함하는 반도체장치.
  29. 제 26 항에 있어서, 상기 모드신호생성회로는
    상기 뱅크그룹설정신호 및 상기 버스트신호에 의해 전치모드신호를 생성하는 전치모드신호생성회로; 및
    상기 제2 라이트커맨드펄스로부터 생성되는 래치제어신호에 의해 상기 전치모드신호를 래치하고, 래치된 상기 전치모드신호를 버퍼링하여 상기 모드신호를 생성하는 래치회로를 포함하는 반도체장치.
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