KR102576767B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 동작뱅크모드 및 버스트랭쓰에 대한 정보를 토대로 입력제어신호, 출력제어신호 및 내부출력제어신호를 생성하는 입출력제어신호생성회로; 상기 입력제어신호를 토대로 내부커맨드어드레스를 래치하고, 상기 출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 래치신호로 출력하거나 상기 내부출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 내부래치신호로 출력하는 파이프회로; 및 상기 동작뱅크모드 및 상기 버스트랭쓰를 토대로 상기 래치신호 또는 상기 내부래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 오토프리차지동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 셀어레이에 저장하는 라이트동작 또는 셀어레이에 저장된 데이터를 출력하는 리드동작을 수행한다. 반도체장치는 라이트동작 또는 리드동작이 수행되는 경우 버스트랭쓰(Burst Length)에 따라 설정된 만큼의 비트 수의 데이터를 입출력한 후 오토프리차지동작을 수행할 수 있다.
본 발명의 배경기술은 미국등록특허 제6,163,832호에 개시되어 있다.
본 발명은 오토프리차지동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 동작뱅크모드 및 버스트랭쓰에 대한 정보를 토대로 입력제어신호, 출력제어신호 및 내부출력제어신호를 생성하는 입출력제어신호생성회로; 상기 입력제어신호를 토대로 내부커맨드어드레스를 래치하고, 상기 출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 래치신호로 출력하거나 상기 내부출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 내부래치신호로 출력하는 파이프회로; 및 상기 동작뱅크모드 및 상기 버스트랭쓰를 토대로 상기 래치신호 또는 상기 내부래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 라이트신호를 토대로 라이트입력제어신호를 생성하고, 라이트플래그 및 내부라이트플래그를 토대로 라이트출력제어신호 및 내부라이트출력제어신호를 생성하는 입출력제어신호생성회로; 상기 라이트입력제어신호에 동기하여 내부커맨드어드레스를 래치하고, 상기 라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 라이트래치신호로 출력하거나 상기 내부라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부라이트래치신호로 출력하는 파이프회로; 및 버블구간 전 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부라이트래치신호를 토대로 라이트오토프리차지신호를 생성하고, 버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부라이트래치신호를 토대로 라이트오토프리차지신호를 생성하고, 상기 뱅크그룹모드가 아닌 경우 상기 라이트래치신호를 토대로 상기 라이트오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리드신호를 토대로 리드입력제어신호를 생성하고, 리드플래그 및 내부리드플래그를 토대로 리드출력제어신호 및 내부리드출력제어신호를 생성하는 입출력제어신호생성회로; 상기 리드입력제어신호에 동기하여 내부커맨드어드레스를 래치하고, 상기 리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 리드래치신호로 출력하거나 상기 내부리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부리드래치신호로 출력하는 파이프회로; 및 버블구간 전 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부리드래치신호를 토대로 리드오토프리차지신호를 생성하고, 버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부리드래치신호를 토대로 리드오토프리차지신호를 생성하고, 상기 뱅크그룹모드가 아닌 경우 상기 리드래치신호를 토대로 상기 리드오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명에 의하면 뱅크그룹모드에서 연속적인 라이트동작이 수행될 때 버스트랭쓰 및 버블구간을 고려하여 오토프리차지동작의 수행 여부를 조절할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 라이트입력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 리드입력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 라이트출력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 내부라이트출력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 리드출력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 내부리드출력제어신호생성회로의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 제1 라이트파이프그룹의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 제1 라이트파이프그룹에 포함된 제1 라이트파이프의 일 실시예에 따른 회로도이다.
도 10은 도 1에 도시된 반도체장치에 포함된 제2 라이트파이프그룹의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 1에 도시된 반도체장치에 포함된 리드파이프그룹의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 12는 도 1에 도시된 반도체장치에 포함된 오토프리차지신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 오토프리차지신호생성회로에 포함된 선택신호생성회로의 일 실시예에 따른 회로도이다.
도 14는 도 12에 도시된 오토프리차지신호생성회로에 포함된 프리차지신호생성회로의 일 실시예에 따른 회로도이다.
도 15는 도 12에 도시된 오토프리차지신호생성회로에 포함된 오토프리차지신호출력회로의 일 실시예에 따른 회로도이다.
도 16은 도 1 내지 도 15에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 17은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
다수의 뱅크들을 포함하는 반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드 등의 동작뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 뱅크그룹모드에서는 버스트랭쓰 별로 컬럼동작이 분리되어 수행될 수 있다. 예를 들어, 뱅크그룹모드에서 버스트랭쓰가 16으로 설정된 경우 16비트의 데이터에 대한 컬럼동작이 한번에 수행되고, 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 경우에는 16 비트에 대한 제1 컬럼동작이 수행되고 제1 컬럼동작이 종료된 시점으로부터 버블구간이 경과된 후 나머지 16 비트에 대한 제2 컬럼동작이 수행된다. 버블구간은 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 리드동작 또는 라이트동작이 수행될 때 16 비트의 컬럼동작이 된 후 나머지 16 비트의 컬럼동작이 수행될 때까지 다른 뱅크그룹에 대한 컬럼동작을 위해 확보되는 구간이다. 버블구간은 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서만 요구될 수 있다. 버블구간은 16 비트의 데이터에 대한 컬럼동작이 수행되는 구간으로 설정될 수 있다. 버블구간 동안 다른 뱅크의 컬럼동작이 수행될 수 있도록 설정되어 복수의 뱅크들에 대한 컬럼동작이 버블구간을 이용하여 연속적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치(1)는 커맨드디코더(2), 플래그생성회로(3), 입출력제어신호생성회로(4), 파이프회로(5), 오토프리차지신호생성회로(6) 및 오토프리차지제어회로(7)를 포함할 수 있다.
커맨드디코더(2)는 커맨드어드레스(CA<1:L>)를 디코딩하여 라이트신호(EWT) 및 리드신호(ERT)를 생성할 수 있다. 라이트신호(EWT)는 라이트동작을 수행하기 위해 발생될 수 있다. 리드신호(ERT)는 리드동작을 수행하기 위해 발생될 수 있다. 라이트신호(EWT) 또는 리드신호(ERT)를 발생시키기 위한 커맨드어드레스(CA<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.
플래그생성회로(3)는 라이트신호(EWT)에 응답하여 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 생성할 수 있다. 플래그생성회로(3)는 라이트동작을 수행하기 위한 라이트신호(EWT)가 발생되는 시점으로부터 제1 라이트지연구간이 경과되는 시점에서 라이트플래그(WTTF)를 발생시킬 수 있고, 라이트동작을 수행하기 위한 라이트신호(EWT)가 발생되는 시점으로부터 제2 라이트지연구간이 경과되는 시점에서 내부라이트플래그(IWTTF)를 발생시킬 수 있다. 제1 라이트지연구간은 라이트레이턴시에 의해 설정될 수 있다. 제2 라이트지연구간은 라이트레이턴시와 버스트랭쓰에 의해 설정될 수 있다. 내부라이트플래그(IWTTF)는 라이트플래그(WTTF)가 발생된 시점으로부터 라이트플래그지연구간이 경과된 후 발생될 수 있다. 내부라이트플래그(IWTTF)를 생성하기 위한 라이트플래그지연구간은 실시예에 따라서 다양하게 설정될 수 있다. 예를 들어, 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 라이트동작을 위해서는 32비트의 데이터가 입력되기 위해 필요한 구간을 라이트플래그지연구간으로 설정할 수 있다.
플래그생성회로(3)는 리드신호(ERT)에 응답하여 리드플래그(RDTF) 및 내부리드플래그(IRDTF)를 생성할 수 있다. 플래그생성회로(3)는 리드동작을 수행하기 위한 리드신호(ERT)가 발생되는 시점으로부터 제1 리드지연구간이 경과되는 시점에서 리드플래그(RDTF)를 발생시킬 수 있고, 리드동작을 수행하기 위한 리드신호(ERT)가 발생되는 시점으로부터 제2 리드지연구간이 경과되는 시점에서 내부리드플래그(IRDTF)를 발생시킬 수 있다. 제1 리드지연구간은 실시예에 따라 다양하게 설정될 수 있다. 실시예에 따라서, 플래그생성회로(3)는 리드신호(ERT)에 동기하여 리드플래그(RDTF)를 발생시키도록 구현될 수도 있다. 내부리드플래그(IRDTF)는 리드플래그(RDTF)가 발생된 시점으로부터 리드플래그지연구간이 경과된 후 발생될 수 있다. 내부리드플래그(IRDTF)를 생성하기 위한 리드플래그지연구간은 실시예에 따라서 다양하게 설정될 수 있다. 예를 들어, 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태에서 리드동작을 위해서는 32비트의 데이터가 입력되기 위해 필요한 구간을 리드플래그지연구간으로 설정할 수 있다.
입출력제어신호생성회로(4)는 라이트신호(EWT), 라이트플래그(WTTF) 및 내부라이트플래그(IWTTF)를 토대로 제1 내지 제4 라이트입력제어신호(WPIN<1:4>), 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>) 및 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(4)는 리드신호(ERT), 리드플래그(RDTF) 및 내부리드플래그(IRDTF)를 토대로 제1 및 제2 리드입력제어신호(RPIN<1:2>), 제1 및 제2 리드출력제어신호(RPOUT<1:2>) 및 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 생성할 수 있다. 입출력제어신호생성회로(4)는 라이트입력제어신호생성회로(41), 리드입력제어신호생성회로(42), 라이트출력제어신호생성회로(43), 내부라이트출력제어신호생성회로(44), 리드출력제어신호생성회로(45) 및 내부리드출력제어신호생성회로(46)를 포함할 수 있다.
라이트입력제어신호생성회로(41)는 라이트신호(EWT)가 발생할 때마다 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 라이트입력제어신호생성회로(41)는 첫번째 라이트신호(EWT)가 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있고, 두번째 라이트신호(EWT)가 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 발생시킬 수 있으며, 세번째 라이트신호(EWT)가 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 발생시킬 수 있고, 네번째 라이트신호(EWT)가 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 발생시킬 수 있으며, 다섯번째 라이트신호(EWT)가 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있다. 라이트입력제어신호생성회로(41)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
리드입력제어신호생성회로(42)는 리드신호(ERT)가 발생할 때마다 제1 및 제2 리드입력제어신호(RPIN<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 리드입력제어신호생성회로(42)는 첫번째 리드신호(ERT)가 발생하는 경우 제1 리드입력제어신호(RPIN<1>)를 발생시킬 수 있고, 두번째 리드신호(ERT)가 발생하는 경우 제2 리드입력제어신호(RPIN<2>)를 발생시킬 수 있으며, 세번째 리드신호(ERT)가 발생하는 경우 제1 리드입력제어신호(RPIN<1>)를 발생시킬 수 있다. 리드입력제어신호생성회로(42)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
라이트출력제어신호생성회로(43)는 라이트플래그(WTTF)가 발생할 때마다 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 라이트출력제어신호생성회로(43)는 첫번째 라이트플래그(WTTF)가 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있고, 두번째 라이트플래그(WTTF)가 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 발생시킬 수 있으며, 세번째 라이트플래그(WTTF)가 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 발생시킬 수 있고, 네번째 라이트플래그(WTTF)가 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 발생시킬 수 있으며, 다섯번째 라이트플래그(WTTF)가 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있다. 라이트출력제어신호생성회로(43)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
내부라이트출력제어신호생성회로(44)는 동작모드신호(4BG) 및 버스트동작모드신호(4BG_BL32)를 토대로 내부라이트플래그(IWTTF)로부터 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 생성할 수 있다. 동작모드신호(4BG)는 반도체장치(1)가 뱅크그룹모드에 진입하였는지 여부에 대한 정보를 포함할 수 있다. 버스트동작모드신호(4BG_BL32)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 라이트동작이 수행되는지 여부에 대한 정보를 포함할 수 있다. 내부라이트출력제어신호생성회로(44)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 수행되는 라이트동작 동안 내부라이트플래그(IWTTF)가 발생할 때마다 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 내부라이트출력제어신호생성회로(44)는 첫번째 내부라이트플래그(IWTTF)가 발생하는 경우 제1 내부라이트출력제어신호(IWPOUT<1>)를 발생시킬 수 있고, 두번째 내부라이트플래그(IWTTF)가 발생하는 경우 제2 내부라이트출력제어신호(IWPOUT<2>)를 발생시킬 수 있으며, 세번째 내부라이트플래그(IWTTF)가 발생하는 경우 제3 내부라이트출력제어신호(IWPOUT<3>)를 발생시킬 수 있고, 네번째 내부라이트플래그(IWTTF)가 발생하는 경우 제4 내부라이트출력제어신호(IWPOUT<4>)를 발생시킬 수 있으며, 다섯번째 내부라이트플래그(IWTTF)가 발생하는 경우 제1 내부라이트출력제어신호(IWPOUT<1>)를 발생시킬 수 있다. 내부라이트출력제어신호생성회로(44)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5를 참고하여 후술한다.
리드출력제어신호생성회로(45)는 리드플래그(RDTF)가 발생할 때마다 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 리드출력제어신호생성회로(45)는 첫번째 리드플래그(RDTF)가 발생하는 경우 제1 리드출력제어신호(RPOUT<1>)를 발생시킬 수 있고, 두번째 리드플래그(RDTF)가 발생하는 경우 제2 리드출력제어신호(RPOUT<2>)를 발생시킬 수 있으며, 세번째 리드플래그(RDTF)가 발생하는 경우 제1 리드출력제어신호(RPOUT<1>)를 발생시킬 수 있다. 리드출력제어신호생성회로(45)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
내부리드출력제어신호생성회로(46)는 동작모드신호(4BG) 및 버스트동작모드신호(4BG_BL32)를 토대로 내부리드플래그(IRDTF)로부터 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 생성할 수 있다. 내부리드출력제어신호생성회로(46)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 수행되는 리드동작 동안 내부리드플래그(IRDTF)가 발생할 때마다 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 내부리드출력제어신호생성회로(46)는 첫번째 내부리드플래그(IRDTF)가 발생하는 경우 제1 내부리드출력제어신호(IRPOUT<1>)를 발생시킬 수 있고, 두번째 내부리드플래그(IRDTF)가 발생하는 경우 제2 내부리드출력제어신호(IRPOUT<2>)를 발생시킬 수 있으며, 세번째 내부리드플래그(IRDTF)가 발생하는 경우 제1 내부리드출력제어신호(IRPOUT<1>)를 발생시킬 수 있다. 내부리드출력제어신호생성회로(46)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7을 참고하여 후술한다.
파이프회로(5)는 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>) 및 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 라이트래치신호(AP_WR1), 제1 내부라이트래치신호(IAP_WR1), 제2 라이트래치신호(AP_WR2) 및 제2 내부라이트래치신호(IAP_WR1) 중 하나로 출력할 수 있다. 파이프회로(5)는 제1 및 제2 리드입력제어신호(RPIN<1:2>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 및 제2 리드출력제어신호(RPOUT<1:2>) 또는 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 리드래치신호(AP_RD) 또는 내부리드래치신호(IAP_RD)로 출력할 수 있다. 파이프회로(5)는 제1 라이트파이프그룹(51), 제2 라이트파이프그룹(52) 및 리드파이프그룹(53)을 포함할 수 있다.
제1 라이트파이프그룹(51)은 제1 및 제2 라이트입력제어신호(WPIN<1:2>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 및 제2 라이트출력제어신호(WPOUT<1:2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 라이트래치신호(AP_WR1)로 출력하거나 제1 및 제2 내부라이트출력제어신호(IWPOUT<1:2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 내부라이트래치신호(IAP_WR1)로 출력할 수 있다. 제1 라이트파이프그룹(51)의 보다 구체적인 구성 및 동작에 대한 설명은 도 8 및 도 9를 참고하여 후술한다.
제2 라이트파이프그룹(52)은 제3 및 제4 라이트입력제어신호(WPIN<3:4>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제3 및 제4 라이트출력제어신호(WPOUT<3:4>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 라이트래치신호(AP_WR2)로 출력하거나 제3 및 제4 내부라이트출력제어신호(IWPOUT<3:4>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 내부라이트래치신호(IAP_WR2)로 출력할 수 있다. 제2 라이트파이프그룹(52)의 보다 구체적인 구성 및 동작에 대한 설명은 도 10을 참고하여 후술한다.
리드파이프그룹(53)은 제1 및 제2 리드입력제어신호(RPIN<1:2>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 리드래치신호(AP_RD)로 출력하거나 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 내부리드래치신호(IAP_RD)로 출력할 수 있다. 리드파이프그룹(53)의 보다 구체적인 구성 및 동작에 대한 설명은 도 11을 참고하여 후술한다.
오토프리차지신호생성회로(6)는 라이트플래그(WTTF), 내부라이트플래그(IWTTF), 리드플래그(RDTF), 내부리드플래그(IRDTF), 동작모드신호(4BG), 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>), 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>), 제1 및 제2 리드출력제어신호(RPOUT<1:2>), 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>), 제1 버스트모드신호(BL16) 및 제2 버스트모드신호(BL32)를 토대로 제1 라이트래치신호(AP_WR1), 제1 내부라이트래치신호(IAP_WR1), 제2 라이트래치신호(AP_WR2), 제2 내부라이트래치신호(IAP_WR2), 리드래치신호(AP_RD) 및 내부리드래치신호(IAP_RD)로부터 라이트오토프리차지신호(AP_WRE) 또는 리드오토프리차지신호(AP_RDE)를 생성할 수 있다. 오토프리차지신호생성회로(6)의 보다 구체적인 구성 및 동작에 대한 설명은 도 12 내지 도 15를 참고하여 후술한다.
오토프리차지제어회로(7)는 라이트오토프리차지신호(AP_WRE), 리드오토프리차지신호(AP_RDE) 및 뱅크어드레스(BA<1:N>)를 토대로 오토프리차지동작을 수행할 수 있다. 오토프리차지제어회로(7)는 라이트오토프리차지신호(AP_WRE)가 발생하는 경우 뱅크어드레스(BA<1:N>)에 의해 엑세스되는 셀어레이에 대한 라이트동작 후 오토프리차지동작을 수행할 수 있다. 오토프리차지제어회로(7)는 리드오토프리차지신호(AP_RDE)가 발생하는 경우 뱅크어드레스(BA<1:N>)에 의해 엑세스되는 셀어레이에 대한 리드동작 후 오토프리차지동작을 수행할 수 있다.
도 2를 참고하면 라이트입력제어신호생성회로(41)는 라이트입력지연기(211), 라이트입력클럭생성회로(212), 제1 라이트입력래치(213), 제1 라이트입력제어신호출력회로(214), 제2 라이트입력래치(215), 제2 라이트입력제어신호출력회로(216), 제3 라이트입력래치(217), 제3 라이트입력제어신호출력회로(218), 제4 라이트입력래치(219), 제4 라이트입력제어신호출력회로(220) 및 제5 라이트입력래치(221)를 포함할 수 있다.
라이트입력지연기(211)는 라이트신호(EWT)를 지연시켜 지연라이트신호(EWTd)를 생성할 수 있다. 라이트입력클럭생성회로(212)는 지연라이트신호(EWTd)로부터 라이트입력클럭(WICLK)을 생성할 수 있다. 라이트입력클럭생성회로(212)는 지연라이트신호(EWTd)를 지연시켜 라이트입력클럭(WICLK)을 생성할 수 있다. 라이트입력지연기(211)가 라이트신호(EWT)를 지연시키는 구간 및 라이트입력클럭생성회로(212)가 지연라이트신호(EWTd)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 라이트입력클럭(WICLK)은 라이트신호(EWT)가 발생된 후 라이트입력지연기(211) 및 라이트입력클럭생성회로(212)에 의해 설정되는 지연구간이 경과된 후 발생될 수 있다.
제1 라이트입력래치(213)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 리셋신호(RST)는 초기화동작을 수행하기 위해 로직하이레벨의 펄스로 발생될 수 있다. 제1 라이트입력래치(213)는 초기화동작 이후 라이트입력클럭(WICLK)이 첫번째 발생하여 제1 라이트입력제어신호(WPIN<1>)가 로직하이레벨로 발생되면 라이트입력클럭(WICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 라이트입력제어신호출력회로(214)는 낸드게이트(NAND21) 및 인버터(IV21)를 포함하고, 지연라이트신호(EWTd) 및 제1 라이트입력래치(213)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 라이트입력제어신호(WPIN<1>)를 생성할 수 있다. 제1 라이트입력제어신호출력회로(214)는 초기화동작 이후 라이트입력클럭(WICLK)이 첫번째 발생하고 지연라이트신호(EWTd)가 로직하이레벨로 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 라이트입력래치(215)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 라이트입력래치(215)는 초기화동작 이후 라이트입력클럭(WICLK)이 두번째 발생하여 제2 라이트입력제어신호(WPIN<2>)가 로직하이레벨로 발생되면 라이트입력클럭(WICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 라이트입력제어신호출력회로(216)는 낸드게이트(NAND22) 및 인버터(IV22)를 포함하고, 지연라이트신호(EWTd) 및 제2 라이트입력래치(215)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 라이트입력제어신호(WPIN<2>)를 생성할 수 있다. 제2 라이트입력제어신호출력회로(216)는 초기화동작 이후 라이트입력클럭(WICLK)이 두번째 발생하고 지연라이트신호(EWTd)가 로직하이레벨로 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 라이트입력래치(217)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 라이트입력래치(217)는 초기화동작 이후 라이트입력클럭(WICLK)이 세번째 발생하여 제3 라이트입력제어신호(WPIN<3>)가 로직하이레벨로 발생되면 라이트입력클럭(WICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제3 라이트입력제어신호출력회로(218)는 낸드게이트(NAND23) 및 인버터(IV23)를 포함하고, 지연라이트신호(EWTd) 및 제3 라이트입력래치(217)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제3 라이트입력제어신호(WPIN<3>)를 생성할 수 있다. 제3 라이트입력제어신호출력회로(218)는 초기화동작 이후 라이트입력클럭(WICLK)이 세번째 발생하고 지연라이트신호(EWTd)가 로직하이레벨로 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 로직하이레벨로 발생시킬 수 있다.
제4 라이트입력래치(219)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제4 라이트입력래치(219)는 초기화동작 이후 라이트입력클럭(WICLK)이 네번째 발생하여 제4 라이트입력제어신호(WPIN<4>)가 로직하이레벨로 발생되면 라이트입력클럭(WICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제4 라이트입력제어신호출력회로(220)는 낸드게이트(NAND24) 및 인버터(IV24)를 포함하고, 지연라이트신호(EWTd) 및 제4 라이트입력래치(219)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제4 라이트입력제어신호(WPIN<4>)를 생성할 수 있다. 제4 라이트입력제어신호출력회로(220)는 초기화동작 이후 라이트입력클럭(WICLK)이 네번째 발생하고 지연라이트신호(EWTd)가 로직하이레벨로 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 로직하이레벨로 발생시킬 수 있다.
제5 라이트입력래치(221)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제5 라이트입력래치(221)의 출력단(Q)의 신호는 제1 라이트입력래치(213)의 입력단(D)으로 피드백될 수 있다.
라이트입력제어신호생성회로(41)는 라이트신호(EWT)가 발생할 때마다 제1 내지 제4 라이트입력제어신호(WPIN<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 라이트입력제어신호생성회로(41)는 첫번째 라이트신호(EWT)가 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있고, 두번째 라이트신호(EWT)가 발생하는 경우 제2 라이트입력제어신호(WPIN<2>)를 발생시킬 수 있으며, 세번째 라이트신호(EWT)가 발생하는 경우 제3 라이트입력제어신호(WPIN<3>)를 발생시킬 수 있고, 네번째 라이트신호(EWT)가 발생하는 경우 제4 라이트입력제어신호(WPIN<4>)를 발생시킬 수 있으며, 다섯번째 라이트신호(EWT)가 발생하는 경우 제1 라이트입력제어신호(WPIN<1>)를 발생시킬 수 있다.
도 3을 참고하면 리드입력제어신호생성회로(42)는 리드입력지연기(31), 리드입력클럭생성회로(32), 제1 리드입력래치(33), 제1 리드입력제어신호출력회로(34), 제2 리드입력래치(35), 제2 리드입력제어신호출력회로(36) 및 제3 리드입력래치(37)를 포함할 수 있다.
리드입력지연기(31)는 리드신호(ERT)를 지연시켜 지연리드신호(ERTd)를 생성할 수 있다. 리드입력클럭생성회로(32)는 지연리드신호(ERTd)로부터 리드입력클럭(RICLK)을 생성할 수 있다. 리드입력클럭생성회로(32)는 지연리드신호(ERTd)를 지연시켜 리드입력클럭(RICLK)을 생성할 수 있다. 리드입력지연기(31)가 리드신호(ERT)를 지연시키는 구간 및 리드입력클럭생성회로(32)가 지연리드신호(ERTd)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 리드입력클럭(RICLK)은 리드신호(ERT)가 발생된 후 리드입력지연기(31) 및 리드입력클럭생성회로(32)에 의해 설정되는 지연구간이 경과된 후 발생될 수 있다.
제1 리드입력래치(33)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제1 리드입력래치(33)는 초기화동작 이후 리드입력클럭(RICLK)이 첫번째 발생하여 제1 리드입력제어신호(RPIN<1>)가 로직하이레벨로 발생되면 리드입력클럭(RICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 리드입력제어신호출력회로(34)는 낸드게이트(NAND31) 및 인버터(IV31)를 포함하고, 지연리드신호(ERTd) 및 제1 리드입력래치(33)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 리드입력제어신호(RPIN<1>)를 생성할 수 있다. 제1 리드입력제어신호출력회로(34)는 초기화동작 이후 리드입력클럭(RICLK)이 첫번째 발생하고 지연리드신호(ERTd)가 로직하이레벨로 발생하는 경우 제1 리드입력제어신호(RPIN<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 리드입력래치(35)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 리드입력래치(35)는 초기화동작 이후 리드입력클럭(RICLK)이 두번째 발생하여 제2 리드입력제어신호(RPIN<2>)가 로직하이레벨로 발생되면 리드입력클럭(RICLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 리드입력제어신호출력회로(36)는 낸드게이트(NAND32) 및 인버터(IV32)를 포함하고, 지연리드신호(ERTd) 및 제2 리드입력래치(35)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 리드입력제어신호(RPIN<2>)를 생성할 수 있다. 제2 리드입력제어신호출력회로(36)는 초기화동작 이후 리드입력클럭(RICLK)이 두번째 발생하고 지연리드신호(ERTd)가 로직하이레벨로 발생하는 경우 제2 리드입력제어신호(RPIN<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 리드입력래치(37)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 리드입력래치(37)의 출력단(Q)의 신호는 제1 리드입력래치(33)의 입력단(D)으로 피드백될 수 있다.
리드입력제어신호생성회로(42)는 리드신호(ERT)가 발생할 때마다 제1 및 제2 리드입력제어신호(RPIN<1:2>)를 교대로 발생시킬 수 있다. 리드입력제어신호생성회로(42)는 첫번째 리드신호(ERT)가 발생하는 경우 제1 리드입력제어신호(RPIN<1>)를 발생시킬 수 있고, 두번째 리드신호(ERT)가 발생하는 경우 제2 리드입력제어신호(RPIN<2>)를 발생시킬 수 있으며, 세번째 리드신호(ERT)가 발생하는 경우 제1 리드입력제어신호(RPIN<1>)를 발생시킬 수 있다.
도 4를 참고하면 라이트출력제어신호생성회로(43)는 라이트출력지연기(411), 라이트출력클럭생성회로(412), 제1 라이트출력래치(413), 제1 라이트출력제어신호출력회로(414), 제2 라이트출력래치(415), 제2 라이트출력제어신호출력회로(416), 제3 라이트출력래치(417), 제3 라이트출력제어신호출력회로(418), 제4 라이트출력래치(419), 제4 라이트출력제어신호출력회로(420) 및 제5 라이트출력래치(421)를 포함할 수 있다.
라이트출력지연기(411)는 라이트플래그(WTTF)를 지연시켜 지연라이트플래그(WTTFd)를 생성할 수 있다. 라이트출력클럭생성회로(412)는 지연라이트플래그(WTTFd)로부터 라이트출력클럭(WOCLK)을 생성할 수 있다. 라이트출력클럭생성회로(412)는 지연라이트플래그(WTTFd)를 지연시켜 라이트출력클럭(WOCLK)을 생성할 수 있다. 라이트출력지연기(411)가 라이트플래그(WTTF)를 지연시키는 구간 및 라이트출력클럭생성회로(412)가 지연라이트플래그(WTTFd)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 라이트출력클럭(WOCLK)은 라이트플래그(WTTF)가 발생된 후 라이트출력지연기(411) 및 라이트출력클럭생성회로(412)에 의해 설정되는 지연구간이 경과된 후 발생될 수 있다.
제1 라이트출력래치(413)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제1 라이트출력래치(413)는 초기화동작 이후 라이트출력클럭(WOCLK)이 첫번째 발생하여 제1 라이트출력제어신호(WPOUT<1>)가 로직하이레벨로 발생되면 라이트출력클럭(WOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 라이트출력제어신호출력회로(414)는 낸드게이트(NAND41) 및 인버터(IV41)를 포함하고, 지연라이트플래그(WTTFd) 및 제1 라이트출력래치(413)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 라이트출력제어신호(WPOUT<1>)를 생성할 수 있다. 제1 라이트출력제어신호출력회로(414)는 초기화동작 이후 라이트출력클럭(WOCLK)이 첫번째 발생하고 지연라이트플래그(WTTFd)가 로직하이레벨로 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 라이트출력래치(415)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 라이트출력래치(415)는 초기화동작 이후 라이트출력클럭(WOCLK)이 두번째 발생하여 제2 라이트출력제어신호(WPOUT<2>)가 로직하이레벨로 발생되면 라이트출력클럭(WOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 라이트출력제어신호출력회로(416)는 낸드게이트(NAND42) 및 인버터(IV42)를 포함하고, 지연라이트플래그(WTTFd) 및 제2 라이트출력래치(415)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 라이트출력제어신호(WPOUT<2>)를 생성할 수 있다. 제2 라이트출력제어신호출력회로(416)는 초기화동작 이후 라이트출력클럭(WOCLK)이 두번째 발생하고 지연라이트플래그(WTTFd)가 로직하이레벨로 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 라이트출력래치(417)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 라이트출력래치(417)는 초기화동작 이후 라이트출력클럭(WOCLK)이 세번째 발생하여 제3 라이트출력제어신호(WPOUT<3>)가 로직하이레벨로 발생되면 라이트출력클럭(WOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제3 라이트출력제어신호출력회로(418)는 낸드게이트(NAND43) 및 인버터(IV43)를 포함하고, 지연라이트플래그(WTTFd) 및 제3 라이트출력래치(417)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제3 라이트출력제어신호(WPOUT<3>)를 생성할 수 있다. 제3 라이트출력제어신호출력회로(418)는 초기화동작 이후 라이트출력클럭(WOCLK)이 세번째 발생하고 지연라이트플래그(WTTFd)가 로직하이레벨로 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 로직하이레벨로 발생시킬 수 있다.
제4 라이트출력래치(419)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제4 라이트출력래치(419)는 초기화동작 이후 라이트출력클럭(WOCLK)이 네번째 발생하여 제4 라이트출력제어신호(WPOUT<4>)가 로직하이레벨로 발생되면 라이트출력클럭(WOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제4 라이트출력제어신호출력회로(420)는 낸드게이트(NAND44) 및 인버터(IV44)를 포함하고, 지연라이트플래그(WTTFd) 및 제4 라이트출력래치(419)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제4 라이트출력제어신호(WPOUT<4>)를 생성할 수 있다. 제4 라이트출력제어신호출력회로(420)는 초기화동작 이후 라이트출력클럭(WOCLK)이 네번째 발생하고 지연라이트플래그(WTTFd)가 로직하이레벨로 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 로직하이레벨로 발생시킬 수 있다.
제5 라이트출력래치(421)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제5 라이트출력래치(421)의 출력단(Q)의 신호는 제1 라이트출력래치(413)의 입력단(D)으로 피드백될 수 있다.
라이트출력제어신호생성회로(43)는 라이트플래그(WTTF)가 발생할 때마다 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 라이트출력제어신호생성회로(43)는 첫번째 라이트플래그(WTTF)가 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있고, 두번째 라이트플래그(WTTF)가 발생하는 경우 제2 라이트출력제어신호(WPOUT<2>)를 발생시킬 수 있으며, 세번째 라이트플래그(WTTF)가 발생하는 경우 제3 라이트출력제어신호(WPOUT<3>)를 발생시킬 수 있고, 네번째 라이트플래그(WTTF)가 발생하는 경우 제4 라이트출력제어신호(WPOUT<4>)를 발생시킬 수 있으며, 다섯번째 라이트플래그(WTTF)가 발생하는 경우 제1 라이트출력제어신호(WPOUT<1>)를 발생시킬 수 있다.
도 5를 참고하면 내부라이트출력제어신호생성회로(44)는 선택라이트플래그생성회로(431), 내부라이트출력지연기(432), 내부라이트출력클럭생성회로(433), 라이트출력신호생성회로(434), 제1 내부라이트출력래치(435), 제1 내부라이트출력제어신호출력회로(436), 제2 내부라이트출력래치(437), 제2 내부라이트출력제어신호출력회로(438), 제3 내부라이트출력래치(439), 제3 내부라이트출력제어신호출력회로(440), 제4 내부라이트출력래치(441), 제4 내부라이트출력제어신호출력회로(442) 및 제5 내부라이트출력래치(443)를 포함할 수 있다.
선택라이트플래그생성회로(431)는 인버터들(IV431~IV434)를 포함할 수 있다. 인버터(IV431)는 동작모드신호(4BG)를 반전버퍼링하여 출력할 수 있다. 동작모드신호(4BG)는 뱅크그룹모드에서 로직하이레벨로 설정될 수 있다. 인버터(IV432)는 뱅크그룹모드가 아닌 경우 라이트플래그(WTTF)를 반전버퍼링하여 노드(nd431)로 출력할 수 있다. 인버터(IV433)는 뱅크그룹모드에서 내부라이트플래그(IWTTF)를 반전버퍼링하여 노드(nd431)로 출력할 수 있다. 인버터(IV434)는 노드(nd431)의 신호를 반전버퍼링하여 선택라이트플래그(SWTTF)로 출력할 수 있다.
내부라이트출력지연기(432)는 선택라이트플래그(SWTTF)를 지연시켜 지연선택라이트플래그(SWTd)를 생성할 수 있다. 내부라이트출력클럭생성회로(433)는 지연선택라이트플래그(SWTd)에 동기하여 버스트동작모드신호(4BG_BL32)로부터 내부라이트출력클럭(IWOCLK)을 생성할 수 있는 D-플립플롭으로 구현될 수 있다. 내부라이트출력클럭생성회로(433)는 리셋신호(RST)가 발생하는 경우 내부라이트출력클럭(IWOCLK)을 로직로우레벨로 초기화할 수 있다. 버스트동작모드신호(4BG_BL32)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 라이트동작이 수행되는 경우 로직하이레벨로 설정될 수 있다. 라이트출력신호생성회로(434)는 지연선택라이트플래그(SWTd)가 발생할 때 라이트출력신호(WEX)를 발생시킬 수 있다. 라이트출력신호생성회로(434)는 지연선택라이트플래그(SWTd)를 지연시켜 라이트출력신호(WEX)를 생성할 수 있다.
제1 내부라이트출력래치(435)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제1 내부라이트출력래치(435)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 첫번째 발생하여 제1 내부라이트출력제어신호(IWPOUT<1>)가 로직하이레벨로 발생되면 내부라이트출력클럭(IWOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 내부라이트출력제어신호출력회로(436)는 낸드게이트(NAND441) 및 인버터(IV441)를 포함하고, 지연선택라이트플래그(SWTd), 라이트출력신호(WEX) 및 제1 내부라이트출력래치(435)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 내부라이트출력제어신호(IWPOUT<1>)를 생성할 수 있다. 제1 내부라이트출력제어신호출력회로(436)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 첫번째 발생하고 지연선택라이트플래그(SWTd) 및 라이트출력신호(WEX)가 로직하이레벨로 발생하는 경우 제1 내부라이트출력제어신호(IWPOUT<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 내부라이트출력래치(437)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 내부라이트출력래치(437)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 두번째 발생하여 제2 내부라이트출력제어신호(IWPOUT<2>)가 로직하이레벨로 발생되면 내부라이트출력클럭(IWOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 내부라이트출력제어신호출력회로(438)는 낸드게이트(NAND442) 및 인버터(IV442)를 포함하고, 지연선택라이트플래그(SWTd), 라이트출력신호(WEX) 및 제2 내부라이트출력래치(437)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 내부라이트출력제어신호(IWPOUT<2>)를 생성할 수 있다. 제2 내부라이트출력제어신호출력회로(438)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 두번째 발생하고 지연선택라이트플래그(SWTd) 및 라이트출력신호(WEX)가 로직하이레벨로 발생하는 경우 제2 내부라이트출력제어신호(IWPOUT<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 내부라이트출력래치(439)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 내부라이트출력래치(439)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 세번째 발생하여 제3 내부라이트출력제어신호(IWPOUT<3>)가 로직하이레벨로 발생되면 내부라이트출력클럭(IWOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제3 내부라이트출력제어신호출력회로(440)는 낸드게이트(NAND443) 및 인버터(IV443)를 포함하고, 지연선택라이트플래그(SWTd), 라이트출력신호(WEX) 및 제3 내부라이트출력래치(439)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제3 내부라이트출력제어신호(IWPOUT<3>)를 생성할 수 있다. 제3 내부라이트출력제어신호출력회로(440)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 세번째 발생하고 지연선택라이트플래그(SWTd) 및 라이트출력신호(WEX)가 로직하이레벨로 발생하는 경우 제3 내부라이트출력제어신호(IWPOUT<3>)를 로직하이레벨로 발생시킬 수 있다.
제4 내부라이트출력래치(441)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제4 내부라이트출력래치(441)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 네번째 발생하여 제4 내부라이트출력제어신호(IWPOUT<4>)가 로직하이레벨로 발생되면 내부라이트출력클럭(IWOCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제4 내부라이트출력제어신호출력회로(442)는 낸드게이트(NAND444) 및 인버터(IV444)를 포함하고, 지연선택라이트플래그(SWTd), 라이트출력신호(WEX) 및 제4 내부라이트출력래치(441)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제4 내부라이트출력제어신호(IWPOUT<4>)를 생성할 수 있다. 제4 내부라이트출력제어신호출력회로(442)는 초기화동작 이후 내부라이트출력클럭(IWOCLK)이 네번째 발생하고 지연선택라이트플래그(SWTd) 및 라이트출력신호(WEX)가 로직하이레벨로 발생하는 경우 제4 내부라이트출력제어신호(IWPOUT<4>)를 로직하이레벨로 발생시킬 수 있다.
제5 내부라이트출력래치(443)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제5 내부라이트출력래치(443)의 출력단(Q)의 신호는 제1 내부라이트출력래치(435)의 입력단(D)으로 피드백될 수 있다.
내부라이트출력제어신호생성회로(44)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 수행되는 라이트동작을 위해 내부라이트플래그(IWTTF)가 발생할 때마다 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 순차적으로, 그리고 반복적으로 발생시킬 수 있다. 예를 들어, 내부라이트출력제어신호생성회로(44)는 첫번째 내부라이트플래그(IWTTF)가 발생하는 경우 제1 내부라이트출력제어신호(IWPOUT<1>)를 발생시킬 수 있고, 두번째 내부라이트플래그(IWTTF)가 발생하는 경우 제2 내부라이트출력제어신호(IWPOUT<2>)를 발생시킬 수 있으며, 세번째 내부라이트플래그(IWTTF)가 발생하는 경우 제3 내부라이트출력제어신호(IWPOUT<3>)를 발생시킬 수 있고, 네번째 내부라이트플래그(IWTTF)가 발생하는 경우 제4 내부라이트출력제어신호(IWPOUT<4>)를 발생시킬 수 있으며, 다섯번째 내부라이트플래그(IWTTF)가 발생하는 경우 제1 내부라이트출력제어신호(IWPOUT<1>)를 발생시킬 수 있다.
도 6을 참고하면 리드출력제어신호생성회로(45)는 리드출력지연기(451), 리드출력클럭생성회로(452), 제1 리드출력래치(453), 제1 리드출력제어신호출력회로(454), 제2 리드출력래치(455), 제2 리드출력제어신호출력회로(456) 및 제3 리드출력래치(457)를 포함할 수 있다.
리드출력지연기(451)는 리드플래그(RDTF)를 지연시켜 지연리드플래그(RDTFd)를 생성할 수 있다. 리드출력클럭생성회로(452)는 지연리드플래그(RDTFd)로부터 리드출력클럭(ROCLK)을 생성할 수 있다. 리드출력클럭생성회로(452)는 지연리드플래그(RDTFd)를 지연시켜 리드출력클럭(ROCLK)을 생성할 수 있다. 리드출력지연기(451)가 리드플래그(RDTF)를 지연시키는 구간 및 리드출력클럭생성회로(452)가 지연리드플래그(RDTFd)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 리드출력클럭(ROCLK)은 리드플래그(RDTF)가 발생된 후 리드출력지연기(451) 및 리드출력클럭생성회로(452)에 의해 설정되는 지연구간이 경과된 후 발생될 수 있다.
제1 리드출력래치(453)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제1 리드출력래치(453)는 초기화동작 이후 리드출력클럭(ROCLK)이 첫번째 발생하여 제1 리드출력제어신호(RPOUT<1>)가 로직하이레벨로 발생될 때 리드출력클럭(ROCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 리드출력제어신호출력회로(454)는 낸드게이트(NAND451) 및 인버터(IV451)를 포함하고, 지연리드플래그(RDTFd) 및 제1 리드출력래치(453)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 리드출력제어신호(RPOUT<1>)를 생성할 수 있다. 제1 리드출력제어신호출력회로(454)는 초기화동작 이후 리드출력클럭(ROCLK)이 첫번째 발생하고 지연리드플래그(RDTFd)가 로직하이레벨로 발생하는 경우 제1 리드출력제어신호(RPOUT<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 리드출력래치(455)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 리드출력래치(455)는 초기화동작 이후 리드출력클럭(ROCLK)이 두번째 발생하여 제2 리드출력제어신호(RPOUT<2>)가 로직하이레벨로 발생될 때 리드출력클럭(ROCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 리드출력제어신호출력회로(456)는 낸드게이트(NAND452) 및 인버터(IV452)를 포함하고, 지연리드플래그(RDTFd) 및 제2 리드출력래치(455)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 리드출력제어신호(RPOUT<2>)를 생성할 수 있다. 제2 리드출력제어신호출력회로(456)는 초기화동작 이후 리드출력클럭(ROCLK)이 두번째 발생하고 지연리드플래그(RDTFd)가 로직하이레벨로 발생하는 경우 제2 리드출력제어신호(RPOUT<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 리드출력래치(457)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 리드출력래치(457)의 출력단(Q)의 신호는 제1 리드출력래치(453)의 입력단(D)으로 피드백될 수 있다.
리드출력제어신호생성회로(45)는 리드플래그(RDTF)가 발생할 때마다 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 교대로 발생시킬 수 있다. 리드출력제어신호생성회로(45)는 첫번째 리드플래그(RDTF)가 발생하는 경우 제1 리드출력제어신호(RPOUT<1>)를 발생시킬 수 있고, 두번째 리드플래그(RDTF)가 발생하는 경우 제2 리드출력제어신호(RPOUT<2>)를 발생시킬 수 있으며, 세번째 리드플래그(RDTF)가 발생하는 경우 제1 리드출력제어신호(RPOUT<1>)를 발생시킬 수 있다.
도 7을 참고하면 내부리드출력제어신호생성회로(46)는 선택리드플래그생성회로(461), 내부리드출력지연기(462), 내부리드출력클럭생성회로(463), 리드출력신호생성회로(464), 제1 내부리드출력래치(465), 제1 내부리드출력제어신호출력회로(466), 제2 내부리드출력래치(467), 제2 내부리드출력제어신호출력회로(468) 및 제3 내부리드출력래치(469)를 포함할 수 있다.
선택리드플래그생성회로(461)는 인버터들(IV461~IV464)를 포함할 수 있다. 인버터(IV461)는 동작모드신호(4BG)를 반전버퍼링하여 출력할 수 있다. 인버터(IV462)는 뱅크그룹모드가 아닌 경우 리드플래그(RDTF)를 반전버퍼링하여 노드(nd461)로 출력할 수 있다. 인버터(IV463)는 뱅크그룹모드에서 내부리드플래그(IRDTF)를 반전버퍼링하여 노드(nd461)로 출력할 수 있다. 인버터(IV434)는 노드(nd461)의 신호를 반전버퍼링하여 선택리드플래그(SRDTF)로 출력할 수 있다.
내부리드출력지연기(462)는 선택리드플래그(SRDTF)를 지연시켜 지연선택리드플래그(SRTd)를 생성할 수 있다. 내부리드출력클럭생성회로(463)는 지연선택리드플래그(SRTd)에 동기하여 버스트동작모드신호(4BG_BL32)로부터 내부리드출력클럭(IROCLK)을 생성할 수 있는 D-플립플롭으로 구현될 수 있다. 내부리드출력클럭생성회로(463)는 리셋신호(RST)가 발생하는 경우 내부리드출력클럭(IROCLK)을 로직로우레벨로 초기화할 수 있다. 버스트동작모드신호(4BG_BL32)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 리드동작이 수행되는 경우 로직하이레벨로 설정될 수 있다. 리드출력신호생성회로(464)는 지연선택리드플래그(SRTd)가 발생할 때 리드출력신호(REX)를 발생시킬 수 있다. 리드출력신호생성회로(464)는 지연선택리드플래그(SRTd)를 지연시켜 리드출력신호(REX)를 생성할 수 있다.
제1 내부리드출력래치(465)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직하이레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제1 내부리드출력래치(465)는 초기화동작 이후 내부리드출력클럭(IROCLK)이 첫번째 발생하여 제1 내부리드출력제어신호(IRPOUT<1>)가 로직하이레벨로 발생될 때 발생되는 내부리드출력클럭(IROCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제1 내부리드출력제어신호출력회로(466)는 낸드게이트(NAND471) 및 인버터(IV471)를 포함하고, 지연선택리드플래그(SRTd), 리드출력신호(REX) 및 제1 내부리드출력래치(465)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제1 내부리드출력제어신호(IRPOUT<1>)를 생성할 수 있다. 제1 내부리드출력제어신호출력회로(466)는 초기화동작 이후 내부리드출력클럭(IROCLK)이 첫번째 발생하고 지연선택리드플래그(SRTd) 및 리드출력신호(REX)가 로직하이레벨로 발생하는 경우 제1 내부리드출력제어신호(IRPOUT<1>)를 로직하이레벨로 발생시킬 수 있다.
제2 내부리드출력래치(467)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제2 내부리드출력래치(467)는 초기화동작 이후 내부리드출력클럭(IROCLK)이 두번째 발생하여 제2 내부리드출력제어신호(IRPOUT<2>)가 로직하이레벨로 발생될 때 내부리드출력클럭(IROCLK)에 동기하여 입력단(D)을 통해 입력되는 신호를 래치하여 출력단(Q)으로 출력할 수 있다. 제2 내부리드출력제어신호출력회로(468)는 낸드게이트(NAND481) 및 인버터(IV481)를 포함하고, 지연선택리드플래그(SRTd), 리드출력신호(REX) 및 제2 내부리드출력래치(467)의 출력단(Q)의 신호를 입력받아 논리곱 연산을 수행하여 제2 내부리드출력제어신호(IRPOUT<2>)를 생성할 수 있다. 제2 내부리드출력제어신호출력회로(468)는 초기화동작 이후 내부리드출력클럭(IROCLK)이 두번째 발생하고 지연선택리드플래그(SRTd) 및 리드출력신호(REX)가 로직하이레벨로 발생하는 경우 제2 내부리드출력제어신호(IRPOUT<2>)를 로직하이레벨로 발생시킬 수 있다.
제3 내부리드출력래치(469)는 리셋신호(RST)가 발생하는 경우 출력단(Q)을 로직로우레벨로 초기화하는 D-플립플롭으로 구현될 수 있다. 제3 내부리드출력래치(469)의 출력단(Q)의 신호는 제1 내부리드출력래치(465)의 입력단(D)으로 피드백될 수 있다.
내부리드출력제어신호생성회로(46)는 뱅크그룹모드에서 버스트랭쓰가 32로 설정된 상태로 수행되는 리드동작을 위해 내부리드플래그(IRDTF)가 발생할 때마다 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 교대로 발생시킬 수 있다. 예를 들어, 내부리드출력제어신호생성회로(46)는 첫번째 내부리드플래그(IRDTF)가 발생하는 경우 제1 내부리드출력제어신호(IRPOUT<1>)를 발생시킬 수 있고, 두번째 내부리드플래그(IRDTF)가 발생하는 경우 제2 내부리드출력제어신호(IRPOUT<2>)를 발생시킬 수 있으며, 세번째 내부리드플래그(IRDTF)가 발생하는 경우 제1 내부리드출력제어신호(IRPOUT<1>)를 발생시킬 수 있다.
도 8을 참고하면 제1 라이트파이프그룹(51)은 제1 라이트파이프(511) 및 제2 라이트파이프(512)를 포함할 수 있다.
제1 라이트파이프(511)는 제1 라이트입력제어신호(WPIN<1>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 라이트출력제어신호(WPOUT<1>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 라이트래치신호(AP_WR1)로 출력하거나 제1 내부라이트출력제어신호(IWPOUT<1>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 내부라이트래치신호(IAP_WR1)로 출력할 수 있다.
제2 라이트파이프(512)는 제2 라이트입력제어신호(WPIN<2>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제2 라이트출력제어신호(WPOUT<2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 라이트래치신호(AP_WR1)로 출력하거나 제2 내부라이트출력제어신호(IWPOUT<2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제1 내부라이트래치신호(IAP_WR1)로 출력할 수 있다.
도 9를 참고하면 제1 라이트파이프(511)는 라이트입력반전회로(514), 라이트입력제어신호래치회로(515) 및 라이트선택출력회로(516)를 포함할 수 있다. 라이트입력반전회로(514)는 인버터(IV51)를 포함하여 제1 라이트입력제어신호(WPIN<1>)를 반전버퍼링하여 제1 반전라이트입력제어신호(WPINB<1>)를 생성할 수 있다. 라이트입력제어신호래치회로(515)는 인버터들(IV52~IV57)을 포함할 수 있다. 인버터(IV52)는 제1 라이트입력제어신호(WPIN<1>)가 발생되지 않는 상태에서 내부커맨드어드레스(ICAF<K>)를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV53)는 노드(nd51)의 신호를 반전버퍼링하여 노드(nd52)로 출력할 수 있다. 인버터(IV54)는 제1 라이트입력제어신호(WPIN<1>)가 로직하이레벨로 발생되는 경우 노드(nd52)의 신호를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV55)는 제1 라이트입력제어신호(WPIN<1>)가 로직하이레벨로 발생되는 경우 노드(nd52)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 인버터(IV56)는 노드(nd53)의 신호를 반전버퍼링하여 노드(nd54)로 출력할 수 있다. 인버터(IV57)는 제1 라이트입력제어신호(WPIN<1>)가 발생되지 않는 경우 노드(nd54)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 라이트선택출력회로(516)는 인버터들(IV571~IV574)을 포함할 수 있다. 인버터(IV571)는 제1 라이트출력제어신호(WPOUT<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV572)는 제1 라이트출력제어신호(WPOUT<1>)가 로직로우레벨로 발생되는 경우 노드(nd54)의 신호를 반전버퍼링하여 제1 라이트래치신호(AP_WR1)로 출력할 수 있다. 인버터(IV573)는 제1 내부라이트출력제어신호(IWPOUT<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV574)는 제1 내부라이트출력제어신호(IWPOUT<1>)가 로직로우레벨로 발생되는 경우 노드(nd54)의 신호를 반전버퍼링하여 제1 내부라이트래치신호(IAP_WR1)로 출력할 수 있다.
도 10을 참고하면 제2 라이트파이프그룹(52)은 제3 라이트파이프(521) 및 제4 라이트파이프(522)를 포함할 수 있다.
제3 라이트파이프(521)는 제3 라이트입력제어신호(WPIN<3>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제3 라이트출력제어신호(WPOUT<3>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 라이트래치신호(AP_WR2)로 출력하거나 제3 내부라이트출력제어신호(IWPOUT<3>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 내부라이트래치신호(IAP_WR2)로 출력할 수 있다.
제4 라이트파이프(522)는 제4 라이트입력제어신호(WPIN<4>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제4 라이트출력제어신호(WPOUT<4>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 라이트래치신호(AP_WR2)로 출력하거나 제4 내부라이트출력제어신호(IWPOUT<4>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 제2 내부라이트래치신호(IAP_WR2)로 출력할 수 있다.
도 11을 참고하면 리드파이프그룹(53)은 제1 리드파이프(531) 및 제2 리드파이프(532)를 포함할 수 있다.
제1 리드파이프(531)는 제1 리드입력제어신호(RPIN<1>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제1 리드출력제어신호(RPOUT<1>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 리드래치신호(AP_RD)로 출력하거나 제1 내부리드출력제어신호(IRPOUT<1>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 내부리드래치신호(IAP_RD)로 출력할 수 있다.
제2 리드파이프(532)는 제2 리드입력제어신호(RPIN<2>)를 토대로 내부커맨드어드레스(ICAF<K>)를 저장하고, 제2 리드출력제어신호(RPOUT<2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 리드래치신호(AP_RD)로 출력하거나 제2 내부리드출력제어신호(IRPOUT<2>)를 토대로 저장된 내부커맨드어드레스(ICAF<K>)를 내부리드래치신호(IAP_RD)로 출력할 수 있다.
도 12를 참고하면 오토프리차지신호생성회로(6)는 선택신호생성회로(61), 프리차지신호생성회로(62) 및 오토프리차지신호출력회로(63)를 포함할 수 있다.
선택신호생성회로(61)는 제1 내지 제4 라이트출력제어신호(WPOUT<1:4>)를 토대로 제1 및 제2 라이트선택신호(WSEL<1:2>)를 생성할 수 있다. 선택신호생성회로(61)는 제1 라이트출력제어신호(WPOUT<1>) 또는 제2 라이트출력제어신호(WPOUT<2>)가 발생하는 경우 제1 라이트선택신호(WSEL<1>)를 발생시킬 수 있다. 선택신호생성회로(61)는 제3 라이트출력제어신호(WPOUT<3>) 또는 제4 라이트출력제어신호(WPOUT<4>)가 발생하는 경우 제2 라이트선택신호(WSEL<2>)를 발생시킬 수 있다.
선택신호생성회로(61)는 제1 내지 제4 내부라이트출력제어신호(IWPOUT<1:4>)를 토대로 제1 및 제2 내부라이트선택신호(IWSEL<1:2>)를 생성할 수 있다. 선택신호생성회로(61)는 제1 내부라이트출력제어신호(IWPOUT<1>) 또는 제2 내부라이트출력제어신호(IWPOUT<2>)가 발생하는 경우 제1 내부라이트선택신호(IWSEL<1>)를 발생시킬 수 있다. 선택신호생성회로(61)는 제3 내부라이트출력제어신호(IWPOUT<3>) 또는 제4 내부라이트출력제어신호(IWPOUT<4>)가 발생하는 경우 제2 내부라이트선택신호(IWSEL<2>)를 발생시킬 수 있다.
선택신호생성회로(61)는 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 토대로 리드선택신호(RSEL)를 생성할 수 있다. 선택신호생성회로(61)는 제1 리드출력제어신호(RPOUT<1>) 또는 제2 리드출력제어신호(RPOUT<2>)가 발생하는 경우 리드선택신호(RSEL)를 발생시킬 수 있다.
선택신호생성회로(61)는 제1 및 제2 내부리드출력제어신호(IRPOUT<1:2>)를 토대로 내부리드선택신호(IRSEL)를 생성할 수 있다. 선택신호생성회로(61)는 제1 내부리드출력제어신호(IRPOUT<1>) 또는 제2 내부리드출력제어신호(IRPOUT<2>)가 발생하는 경우 내부리드선택신호(IRSEL)를 발생시킬 수 있다.
프리차지신호생성회로(62)는 제1 및 제2 라이트선택신호(WSEL<1:2>), 제1 및 제2 내부라이트선택신호(IWSEL<1:2>), 리드선택신호(RSEL), 내부리드선택신호(IRSEL) 및 동작모드신호(4BG)를 토대로 제1 라이트래치신호(AP_WR1), 제1 내부라이트래치신호(IAP_WR1), 제2 라이트래치신호(AP_WR2), 제2 내부라이트래치신호(IAP_WR1), 리드래치신호(AP_RD) 또는 내부리드래치신호(IAP_RD)로부터 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)를 생성할 수 있다.
프리차지신호생성회로(62)는 뱅크그룹모드가 아닌 상태에서 제1 라이트선택신호(WSEL<1>)가 발생하는 경우 제1 라이트래치신호(AP_WR1)를 버퍼링하여 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 제1 라이트선택신호(WSEL<1>)가 발생하는 경우 제1 라이트래치신호(AP_WR1)를 버퍼링하여 프리차지신호(AP_PRE)를 생성할 수 있다.
프리차지신호생성회로(62)는 뱅크그룹모드가 아닌 상태에서 제2 라이트선택신호(WSEL<2>)가 발생하는 경우 제2 라이트래치신호(AP_WR2)를 버퍼링하여 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 제2 라이트선택신호(WSEL<2>)가 발생하는 경우 제2 라이트래치신호(AP_WR2)를 버퍼링하여 프리차지신호(AP_PRE)를 생성할 수 있다.
프리차지신호생성회로(62)는 뱅크그룹모드가 아닌 상태에서 리드선택신호(RSEL)가 발생하는 경우 리드래치신호(AP_RD)를 버퍼링하여 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 리드선택신호(RSEL)가 발생하는 경우 리드래치신호(AP_RD)를 버퍼링하여 프리차지신호(AP_PRE)를 생성할 수 있다.
프리차지신호생성회로(62)는 뱅크그룹모드에서 제1 내부라이트선택신호(IWSEL<1>)가 발생하는 경우 제1 내부라이트래치신호(IAP_WR1)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 제2 내부라이트선택신호(IWSEL<2>)가 발생하는 경우 제2 내부라이트래치신호(IAP_WR2)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 내부리드선택신호(IRSEL)가 발생하는 경우 내부리드래치신호(IAP_RD)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다.
오토프리차지신호출력회로(63)는 라이트플래그(WTTF), 내부라이트플래그(IWTTF), 리드플래그(RDTF), 내부리드플래그(IRDTF), 제1 버스트모드신호(BL16) 및 제2 버스트모드신호(BL32)를 토대로 전치프리차지신호(AP_PRE) 및 내부전치프리차지신호(IAP_PRE)로부터 라이트오토프리차지신호(AP_WRE) 및 리드오토프리차지신호(AP_RDE)를 생성할 수 있다.
오토프리차지신호출력회로(63)는 라이트플래그(WTTF), 내부라이트플래그(IWTTF), 리드플래그(RDTF), 내부리드플래그(IRDTF), 제1 버스트모드신호(BL16) 및 제2 버스트모드신호(BL32)를 토대로 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)로부터 라이트오토프리차지신호(AP_WRE) 및 리드오토프리차지신호(AP_RDE)를 생성할 수 있다.
오토프리차지신호출력회로(63)는 라이트플래그(WTTF)가 발생하는 경우 프리차지신호(AP_PRE)로부터 라이트오토프리차지신호(AP_WRE)를 생성할 수 있다. 오토프리차지신호출력회로(63)는 리드플래그(RDTF)가 발생하는 경우 프리차지신호(AP_PRE)로부터 리드오토프리차지신호(AP_RDE)를 생성할 수 있다. 오토프리차지신호출력회로(63)는 내부라이트플래그(IWTTF)가 발생하는 경우 내부프리차지신호(IAP_PRE)로부터 라이트오토프리차지신호(AP_WRE)를 생성할 수 있다. 오토프리차지신호출력회로(63)는 내부리드플래그(IRDTF)가 발생하는 경우 내부프리차지신호(IAP_PRE)로부터 리드오토프리차지신호(AP_RDE)를 생성할 수 있다.
도 13을 참고하면 선택신호생성회로(61)는 오어게이트들(OR611~OR616)을 포함할 수 있다. 오어게이트(OR611)는 제1 라이트출력제어신호(WPOUT<1>) 및 제2 라이트출력제어신호(WPOUT<2>)를 입력받아 논리합 연산을 수행하여 제1 라이트선택신호(WSEL<1>)를 생성할 수 있다. 오어게이트(OR611)는 제1 라이트출력제어신호(WPOUT<1>) 또는 제2 라이트출력제어신호(WPOUT<2>)가 발생하는 경우 제1 라이트선택신호(WSEL<1>)를 발생시킬 수 있다. 오어게이트(OR612)는 제3 라이트출력제어신호(WPOUT<3>) 및 제4 라이트출력제어신호(WPOUT<4>)를 입력받아 논리합 연산을 수행하여 제2 라이트선택신호(WSEL<2>)를 생성할 수 있다. 오어게이트(OR612)는 제3 라이트출력제어신호(WPOUT<3>) 또는 제4 라이트출력제어신호(WPOUT<4>)가 발생하는 경우 제2 라이트선택신호(WSEL<2>)를 발생시킬 수 있다. 오어게이트(OR613)는 제1 리드출력제어신호(RPOUT<1>) 및 제2 리드출력제어신호(RPOUT<2>)를 입력받아 논리합 연산을 수행하여 리드선택신호(RSEL)를 생성할 수 있다. 오어게이트(OR613)는 제1 리드출력제어신호(RPOUT<1>) 또는 제2 리드출력제어신호(RPOUT<2>)가 발생하는 경우 리드선택신호(RSEL)를 발생시킬 수 있다. 오어게이트(OR614)는 제1 내부라이트출력제어신호(IWPOUT<1>) 및 제2 내부라이트출력제어신호(IWPOUT<2>)를 입력받아 논리합 연산을 수행하여 제1 내부라이트선택신호(IWSEL<1>)를 생성할 수 있다. 오어게이트(OR614)는 제1 내부라이트출력제어신호(IWPOUT<1>) 또는 제2 내부라이트출력제어신호(IWPOUT<2>)가 발생하는 경우 제1 내부라이트선택신호(IWSEL<1>)를 발생시킬 수 있다. 오어게이트(OR615)는 제3 내부라이트출력제어신호(IWPOUT<3>) 및 제4 내부라이트출력제어신호(IWPOUT<4>)를 입력받아 논리합 연산을 수행하여 제2 내부라이트선택신호(IWSEL<2>)를 생성할 수 있다. 오어게이트(OR615)는 제3 내부라이트출력제어신호(IWPOUT<3>) 또는 제4 내부라이트출력제어신호(IWPOUT<4>)가 발생하는 경우 제2 내부라이트선택신호(IWSEL<2>)를 발생시킬 수 있다. 오어게이트(OR616)는 제1 내부리드출력제어신호(IRPOUT<1>) 및 제2 내부리드출력제어신호(IRPOUT<2>)를 입력받아 논리합 연산을 수행하여 내부리드선택신호(IRSEL)를 생성할 수 있다. 오어게이트(OR616)는 제1 내부리드출력제어신호(IRPOUT<1>) 또는 제2 내부리드출력제어신호(IRPOUT<2>)가 발생하는 경우 내부리드선택신호(IRSEL)를 발생시킬 수 있다.
도 14를 참고하면 프리차지신호생성회로(62)는 라이트래치신호선택입력회로(71), 리드래치신호선택입력회로(72), 내부라이트래치신호선택입력회로(73), 내부리드래치신호선택입력회로(74), 선택래치회로(75) 및 전치출력회로(76)를 포함할 수 있다.
라이트래치신호선택입력회로(71)는 인버터들(IV711~IV718)을 포함할 수 있다. 인버터(IV711)는 노드(nd711)로 입력되는 제1 라이트래치신호(AP_WR1)를 반전버퍼링하여 노드(nd712)로 출력할 수 있다. 인버터(IV712)는 노드(nd712)의 신호를 반전버퍼링하여 노드(nd711)로 출력할 수 있다. 인버터(IV713)는 제1 라이트선택신호(WSEL<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV714)는 제1 라이트선택신호(WSEL<1>)가 로직하이레벨로 발생할 때 노드(nd712)의 신호를 반전버퍼링하여 노드(nd71)로 출력할 수 있다. 인버터(IV715)는 노드(nd713)로 입력되는 제2 라이트래치신호(AP_WR2)를 반전버퍼링하여 노드(nd714)로 출력할 수 있다. 인버터(IV716)는 노드(nd714)의 신호를 반전버퍼링하여 노드(nd713)로 출력할 수 있다. 인버터(IV717)는 제2 라이트선택신호(WSEL<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV718)는 제2 라이트선택신호(WSEL<2>)가 로직하이레벨로 발생할 때 노드(nd714)의 신호를 반전버퍼링하여 노드(nd71)로 출력할 수 있다. 라이트래치신호선택입력회로(71)는 제1 라이트선택신호(WSEL<1>)가 발생하는 경우 제1 라이트래치신호(AP_WR1)를 버퍼링하여 노드(nd71)로 출력할 수 있고, 제2 라이트선택신호(WSEL<2>)가 발생하는 경우 제2 라이트래치신호(AP_WR2)를 버퍼링하여 노드(nd71)로 출력할 수 있다.
리드래치신호선택입력회로(72)는 인버터들(IV721~IV724)을 포함할 수 있다. 인버터(IV721)는 노드(nd721)로 입력되는 리드래치신호(AP_RD)를 반전버퍼링하여 노드(nd722)로 출력할 수 있다. 인버터(IV722)는 노드(nd722)의 신호를 반전버퍼링하여 노드(nd721)로 출력할 수 있다. 인버터(IV723)는 리드선택신호(RSEL)를 반전버퍼링하여 출력할 수 있다. 인버터(IV724)는 리드선택신호(RSEL)가 로직하이레벨로 발생할 때 노드(nd722)의 신호를 반전버퍼링하여 노드(nd71)로 출력할 수 있다. 리드래치신호선택입력회로(72)는 리드선택신호(RSEL)가 발생하는 경우 리드래치신호(AP_RD)를 버퍼링하여 노드(nd71)로 출력할 수 있다.
내부라이트래치신호선택입력회로(73)는 인버터들(IV731~IV738)을 포함할 수 있다. 인버터(IV731)는 노드(nd731)로 입력되는 제1 내부라이트래치신호(IAP_WR1)를 반전버퍼링하여 노드(nd732)로 출력할 수 있다. 인버터(IV732)는 노드(nd732)의 신호를 반전버퍼링하여 노드(nd731)로 출력할 수 있다. 인버터(IV733)는 제1 내부라이트선택신호(IWSEL<1>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV734)는 제1 내부라이트선택신호(IWSEL<1>)가 로직하이레벨로 발생할 때 노드(nd732)의 신호를 반전버퍼링하여 노드(nd72)로 출력할 수 있다. 인버터(IV735)는 노드(nd733)로 입력되는 제2 내부라이트래치신호(IAP_WR2)를 반전버퍼링하여 노드(nd734)로 출력할 수 있다. 인버터(IV736)는 노드(nd734)의 신호를 반전버퍼링하여 노드(nd733)로 출력할 수 있다. 인버터(IV737)는 제2 내부라이트선택신호(IWSEL<2>)를 반전버퍼링하여 출력할 수 있다. 인버터(IV738)는 제2 내부라이트선택신호(IWSEL<2>)가 로직하이레벨로 발생할 때 노드(nd734)의 신호를 반전버퍼링하여 노드(nd72)로 출력할 수 있다. 내부라이트래치신호선택입력회로(73)는 제1 내부라이트선택신호(IWSEL<1>)가 발생하는 경우 제1 내부라이트래치신호(IAP_WR1)를 버퍼링하여 노드(nd72)로 출력할 수 있고, 제2 내부라이트선택신호(IWSEL<2>)가 발생하는 경우 제2 내부라이트래치신호(IAP_WR2)를 버퍼링하여 노드(nd72)로 출력할 수 있다.
내부리드래치신호선택입력회로(74)는 인버터들(IV741~IV744)을 포함할 수 있다. 인버터(IV741)는 노드(nd741)로 입력되는 내부리드래치신호(IAP_RD)를 반전버퍼링하여 노드(nd742)로 출력할 수 있다. 인버터(IV742)는 노드(nd742)의 신호를 반전버퍼링하여 노드(nd741)로 출력할 수 있다. 인버터(IV743)는 내부리드선택신호(IRSEL)를 반전버퍼링하여 출력할 수 있다. 인버터(IV744)는 내부리드선택신호(IRSEL)가 로직하이레벨로 발생할 때 노드(nd742)의 신호를 반전버퍼링하여 노드(nd72)로 출력할 수 있다. 내부리드래치신호선택입력회로(74)는 내부리드선택신호(IRSEL)가 발생하는 경우 내부리드래치신호(IAP_RD)를 버퍼링하여 노드(nd72)로 출력할 수 있다.
선택래치회로(75)는 노어게이트들(NOR751, NOR752)과 인버터들(IV751, IV752)을 포함할 수 있다. 노어게이트(NOR751)는 노드(nd71)의 신호와 리셋신호(RST)를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV751)는 노어게이트(NOR751)의 출력신호를 반전버퍼링하여 노드(nd71)로 출력할 수 있다. 노어게이트(NOR752)는 노드(nd72)의 신호와 리셋신호(RST)를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV752)는 노어게이트(NOR752)의 출력신호를 반전버퍼링하여 노드(nd72)로 출력할 수 있다. 선택래치회로(75)는 노드(nd71) 및 노드(nd72)의 신호를 래치하고, 노드(nd71) 및 노드(nd72)의 신호를 버퍼링하여 버퍼링된 신호들중 하나를 프리차지신호(AP_PRE)로 출력할 수 있다.
전치출력회로(76)는 인버터들(IV761~IV768)을 포함할 수 있다. 인버터들(IV761, IV762, IV763)은 직렬연결되고 노어게이트(NOR751)의 출력신호를 반전버퍼링하여 프리차지신호(AP_PRE)로 출력할 수 있다. 인버터(IV764)는 동작모드신호(4BG)를 반전버퍼링하여 출력할 수 있다. 인버터(IV765)는 뱅크그룹모드에서 노어게이트(NOR752)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터(IV766)는 뱅크그룹모드가 아닌 상태에서 노어게이트(NOR751)의 출력신호를 반전버퍼링하여 출력할 수 있다. 인버터들(IV767, IV768)는 인버터(IV765)의 출력신호 또는 인버터(IV766)의 출력신호를 버퍼링하여 내부프리차지신호(IAP_PRE)로 출력할 수 있다.
프리차지신호생성회로(62)는 뱅크그룹모드에서 제1 내부라이트선택신호(IWSEL<1>)가 발생하는 경우 제1 내부라이트래치신호(IAP_WR1)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 제2 내부라이트선택신호(IWSEL<2>)가 발생하는 경우 제2 내부라이트래치신호(IAP_WR2)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다. 프리차지신호생성회로(62)는 뱅크그룹모드에서 내부리드선택신호(IRSEL)가 발생하는 경우 내부리드래치신호(IAP_RD)를 버퍼링하여 내부프리차지신호(IAP_PRE)를 생성할 수 있다.
도 15를 참고하면 오토프리차지신호출력회로(63)는 전치펄스생성회로(631), 펄스생성회로(632), 래치펄스생성회로(633) 및 래치펄스합성회로(634)를 포함할 수 있다.
전치펄스생성회로(631)는 라이트전치펄스생성회로(641), 리드전치펄스생성회로(642), 내부라이트전치펄스생성회로(643) 및 내부리드전치펄스생성회로(644)를 포함할 수 있다. 라이트전치펄스생성회로(641)는 라이트플래그(WTTF)로부터 라이트전치펄스(WPRE)를 생성할 수 있다. 라이트전치펄스생성회로(641)는 라이트플래그(WTTF)를 지연시켜 라이트전치펄스(WPRE)를 생성할 수 있다. 라이트전치펄스생성회로(641)가 라이트플래그(WTTF)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 리드전치펄스생성회로(642)는 리드플래그(RDTF)로부터 리드전치펄스(RPRE)를 생성할 수 있다. 리드전치펄스생성회로(642)는 리드플래그(RDTF)를 지연시켜 리드전치펄스(RPRE)를 생성할 수 있다. 리드전치펄스생성회로(642)가 리드플래그(RDTF)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 내부라이트전치펄스생성회로(643)는 내부라이트플래그(IWTTF)로부터 내부라이트전치펄스(IWPRE)를 생성할 수 있다. 내부라이트전치펄스생성회로(643)는 내부라이트플래그(IWTTF)를 지연시켜 내부라이트전치펄스(IWPRE)를 생성할 수 있다. 내부라이트전치펄스생성회로(643)가 내부라이트플래그(IWTTF)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 내부리드전치펄스생성회로(644)는 내부리드플래그(IRDTF)로부터 내부리드전치펄스(IRPRE)를 생성할 수 있다. 내부리드전치펄스생성회로(644)는 내부리드플래그(IRDTF)를 지연시켜 내부리드전치펄스(IRPRE)를 생성할 수 있다. 내부리드전치펄스생성회로(644)가 내부리드플래그(IRDTF)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
펄스생성회로(632)는 앤드게이트들(AND631~AND634)을 포함할 수 있다. 앤드게이트(AND631)는 라이트전치펄스(WPRE)와 제1 버스트모드신호(BL16)를 입력받아 논리곱 연산을 수행하여 라이트펄스(WP)를 생성할 수 있다. 앤드게이트(AND631)는 버스트랭쓰가 16으로 설정된 상태에서 라이트전치펄스(WPRE)가 발생하는 경우 라이트펄스(WP)를 발생시킬 수 있다. 앤드게이트(AND632)는 리드전치펄스(RPRE)와 제1 버스트모드신호(BL16)를 입력받아 논리곱 연산을 수행하여 리드펄스(RP)를 생성할 수 있다. 앤드게이트(AND632)는 버스트랭쓰가 16으로 설정된 상태에서 리드전치펄스(RPRE)가 발생하는 경우 리드펄스(RP)를 발생시킬 수 있다. 앤드게이트(AND633)는 내부라이트전치펄스(IWPRE)와 제2 버스트모드신호(BL32)를 입력받아 논리곱 연산을 수행하여 내부라이트펄스(IWP)를 생성할 수 있다. 앤드게이트(AND633)는 버스트랭쓰가 32로 설정된 상태에서 내부라이트전치펄스(IWPRE)가 발생하는 경우 내부라이트펄스(IWP)를 발생시킬 수 있다. 앤드게이트(AND634)는 내부리드전치펄스(IRPRE)와 제2 버스트모드신호(BL32)를 입력받아 논리곱 연산을 수행하여 내부리드펄스(IRP)를 생성할 수 있다. 앤드게이트(AND634)는 버스트랭쓰가 32로 설정된 상태에서 내부리드전치펄스(IRPRE))가 발생하는 경우 내부리드펄스(IRP)를 발생시킬 수 있다.
래치펄스생성회로(633)는 라이트래치펄스생성회로(651), 리드래치펄스생성회로(652), 내부라이트래치펄스생성회로(653) 및 내부리드래치펄스생성회로(654)를 포함할 수 있다. 라이트래치펄스생성회로(651)는 라이트펄스(WP)가 발생하는 경우 프리차지신호(AP_PRE)를 래치하여 라이트래치펄스(WLAP)로 출력할 수 있다. 리드래치펄스생성회로(652)는 리드펄스(RP)가 발생하는 경우 프리차지신호(AP_PRE)를 래치하여 리드래치펄스(RLAP)로 출력할 수 있다. 내부라이트래치펄스생성회로(653)는 내부라이트펄스(IWP)가 발생하는 경우 내부프리차지신호(IAP_PRE)를 래치하여 내부라이트래치펄스(IWLAP)로 출력할 수 있다. 내부리드래치펄스생성회로(654)는 내부리드펄스(IRP)가 발생하는 경우 내부프리차지신호(IAP_PRE)를 래치하여 내부리드래치펄스(IRLAP)로 출력할 수 있다. 라이트래치펄스생성회로(651), 리드래치펄스생성회로(652), 내부라이트래치펄스생성회로(653) 및 내부리드래치펄스생성회로(654)는 D-플립플롭으로 구현될 수 있다.
래치펄스합성회로(634)는 오어게이트들(OR631, OR632)을 포함할 수 있다. 오어게이트(OR631)는 라이트래치펄스(WLAP) 및 내부라이트래치펄스(IWLAP)를 입력받아 논리합 연산을 수행하여 라이트오토프리차지신호(AP_WRE)를 생성할 수 있다. 오어게이트(OR631)는 라이트래치펄스(WLAP) 또는 내부라이트래치펄스(IWLAP)가 발생하는 경우 라이트오토프리차지신호(AP_WRE)를 발생시킬 수 있다. 오어게이트(OR632)는 리드래치펄스(RLAP) 및 내부리드래치펄스(IRLAP)를 입력받아 논리합 연산을 수행하여 리드오토프리차지신호(AP_RDE)를 생성할 수 있다. 오어게이트(OR632)는 리드래치펄스(RLAP) 또는 내부리드래치펄스(IRLAP)가 발생하는 경우 리드오토프리차지신호(AP_RDE)를 발생시킬 수 있다.
이상 설명한 바와 같이 구성된 반도체장치의 동작을 도 16을 참고하여 설명하되, 뱅크그룹모드에서 버스트랭쓰 32로 설정된 라이트동작과 버스트랭쓰 16으로 설정된 라이트동작이 연속적으로 수행되는 경우에 있어 오토프리차지동작을 위해 라이트오토프리차지신호(AP_WRE)가 발생되는 것을 예를 들어 살펴보면 다음과 같다.
뱅크그룹모드에서 버스트랭쓰 32로 설정된 라이트동작을 제1 뱅크그룹에서 수행시키기 위해 커맨드어드레스(CA<1:L>)를 통해 제1 커맨드(WR/BL32, BG1)가 반도체장치(1)로 입력되면, 라이트신호(EWT)가 첫번째 발생된다. 뱅크그룹모드에서 버스트랭쓰 16으로 설정된 라이트동작을 제2 뱅크그룹에서 수행시키기 위해 커맨드어드레스(CA<1:L>)를 통해 제2 커맨드(WR/BL16, BG2)가 반도체장치(1)로 입력되면, 라이트신호(EWT)가 두번째 발생한다. 라이트신호(EWT)가 첫번째 발생할 때 내부커맨드어드레스(ICAF<K>)는 오토프리차지동작을 위해 로직하이레벨로 발생된다.
라이트플래그(WTTF)는 라이트신호(EWT)를 라이트레이턴시에 의해 설정된 제1 라이트지연구간(td1)만큼 지연시켜 생성된다. 내부라이트플래그(IWTTF)는 라이트신호(EWT)를 라이트레이턴시 및 버스트랭쓰에 의해 설정된 제2 라이트지연구간(td2)만큼 지연시켜 생성된다.
제1 라이트입력제어신호(WPIN<1>)는 라이트신호(EWT)가 첫번째 발생하는 경우 발생되고, 제2 라이트입력제어신호(WPIN<2>)는 라이트신호(EWT)가 두번째 발생하는 경우 발생된다. 제1 라이트출력제어신호(WPOUT<1>)는 라이트플래그(WTTF)가 첫번째 발생하는 경우 발생되고, 제2 라이트출력제어신호(WPOUT<2>)는 라이트플래그(WTTF)가 두번째 발생하는 경우 발생된다. 제1 내부라이트출력제어신호(IWPOUT<1>)는 내부라이트플래그(IWTTF)가 첫번째 발생하는 경우 발생된다. 제2 내부라이트출력제어신호(IWPOUT<2>)는 내부라이트플래그(IWTTF)가 두번째 발생하는 경우에는 발생하지 않는데 이는 두번째 발생된 내부라이트플래그(IWTTF)는 뱅크그룹모드에서 버스트랭쓰 16으로 설정된 라이트동작에 의해 발생되었기 때문이다.
제1 라이트입력제어신호(WPIN<1>)에 의해 로직하이레벨로 발생된 내부커맨드어드레스(ICAF<K>)가 래치되고, 제1 라이트출력제어신호(WPOUT<1>)에 의해 래치된 내부커맨드어드레스(ICAF<K>)는 프리차지신호(AP_PRE)로 출력되고, 제1 내부라이트출력제어신호(IWPOUT<1>)에 의해 래치된 내부커맨드어드레스(ICAF<K>)는 내부프리차지신호(IAP_PRE)로 출력된다. 프리차지신호(AP_PRE) 및 내부프리차지신호(IAP_PRE)가 뱅크그룹모드에서 버스트랭쓰 32로 설정된 라이트동작에 의해 발생되므로, 라이트래치펄스(WLAP)는 프리차지신호(AP_PRE)에 의해 발생되지 않고, 내부라이트래치펄스(IWLAP)는 내부프리차지신호(IAP_PRE)에 의해 로직하이레벨로 발생된다. 따라서, 뱅크그룹모드에서 버스트랭쓰 32로 설정된 라이트동작이 수행된 후 오토프리차지동작이 수해된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 뱅크그룹모드에서 버스트랭쓰 32로 설정된 라이트동작이 수행될 때 버블구간 이전 첫번째 16 비트의 데이터에 대한 제1 컬럼동작이 수행되고, 버블구간 이후 두번째 16 비트의 데이터에 대한 제2 컬럼동작이 수행된 후 발생되는 내부프리차지신호(IAP_PRE)에 의해 오토프리차지동작이 수행되도록 제어한다. 따라서, 뱅크그룹모드에서 버스트랭쓰 16으로 설정된 라이트동작과 버스트랭쓰 32로 설정된 라이트동작이 연속적으로 수행될 때 버블구간에서 수행되는 버스트랭쓰 16으로 설정된 라이트동작에 대한 오토프리차지동작 수행 여부를 결정한 후 버블구간 이후 수행되는 버스트랭쓰 32로 설정된 라이트동작에 대한 오토프리차지동작 수행 여부를 결정할 수 있다. 즉, 본 발명에 의하면 뱅크그룹모드에서 연속적인 라이트동작이 수행될 때 버스트랭쓰 및 버블구간을 고려하여 오토프리차지동작의 수행 여부를 조절할 수 있는 효과가 있다.
앞서, 도 1 내지 도 16에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 17을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory: PRAM), 저항 메모리(Resistive Random Access Memory:RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory: STTRAM), 자기메모리(Magnetic Random Access Memory: MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 17에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk: SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital: SD), 미니 씨큐어 디지털 카드(mini Secure Digital card: mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity: SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card: SM), 멀티 미디어 카드(Multi Media Card: MMC), 내장 멀티 미디어 카드(Embedded MMC: eMMC), 컴팩트 플래시 카드(Compact Flash: CF) 등을 포함할 수 있다.
1: 반도체장치 2: 커맨드디코더
3: 플래그생성회로 4: 입출력제어신호생성회로
5: 파이프회로 6: 오토프리차지신호생성회로
7: 오토프리차지제어회로 211: 라이트입력지연기
212: 라이트입력클럭생성회로 213: 제1 라이트입력래치
214: 제1 라이트입력제어신호출력회로 215: 제2 라이트입력래치
216: 제2 라이트입력제어신호출력회로 217: 제3 라이트입력래치
218: 제3 라이트입력제어신호출력회로 219: 제4 라이트입력래치
220: 제4 라이트입력제어신호출력회로 221: 제5 라이트입력래치

Claims (20)

  1. 동작뱅크모드 및 버스트랭쓰에 대한 정보를 토대로 입력제어신호, 출력제어신호 및 내부출력제어신호를 생성하는 입출력제어신호생성회로;
    상기 입력제어신호를 토대로 내부커맨드어드레스를 래치하고, 상기 출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 래치신호로 출력하거나 상기 내부출력제어신호를 토대로 상기 래치된 내부커맨드어드레스를 내부래치신호로 출력하는 파이프회로; 및
    상기 동작뱅크모드 및 상기 버스트랭쓰를 토대로 상기 래치신호 또는 상기 내부래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 입출력제어신호생성회로는 버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부출력제어신호를 발생시키되,
    상기 버블구간은 다른 컬럼동작이 수행되는 구간으로 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 입출력제어신호생성회로는 상기 뱅크그룹모드가 아니거나 상기 뱅크그룹모드에서 버블구간이 포함되지 않는 컬럼동작이 수행되는 경우 상기 내부출력제어신호를 발생시키지 않는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 입출력제어신호생성회로는 라이트신호를 토대로 라이트입력제어신호를 생성하고, 라이트플래그 및 내부라이트플래그를 토대로 라이트출력제어신호 및 내부라이트출력제어신호를 생성하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 라이트플래그는 상기 라이트신호를 라이트레이턴시에 의해 설정되는 구간만큼 지연시켜 생성되고, 상기 내부라이트플래그는 상기 라이트플래그를 상기 버스트랭쓰에 의해 설정되는 구간만큼 지연시켜 생성되는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 라이트입력제어신호는 제1 및 제2 라이트입력제어신호를 포함하고, 상기 입출력제어신호생성회로는 상기 라이트신호가 발생될 때마다 상기 제1 및 제2 라이트입력제어신호를 순차적으로, 그리고 반복적으로 생성하는 라이트입력제어신호생성회로를 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 라이트출력제어신호는
    제1 및 제2 라이트출력제어신호를 포함하고, 상기 입출력제어신호생성회로는 상기 라이트플래그가 발생될 때마다 상기 제1 및 제2 라이트출력제어신호를 순차적으로, 그리고 반복적으로 생성하는 라이트출력제어신호생성회로를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 내부라이트출력제어신호는
    제1 및 제2 내부라이트출력제어신호를 포함하고, 상기 입출력제어신호생성회로는 버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 라이트동작이 수행되는 동안 상기 내부라이트플래그가 발생될 때마다 상기 제1 및 제2 내부라이트출력제어신호를 순차적으로, 그리고 반복적으로 생성하는 내부라이트출력제어신호생성회로를 포함하되,
    상기 버블구간은 다른 컬럼동작이 수행되는 구간으로 설정되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 파이프회로는 상기 라이트입력제어신호에 동기하여 상기 내부커맨드어드레스를 래치하고,
    상기 파이프회로는 상기 라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 라이트래치신호로 출력하거나 상기 내부라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부라이트래치신호로 출력하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 오토프리차지신호생성회로는 버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부라이트래치신호를 토대로 라이트오토프리차지신호를 생성하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 오토프리차지신호생성회로는 상기 뱅크그룹모드가 아닌 경우 상기 라이트래치신호를 토대로 상기 라이트오토프리차지신호를 생성하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 오토프리차지신호생성회로는
    상기 라이트출력제어신호 및 상기 내부라이트출력제어신호를 토대로 라이트선택신호 및 내부라이트선택신호를 생성하는 선택신호생성회로;
    상기 라이트선택신호 및 상기 내부라이트선택신호를 토대로 상기 라이트래치신호 및 상기 내부라이트래치신호로부터 프리차지신호 및 내부프리차지신호를 생성하는 프리차지신호생성회로; 및
    상기 프리차지신호 및 상기 내부프리차지신호를 토대로 라이트오토프리차지신호를 생성하는 오토프리차지신호출력회로를 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 입력제어신호는 리드입력제어신호를 포함하고,
    상기 출력제어신호는 리드출력제어신호를 포함하고,
    상기 내부출력제어신호는 내부리드출력제어신호를 포함하고,
    상기 입출력제어신호생성회로는 리드신호를 토대로 상기 리드입력제어신호를 생성하고, 리드플래그 및 내부리드플래그를 토대로 상기 리드출력제어신호 및 상기 내부리드출력제어신호를 생성하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 파이프회로는 상기 리드입력제어신호에 동기하여 상기 내부커맨드어드레스를 래치하고,
    상기 파이프회로는 상기 리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 리드래치신호로 출력하거나 상기 내부리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부리드래치신호로 출력하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 오토프리차지신호생성회로는 버블구간 전 및 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부리드래치신호를 토대로 리드오토프리차지신호를 생성하고,
    상기 오토프리차지신호생성회로는 상기 뱅크그룹모드가 아닌 경우 상기 리드래치신호를 토대로 상기 리드오토프리차지신호를 생성하는 반도체장치.
  16. 라이트신호를 토대로 라이트입력제어신호를 생성하고, 라이트플래그 및 내부라이트플래그를 토대로 라이트출력제어신호 및 내부라이트출력제어신호를 생성하는 입출력제어신호생성회로;
    상기 라이트입력제어신호에 동기하여 내부커맨드어드레스를 래치하고, 상기 라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 라이트래치신호로 출력하거나 상기 내부라이트출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부라이트래치신호로 출력하는 파이프회로; 및
    버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부라이트래치신호를 토대로 라이트오토프리차지신호를 생성하고, 상기 뱅크그룹모드가 아닌 경우 상기 라이트래치신호를 토대로 상기 라이트오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 입출력제어신호생성회로는 상기 뱅크그룹모드에서 상기 내부라이트출력제어신호를 발생시키되,
    상기 버블구간은 다른 컬럼동작이 수행되는 구간으로 설정되는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 내부라이트출력제어신호는 제1 및 제2 내부라이트출력제어신호를 포함하고,
    상기 입출력제어신호생성회로는 상기 내부라이트플래그가 발생될 때마다 상기 제1 및 제2 내부라이트출력제어신호를 순차적으로, 그리고 반복적으로 생성하는 내부라이트출력제어신호생성회로를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 입출력제어신호생성회로는 리드신호를 토대로 리드입력제어신호를 생성하고, 리드플래그 및 내부리드플래그를 토대로 리드출력제어신호 및 내부리드출력제어신호를 생성하고,
    상기 파이프회로는 상기 리드입력제어신호에 동기하여 상기 내부커맨드어드레스를 래치하고, 상기 리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 리드래치신호로 출력하거나 상기 내부리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부리드래치신호로 출력하며,
    상기 오토프리차지신호생성회로는 상기 리드래치신호 또는 상기 내부리드래치신호를 토대로 리드오토프리차지신호를 생성하는 반도체장치.
  20. 리드신호를 토대로 리드입력제어신호를 생성하고, 리드플래그 및 내부리드플래그를 토대로 리드출력제어신호 및 내부리드출력제어신호를 생성하는 입출력제어신호생성회로;
    상기 리드입력제어신호에 동기하여 내부커맨드어드레스를 래치하고, 상기 리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 리드래치신호로 출력하거나 상기 내부리드출력제어신호에 동기하여 상기 래치된 내부커맨드어드레스를 내부리드래치신호로 출력하는 파이프회로; 및
    버블구간 전 및 상기 버블구간 후에 컬럼동작이 수행되는 뱅크그룹모드에서 상기 내부리드래치신호를 토대로 리드오토프리차지신호를 생성하고, 상기 뱅크그룹모드가 아닌 경우 상기 리드래치신호를 토대로 상기 리드오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치.
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