WO2018088137A1 - 半導体記憶装置 - Google Patents
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Definitions
- the present disclosure relates to a semiconductor memory device having a dual-port (DP) SRAM (Static Random Access Memory) cell.
- DP dual-port
- SRAM Static Random Access Memory
- a dual port SRAM cell is a memory cell that can realize two data accesses in one cycle.
- a general dual port SRAM cell is connected to two word lines and two bit line pairs, and is composed of eight transistors.
- a general single-port (SP) SRAM cell is connected to one word line and one pair of bit lines as shown in FIG. It is constituted by.
- the dual-port SRAM cell has a larger number of transistors and a larger transistor size, and therefore has a larger cell area and current consumption per bit.
- Non-Patent Document 1 discloses a configuration of a dual port SRAM cell constituted by the same six transistors as the one port SRAM.
- the word line of the 1-port SRAM is separated to provide two word lines, and the two access transistors are driven by different word lines.
- two-port simultaneous access can be realized by an SRAM cell composed of six transistors, so that the cell area and current consumption can be reduced.
- This disclosure is intended to realize a semiconductor memory device having a dual port SRAM cell with a small area and low current consumption, and to ensure a good static noise margin without deteriorating the write margin.
- a semiconductor memory device includes a first and second word lines, a memory cell circuit connected to the first and second bit lines, and a word that drives the first and second word lines.
- a line driving circuit, and the memory cell circuit is provided between a first P-type transistor provided between the high potential side power supply line and the first node, and between the first node and the low potential side power supply line.
- a first N-type transistor having a gate connected to a gate of the first P-type transistor, a second P-type transistor provided between the high-potential-side power line and a second node, the second node, A second N-type transistor having a gate connected to a gate of the second P-type transistor, a first node and the first bit line;
- the first A third N-type transistor connected to a first line, and a fourth N-type transistor provided between the second node and the second bit line and having a gate connected to the second word line,
- the first node is connected to the gates of the second P-type transistor and the second N-type transistor, and the second node is connected to the gates of the first P-type transistor and the first N-type transistor.
- the word line driving circuit drives a high level voltage to be output to the word line when driving one of the first and second word lines, and drives both the first and second word lines. Lower than the high level voltage output to both word lines.
- the semiconductor memory device includes a memory cell circuit constituting a dual port SRAM cell including six transistors.
- the word line driving circuit outputs a high level voltage to be output to the word line when driving one of the first and second word lines, and both when driving both the first and second word lines. Lower than the high level voltage output to the word line. Thereby, the static noise margin is improved without deteriorating the write margin.
- a semiconductor memory device having a dual port SRAM cell can be realized with a small area and low current consumption, and a static noise margin can be satisfactorily secured without deteriorating the write margin.
- FIG. 1 is a diagram showing a circuit configuration of a memory cell circuit according to an embodiment.
- Overall configuration diagram of semiconductor memory device Conceptual diagram showing the high-level voltage output to the word line Circuit configuration example of word line driving circuit according to the embodiment
- Graph showing static noise margin (SNM) (A) and (b) are other examples of the circuit configuration of the word line driving circuit.
- (A) is a circuit configuration diagram of a general dual port SRAM cell
- (b) is a circuit configuration diagram of a 1 port SRAM cell.
- VDD means a power supply voltage supplied to the high potential power supply line or the high potential power supply line
- VSS denotes a power supply voltage supplied to the low potential power supply line or the low potential power supply line.
- FIG. 1 is a diagram showing a circuit configuration of a memory cell circuit according to the embodiment.
- the memory cell circuit 10 shown in FIG. 1 is connected to the first word line WLA and the second word line WLB, and the first bit line BLA and the second bit line BLBX, and is a dual-port (DP).
- An SRAM (Static Random Access Memory) cell is configured. Note that the first word line WLA and the second word line WLB are provided for each row of a memory cell array, which will be described later, and the numbers in brackets [] in FIG. 1 indicate row addresses.
- the first bit line BLA and the second bit line BLBX are provided for each column of the memory cell array, which will be described later.
- the memory cell circuit 10 includes six transistors, that is, two P-type transistors P1 and P2, and four N-type transistors N1, N2, N3, and N4.
- the transistor P1 as the first P-type transistor is provided between VDD (high potential side power supply line) and the first node Q
- the transistor N1 as the first N type transistor is VSS (low potential side power supply line).
- the gates of the transistors P1 and N1 are connected to each other to form an inverter.
- the transistor P2 as the second P-type transistor is provided between VDD and the second node QX
- the transistor N2 as the second N-type transistor is provided between VSS and the second node QX.
- Transistors P2 and N2 have their gates connected to each other to form an inverter.
- the first node Q and the gates of the transistors P2 and N2 are connected, and the second node QX and the gates of the transistors P1 and N1 are connected. That is, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
- the transistor N3 as the third N-type transistor and the transistor N4 as the fourth N-type transistor are access transistors.
- the transistor N3 is provided between the first node Q and the first bit line BLA, and the gate is connected to the first word line WLA.
- the transistor N4 is provided between the second node QX and the second bit line BLBX, and has a gate connected to the second word line WLB.
- FIG. 2 is an overall configuration diagram of a semiconductor memory device having the memory cell circuit 10 of FIG. 2, the memory cell circuit 10 of FIG. 1 is arranged in an array in the memory cell array 1.
- the memory cell array 1 two word lines WLA and WLB extending in the row direction (lateral direction in FIG. 2) are arranged in each row, and the bit lines BLA and BLBX extending in the column direction (vertical direction in FIG. 2) are arranged. Two are arranged in each row.
- the address decoder 2 receives the read address RAA, RAB or the write address WA, decodes the address RAA, RAB, WA, and outputs an address signal for driving the word lines WLA, WLB of the corresponding address.
- the write circuit 3 receives the write data WD and supplies a write signal obtained by converting the write data WD to the bit lines BLA and BLBX of the memory cell array 1.
- WE is a write pulse signal.
- the read circuit A4 is connected to the first bit line BLA of the memory cell array 1, and outputs the data output to the first bit line BLA of the selected column as read data RDA.
- the read circuit B 5 is connected to the second bit line BLBX of the memory cell array 1 and outputs data output to the second bit line BLBX of the selected column as read data RDB.
- the address decoder 2 drives the word lines WLA and WLB independently according to each of the two read addresses RAA and RAB at the time of reading. However, at the time of writing, the address decoder 2 applies the two word lines WLA and WLB of the same address. Drive simultaneously. For this reason, the switching circuit 6 switches the address input to the address decoder 2 between reading and writing.
- the address decoder 2 decodes the read address RAA and outputs a high level voltage to the first word line WLA [i] of the row corresponding to the read address RAA.
- the transistor N3 in the memory cell circuit 10 of the row is turned on, and the data of the first node Q is read out to the first bit line BLA.
- the address decoder 2 also decodes the read address RAB and outputs a high level voltage to the second word line WLB [j] in the row corresponding to the read address RAB.
- the transistor N4 in the memory cell circuit 10 of the row is turned on, and the data of the second node QX is read to the second bit line BLA.
- the address decoder 2 outputs a high level voltage to both the first word line WLA [k] and the second word line WLB [k] of the row.
- the transistors N3 and N4 in the memory cell circuit 10 of the row are turned on, the data of the first node Q is read to the first bit line BLA, and the data of the second node QX is transferred to the second bit line BLBX. Is read out.
- the first bit line BLA and the second bit line BLBX are used as a bit pair, and complementary data is output to the bit pair BLA and BLBX, and the address decoder 2 outputs the first word line of the row.
- a high level voltage is output to both WLA [l] and the second word line WLB [l].
- FIG. 3 is a conceptual diagram showing the difference between the high level voltages output to the word lines WLA and WLB.
- the high level voltage V1 when reading data at different row addresses (a, b) is the same as when reading data at the same row address (c) or when writing data (d).
- the voltage V2 is the same voltage as VDD
- the voltage V1 is (VDD ⁇ ).
- ⁇ is, for example, about 10% of VDD. This is because the static noise margin is worse when only one of the word lines WLA and WLB is set to the high level than when both the word lines WLA and WLB are set to the high level.
- the drive capability of the transistors N3 and N4 which are access transistors is lowered, and thereby deterioration of the static noise margin can be suppressed.
- the high level voltage V2 of the word lines WLA and WLB is not lowered, the drive capability of the transistors N3 and N4 which are access transistors is not lowered. Therefore, the write margin does not deteriorate.
- FIG. 4 shows an example of the circuit configuration of the word line driving circuit in the present embodiment.
- the word line driving circuit is included in the address decoder 2, and is provided for each row of the memory cell array 1.
- a high level voltage as shown in FIG. 3 can be outputted to the word lines WLA and WLB by the word line driving circuit 20 shown in FIG.
- the word line driving circuit 20 includes a first driver 21 that outputs a high level voltage to the first word line WLA and a second driver 22 that outputs a high level voltage to the second word line WLB.
- the first driver 21 includes an inverter composed of transistors P21 and N21, and outputs a high level voltage when the decoded address signal SAA becomes active (low level here).
- the second driver 22 includes an inverter composed of transistors P22 and N22, and outputs a high level voltage when the decoded address signal SAB becomes active (low level here).
- the word line driving circuit 20 includes a first assist unit 23 provided between the first word line WLA and VSS, and a second assist unit 24 provided between the second word line WLB and VSS. Is provided.
- the first assist unit 23 has a smaller resistance value when the second driver 22 does not output a high level voltage than when the second driver 22 outputs a high level voltage.
- the first assist unit 23 is provided between the first word line WLA and VSS, and includes a P-type transistor P23 that receives the output of the second driver 22 at its gate.
- the second assist unit 24 has a smaller resistance value when the first driver 21 does not output a high level voltage than when the first driver 21 outputs a high level voltage.
- the second assist unit 24 is provided between the second word line WLB and VSS, and includes a P-type transistor P24 that receives the output of the first driver 21 at its gate.
- the word line driving circuit 20 shown in FIG. 4 when both the first and second drivers 21 and 22 output a high level voltage, the first and second assist units 23 and 24 both have large resistance values.
- the resistance value of the first assist unit 23 decreases, so the high level voltage output to the first word line WLA decreases.
- the resistance value of the second assist unit 24 is similarly reduced, so that the high level voltage output to the second word line WLB decreases. Therefore, the word line driving circuit 20 shown in FIG. 4 can output a high level voltage as shown in FIG. 3 to the word lines WLA and WLB.
- FIG. 5 is a graph showing a static noise margin (SNM) in the present embodiment.
- SNM static noise margin
- the horizontal axis represents the voltage at the first node Q
- the vertical axis represents the voltage at the second node QX.
- a solid line is based on this embodiment, and a broken line is based on the prior art.
- the curve of this graph is called a butterfly curve, and the larger the two parts surrounded by the curve, the larger the margin.
- the portion included in the curve is greatly expanded according to the present embodiment, and the static noise margin is increased. That is, according to the present embodiment, a good static noise margin is ensured.
- the semiconductor memory device includes the memory cell circuit 10 constituting the dual port SRAM cell including the six transistors P1, P2, and N1 to N4. Then, the word line driving circuit 20 applies a high level voltage to be output to the word line when driving one of the first and second word lines WLA and WLB to the first and second word lines WLA and WLB. The voltage is set lower than the high level voltage output to both word lines when both are driven. Thereby, the static noise margin is improved. Therefore, it is possible to realize a semiconductor memory device having a dual port SRAM cell with a small area and low current consumption, and to secure a good static noise margin.
- FIGS. 6A and 6B are other examples of the circuit configuration of the word line driving circuit in the present embodiment.
- the first assist unit 23 is provided between the first word line WLA and VSS, and the N-type transistor N23 receives the input of the second driver 22 at the gate.
- the second assist unit 24 is provided between the second word line WLB and VSS, and includes an N-type transistor N24 that receives the input of the first driver 21 at the gate.
- the first assist unit 23 is provided with a diode-connected N-type transistor N25 between the first word line WLA and the N-type transistor N23.
- a diode-connected N-type transistor N26 is provided between the second word line WLB and the N-type transistor N24.
- the first assist unit 23 has a resistance value when the second driver 22 does not output a high level voltage than when the second driver 22 outputs a high level voltage. Get smaller. Further, when the first driver 21 does not output a high level voltage, the second assist unit 24 has a smaller resistance value than when the first driver 21 outputs a high level voltage. Therefore, a high level voltage as shown in FIG. 3 can be output to the word lines WLA and WLB by either of the word line drive circuits 20A and 20B.
- a semiconductor memory device having a dual port SRAM cell can be realized with a small area and a low current consumption, and a good static noise margin can be secured, so that the performance of the semiconductor memory device can be improved. Useful.
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Abstract
デュアルポートSRAMセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、スタティックノイズマージンを良好に確保する。半導体記憶装置は、6個のトランジスタからなるデュアルポートSRAMセルを構成するメモリセル回路(10)を備えている。ワード線駆動回路(20)は、第1および第2ワード線(WLA,WLB)のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧(V1)を、第1および第2ワード線(WLA,WLB)の両方を駆動するときに両方のワード線に出力するハイレベル電圧(V2)よりも、低くする。
Description
本開示は、デュアルポート(Dual-Port:DP)SRAM(Static Random Access Memory)セルを有する半導体記憶装置に関する。
デュアルポートSRAMセルとは、1サイクル内に2つのデータアクセスが実現できるメモリセルである。一般的なデュアルポートSRAMセルは、図7(a)に示すように、2本のワード線と、2組のビット線対とに接続され、8個のトランジスタによって構成されている。一方、一般的な1ポート(Single-Port:SP)SRAMセルは、図7(b)に示すように、1本のワード線と、1組のビット線対とに接続され、6個のトランジスタによって構成されている。この1ポートSRAMセルと比較すると、デュアルポートSRAMセルは、トランジスタ数が多く、トランジスタのサイズも大きいので、1ビットあたりのセル面積および消費電流が大きい。
このようなデュアルポートSRAMセルの課題を解決するものとして、非特許文献1に、1ポートSRAMと同じ6個のトランジスタによって構成されたデュアルポートSRAMセルの構成が開示されている。この回路構成では、1ポートSRAMのワード線を分離して2本のワード線を設けて、2つのアクセストランジスタをそれぞれ別のワード線によって駆動するようにしている。これにより、6個のトランジスタからなるSRAMセルによって、2ポート同時アクセスを実現できるので、セル面積および消費電流を削減することができる。
Jason Stinson et al., "A 1.5GHz Third Generation Itanium Processor", IEEE, ISSCC(International Solid-State Circuits Conference) 2003, 2003
ところが、本願発明者等の検討により、上述の非特許文献1に開示されたデュアルポートSRAMセルの構成では、読み出し時の動作マージン(スタティックノイズマージン(Static Noise Margin:SNM))が悪化することが分かった。
本開示は、デュアルポートSRAMセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、ライトマージンを悪化させることなく、スタティックノイズマージンを良好に確保することを目的とする。
本開示の一態様では、半導体記憶装置は、第1および第2ワード線、並びに、第1および第2ビット線と接続されたメモリセル回路と、前記第1および第2ワード線を駆動するワード線駆動回路とを備え、前記メモリセル回路は、高電位側電源線と第1ノードとの間に設けられた第1P型トランジスタと、前記第1ノードと低電位側電源線との間に設けられ、ゲートが前記第1P型トランジスタのゲートに接続された第1N型トランジスタと、前記高電位側電源線と第2ノードとの間に設けられた第2P型トランジスタと、前記第2ノードと前記低電位側電源線との間に設けられ、ゲートが前記第2P型トランジスタのゲートに接続された第2N型トランジスタと、前記第1ノードと前記第1ビット線との間に設けられ、ゲートが前記第1ワード線に接続された第3N型トランジスタと、前記第2ノードと前記第2ビット線との間に設けられ、ゲートが前記第2ワード線に接続された第4N型トランジスタとを備え、前記第1ノードと、前記第2P型トランジスタおよび前記第2N型トランジスタのゲートとが接続されており、前記第2ノードと、前記第1P型トランジスタおよび前記第1N型トランジスタのゲートとが接続されており、前記ワード線駆動回路は、前記第1および第2ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、前記第1および第2ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。
この態様によると、半導体記憶装置は、6個のトランジスタからなるデュアルポートSRAMセルを構成するメモリセル回路を備えている。そして、ワード線駆動回路は、第1および第2ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、第1および第2ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。これにより、ライトマージンを悪化させることなく、スタティックノイズマージンが改善される。
本開示によると、デュアルポートSRAMセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、ライトマージンを悪化させることなく、スタティックノイズマージンを良好に確保することが可能になる。
以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、VDDは高電位側電源線または高電位側電源線に供給される電源電圧を意味し、VSSは低電位側電源線または低電位側電源線に供給される電源電圧を意味するものとする。
図1は実施形態に係るメモリセル回路の回路構成を示す図である。図1に示すメモリセル回路10は、第1ワード線WLAおよび第2ワード線WLB、並びに、第1ビット線BLAおよび第2ビット線BLBXと接続されており、デュアルポート(Dual-Port:DP)SRAM(Static Random Access Memory)セルを構成している。なお、第1ワード線WLAおよび第2ワード線WLBは、後述するメモリセルアレイの行毎に設けられており、図1におけるかぎ括弧[]内の数字は行アドレスを示す。また、第1ビット線BLAおよび第2ビット線BLBXは、後述するメモリセルアレイの列毎に設けられている。
メモリセル回路10は、6個のトランジスタ、すなわち2個のP型トランジスタP1,P2、および、4個のN型トランジスタN1,N2,N3,N4によって構成されている。第1P型トランジスタとしてのトランジスタP1は、VDD(高電位側電源線)と第1ノードQとの間に設けられており、第1N型トランジスタとしてのトランジスタN1は、VSS(低電位側電源線)と第1ノードQとの間に設けられている。トランジスタP1,N1はゲート同士が接続されており、インバータを構成している。第2P型トランジスタとしてのトランジスタP2は、VDDと第2ノードQXとの間に設けられており、第2N型トランジスタとしてのトランジスタN2は、VSSと第2ノードQXとの間に設けられている。トランジスタP2,N2はゲート同士が接続されており、インバータを構成している。第1ノードQとトランジスタP2,N2のゲートとが接続されており、第2ノードQXとトランジスタP1,N1のゲートとが接続されている。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
第3N型トランジスタとしてのトランジスタN3および第4N型トランジスタとしてのトランジスタN4は、アクセストランジスタである。トランジスタN3は、第1ノードQと第1ビット線BLAとの間に設けられており、ゲートが第1ワード線WLAに接続されている。トランジスタN4は、第2ノードQXと第2ビット線BLBXとの間に設けられており、ゲートが第2ワード線WLBに接続されている。
図2は図1のメモリセル回路10を有する半導体記憶装置の全体構成図である。図2において、メモリセルアレイ1に、図1のメモリセル回路10がアレイ状に並べて配置されている。メモリセルアレイ1では、行方向(図2では横方向)に延びるワード線WLA,WLBが、各行に2本ずつ配置されており、列方向(図2では縦方向)に延びるビット線BLA,BLBXが、各列に2本ずつ配置されている。アドレスデコーダ2は、読み出しアドレスRAA,RABまたは書き込みアドレスWAを受け、このアドレスRAA,RAB,WAをデコードし、該当するアドレスのワード線WLA,WLBを駆動するためのアドレス信号を出力する。書き込み回路3は書き込みデータWDを受け、この書き込みデータWDを変換した書き込み信号をメモリセルアレイ1のビット線BLA,BLBXに与える。WEは書き込みパルス信号である。読み出し回路A 4は、メモリセルアレイ1の第1ビット線BLAと接続されており、選択した列の第1ビット線BLAに出力されたデータを読み出しデータRDAとして出力する。読み出し回路B 5は、メモリセルアレイ1の第2ビット線BLBXと接続されており、選択した列の第2ビット線BLBXに出力されたデータを読み出しデータRDBとして出力する。
また、アドレスデコーダ2は、読み出し時には、2個の読み出しアドレスRAA,RABのそれぞれに従って独立して、ワード線WLA,WLBを駆動するが、書き込み時には、同一アドレスの2本のワード線WLA,WLBを同時に駆動する。このため、切り替え回路6は、アドレスデコーダ2に入力するアドレスを、読み出し時と書き込み時とで切り替える。
データ読み出し時には、第1ビット線BLAと第2ビット線BLBXとのそれぞれからデータが読み出される。すなわち、アドレスデコーダ2は、読み出しアドレスRAAをデコードし、この読み出しアドレスRAAに該当する行の第1ワード線WLA[i]にハイレベル電圧を出力する。これにより、当該行のメモリセル回路10におけるトランジスタN3がオン状態になり、第1ノードQのデータが第1ビット線BLAに読み出される。アドレスデコーダ2はまた、読み出しアドレスRABをデコードし、この読み出しアドレスRABに該当する行の第2ワード線WLB[j]にハイレベル電圧を出力する。これにより、当該行のメモリセル回路10におけるトランジスタN4がオン状態になり、第2ノードQXのデータが第2ビット線BLAに読み出される。また、読み出しアドレスRAA,RABが同一の行を示す場合も許容されている。この場合は、アドレスデコーダ2は、当該行の第1ワード線WLA[k]および第2ワード線WLB[k]の両方にハイレベル電圧を出力する。これにより、当該行のメモリセル回路10におけるトランジスタN3,N4がオン状態になり、第1ノードQのデータが第1ビット線BLAに読み出されるとともに、第2ノードQXのデータが第2ビット線BLBXに読み出される。
一方、データ書き込み時は、第1ビット線BLAと第2ビット線BLBXをビット対とし、相補関係にあるデータをビット対BLA,BLBXに出力し、アドレスデコーダ2は、当該行の第1ワード線WLA[l]および第2ワード線WLB[l]の両方にハイレベル電圧を出力する。
そして、本実施形態では、読み出し時における動作マージン、すなわち、スタティックノイズマージンを改善するために、異なる行アドレスのデータ読み出しを行うときには、同一行アドレスのデータ読み出しを行うときやデータ書き込みを行うときよりも、ワード線WLA,WLBに出力するハイレベル電圧を低くする。
図3はワード線WLA,WLBに出力するハイレベル電圧の違いを示す概念図である。図3に示すように、異なる行アドレスのデータ読み出しを行うとき(a,b)のハイレベル電圧V1は、同一行アドレスのデータ読み出しを行うとき(c)やデータ書き込みを行うとき(d)のハイレベル電圧V2よりも低くする。例えば、電圧V2はVDDと同じ電圧とし、電圧V1は(VDD-α)とする。αは例えばVDDの10%程度とする。これは、ワード線WLA,WLBの両方をハイレベルにするときよりも、ワード線WLA,WLBのいずれか一方のみをハイレベルにするときの方が、スタティックノイズマージンが悪化するからである。ワード線WLA,WLBのハイレベル電圧を低くすることによって、アクセストランジスタであるトランジスタN3,N4の駆動能力が下がり、これにより、スタティックノイズマージンの悪化を抑制することができる。またデータ書き込みでは、ワード線WLA,WLBのハイレベル電圧V2を低くしないので、アクセストランジスタであるトランジスタN3,N4の駆動能力は下がらない。したがって、ライトマージンは悪化しない。
図4は本実施形態におけるワード線駆動回路の回路構成の例である。ワード線駆動回路は、図2の構成ではアドレスデコーダ2に含まれており、メモリセルアレイ1の行ごとに設けられている。図4に示すワード線駆動回路20によって、図3に示すようなハイレベル電圧をワード線WLA,WLBに出力することができる。
図4において、ワード線駆動回路20は、第1ワード線WLAにハイレベル電圧を出力する第1ドライバ21と、第2ワード線WLBにハイレベル電圧を出力する第2ドライバ22とを備える。第1ドライバ21は、トランジスタP21,N21からなるインバータを含み、デコード後のアドレス信号SAAがアクティブ(ここではローレベル)になったとき、ハイレベル電圧を出力する。第2ドライバ22は、トランジスタP22,N22からなるインバータを含み、デコード後のアドレス信号SABがアクティブ(ここではローレベル)になったとき、ハイレベル電圧を出力する。
また、ワード線駆動回路20は、第1ワード線WLAとVSSとの間に設けられた第1アシスト部23と、第2ワード線WLBとVSSとの間に設けられた第2アシスト部24とを備える。第1アシスト部23は、第2ドライバ22がハイレベル電圧を出力しないときは、第2ドライバ22がハイレベル電圧を出力するときよりも抵抗値が小さくなる。ここでは、第1アシスト部23は、第1ワード線WLAとVSSとの間に設けられており、ゲートに第2ドライバ22の出力を受けるP型トランジスタP23を含む。第2アシスト部24は、第1ドライバ21がハイレベル電圧を出力しないときは、第1ドライバ21がハイレベル電圧を出力するときよりも抵抗値が小さくなる。ここでは、第2アシスト部24は、第2ワード線WLBとVSSとの間に設けられており、ゲートに第1ドライバ21の出力を受けるP型トランジスタP24を含む。
図4に示すワード線駆動回路20は、第1および第2ドライバ21,22が両方ともハイレベル電圧を出力するとき、第1および第2アシスト部23,24はいずれも抵抗値が大きい。これに対して、例えば、第1ドライバ21のみがハイレベル電圧を出力するとき、第1アシスト部23の抵抗値が小さくなるので、第1ワード線WLAに出力されたハイレベル電圧は低下する。第2ドライバ22のみがハイレベル電圧を出力するときも同様に、第2アシスト部24の抵抗値が小さくなるので、第2ワード線WLBに出力されたハイレベル電圧は低下する。したがって、図4に示すワード線駆動回路20によって、図3に示すようなハイレベル電圧をワード線WLA,WLBに出力することができる。
図5は本実施形態におけるスタティックノイズマージン(SNM)を示すグラフである。図5において、横軸は第1ノードQの電圧、縦軸は第2ノードQXの電圧である。実線が本実施形態によるもの、破線が従来技術によるものである。このグラフの曲線はバタフライカーブと呼ばれるものであり、曲線に囲まれた2つの部分が大きいほどマージンが大きいことを示す。図5から分かるように、本実施形態によって曲線に含まれた部分が大きく膨らんでおり、スタティックノイズマージンが大きくなっている。すなわち、本実施形態によって、スタティックノイズマージンが良好に確保されている。
以上のように本実施形態によると、半導体記憶装置は、6個のトランジスタP1,P2,N1~N4からなるデュアルポートSRAMセルを構成するメモリセル回路10を備えている。そして、ワード線駆動回路20は、第1および第2ワード線WLA,WLBのいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、第1および第2ワード線WLA,WLBの両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。これにより、スタティックノイズマージンが改善される。したがって、デュアルポートSRAMセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、スタティックノイズマージンを良好に確保することが可能になる。
<ワード線駆動回路の他の構成例>
図6(a),(b)は本実施形態におけるワード線駆動回路の回路構成の他の例である。図6(a)のワード線駆動回路20Aでは、第1アシスト部23は、第1ワード線WLAとVSSとの間に設けられており、ゲートに第2ドライバ22の入力を受けるN型トランジスタN23を含む。第2アシスト部24は、第2ワード線WLBとVSSとの間に設けられており、ゲートに第1ドライバ21の入力を受けるN型トランジスタN24を含む。図6(b)のワード線駆動回路20Bでは、第1アシスト部23は、第1ワード線WLAとN型トランジスタN23との間に、ダイオード接続されたN型トランジスタN25が設けられている。第2アシスト部24は、第2ワード線WLBとN型トランジスタN24との間に、ダイオード接続されたN型トランジスタN26が設けられている。
図6(a),(b)は本実施形態におけるワード線駆動回路の回路構成の他の例である。図6(a)のワード線駆動回路20Aでは、第1アシスト部23は、第1ワード線WLAとVSSとの間に設けられており、ゲートに第2ドライバ22の入力を受けるN型トランジスタN23を含む。第2アシスト部24は、第2ワード線WLBとVSSとの間に設けられており、ゲートに第1ドライバ21の入力を受けるN型トランジスタN24を含む。図6(b)のワード線駆動回路20Bでは、第1アシスト部23は、第1ワード線WLAとN型トランジスタN23との間に、ダイオード接続されたN型トランジスタN25が設けられている。第2アシスト部24は、第2ワード線WLBとN型トランジスタN24との間に、ダイオード接続されたN型トランジスタN26が設けられている。
図6(a)および(b)においても、第1アシスト部23は、第2ドライバ22がハイレベル電圧を出力しないときは、第2ドライバ22がハイレベル電圧を出力するときよりも抵抗値が小さくなる。また、第2アシスト部24は、第1ドライバ21がハイレベル電圧を出力しないときは、第1ドライバ21がハイレベル電圧を出力するときよりも抵抗値が小さくなる。したがって、ワード線駆動回路20A,20Bのいずれによっても、図3に示すようなハイレベル電圧をワード線WLA,WLBに出力することができる。
本開示によると、デュアルポートSRAMセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、スタティックノイズマージンを良好に確保することが可能になるので、半導体記憶装置の性能向上に有用である。
10 メモリセル回路
20,20A,20B ワード線駆動回路
21 第1ドライバ
22 第2ドライバ
23 第1アシスト部
24 第2アシスト部
BLA 第1ビット線
BLBX 第2ビット線
N1~N4 第1~第4N型トランジスタ
N23,N24 N型トランジスタ
P1,P2 第1,第2P型トランジスタ
P23,P24 P型トランジスタ
Q 第1ノード
QX 第2ノード
WLA 第1ワード線
WLB 第2ワード線
20,20A,20B ワード線駆動回路
21 第1ドライバ
22 第2ドライバ
23 第1アシスト部
24 第2アシスト部
BLA 第1ビット線
BLBX 第2ビット線
N1~N4 第1~第4N型トランジスタ
N23,N24 N型トランジスタ
P1,P2 第1,第2P型トランジスタ
P23,P24 P型トランジスタ
Q 第1ノード
QX 第2ノード
WLA 第1ワード線
WLB 第2ワード線
Claims (4)
- 半導体記憶装置であって、
第1および第2ワード線、並びに、第1および第2ビット線と接続されたメモリセル回路と、
前記第1および第2ワード線を駆動するワード線駆動回路とを備え、
前記メモリセル回路は、
高電位側電源線と第1ノードとの間に設けられた第1P型トランジスタと、
前記第1ノードと低電位側電源線との間に設けられ、ゲートが前記第1P型トランジスタのゲートに接続された第1N型トランジスタと、
前記高電位側電源線と第2ノードとの間に設けられた第2P型トランジスタと、
前記第2ノードと前記低電位側電源線との間に設けられ、ゲートが前記第2P型トランジスタのゲートに接続された第2N型トランジスタと、
前記第1ノードと前記第1ビット線との間に設けられ、ゲートが前記第1ワード線に接続された第3N型トランジスタと、
前記第2ノードと前記第2ビット線との間に設けられ、ゲートが前記第2ワード線に接続された第4N型トランジスタとを備え、
前記第1ノードと、前記第2P型トランジスタおよび前記第2N型トランジスタのゲートとが接続されており、前記第2ノードと、前記第1P型トランジスタおよび前記第1N型トランジスタのゲートとが接続されており、
前記ワード線駆動回路は、
前記第1および第2ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、前記第1および第2ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ワード線駆動回路は、
入力がアクティブになったとき、前記第1ワード線にハイレベル電圧を出力する第1ドライバと、
入力がアクティブになったとき、前記第2ワード線にハイレベル電圧を出力する第2ドライバと、
前記第1ワード線と前記低電位側電源線との間に設けられ、前記第2ドライバの入力または出力を受け、前記第2ドライバがハイレベル電圧を出力しないとき、前記第2ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第1アシスト部と、
前記第2ワード線と前記低電位側電源線との間に設けられ、前記第1ドライバの入力または出力を受け、前記第1ドライバがハイレベル電圧を出力しないとき、前記第1ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第2アシスト部とを備えた
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1アシスト部は、前記第1ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第2ドライバの出力を受けるP型トランジスタを含み、
前記第2アシスト部は、前記第2ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第1ドライバの出力を受けるP型トランジスタを含む
ことを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1アシスト部は、前記第1ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第2ドライバの入力を受けるN型トランジスタを含み、
前記第2アシスト部は、前記第2ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第1ドライバの入力を受けるN型トランジスタを含む
ことを特徴とする半導体記憶装置。
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