JP2011054255A - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
JP2011054255A
JP2011054255A JP2009204313A JP2009204313A JP2011054255A JP 2011054255 A JP2011054255 A JP 2011054255A JP 2009204313 A JP2009204313 A JP 2009204313A JP 2009204313 A JP2009204313 A JP 2009204313A JP 2011054255 A JP2011054255 A JP 2011054255A
Authority
JP
Japan
Prior art keywords
voltage
integrated circuit
semiconductor integrated
word line
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009204313A
Other languages
English (en)
Inventor
Norihiko Sumiya
範彦 角谷
Toshio Terano
登志夫 寺野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2009204313A priority Critical patent/JP2011054255A/ja
Priority to PCT/JP2010/004259 priority patent/WO2011027499A1/ja
Publication of JP2011054255A publication Critical patent/JP2011054255A/ja
Priority to US13/403,014 priority patent/US8520463B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

【課題】ワード線の活性化電圧を、半導体集積回路の製造ばらつきや動作環境の変化に応じた適切な電圧に設定する。
【解決手段】マトリクス状に配置された複数のメモリセル（１０Ａ〜１０Ｄ）と、複数のメモリセル（１０Ａ〜１０Ｄ）の各行にそれぞれ対応する複数のワード線（ＷＬ１、ＷＬ２）と、複数のワード線（ＷＬ１、ＷＬ２）をそれぞれ駆動する複数のワード線ドライバ（１２Ａ、１２Ｂ）を有するメモリマクロ（１０）において、半導体集積回路（１）は、ワード線（ＷＬ１、ＷＬ２）が活性状態のときの、ワード線（ＷＬ１、ＷＬ２）の電圧を、Ｐｃｈトランジスタ（３１Ａ）およびＮｃｈトランジスタ（３１Ｂ）の閾値電圧特性によって異なる設定とする。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、メモリマクロを有する半導体集積回路に関する。
近年、半導体プロセスの微細化に伴い、半導体集積回路の小面積化、電源電圧の低電圧化が急速に進んでいる。一般に、トランジスタの閾値電圧Ｖｔは、トランジスタのゲート幅Ｗ、ゲート長Ｌに対して１／√（Ｌ×Ｗ）に従ってばらつくことが知られている。そのため、トランジスタのゲート幅Ｗ、ゲート長Ｌを微細化すればその分トランジスタの閾値電圧Ｖｔのばらつきは増加する。
ＳＲＡＭ（Static Random Access Memory）のようなフリップフロップ型のメモリセルを備えた半導体集積回路では、メモリセルを構成する各トランジスタの特性ばらつきや電源電圧の低電圧化のため、メモリセルの安定した特性を維持することが困難になってきている。その結果、半導体集積回路の歩留が低下している。微細化されたプロセスで安定した特性を有する半導体集積回路を製造するためには、半導体集積回路を構成する各素子の特性のばらつきを抑制することが重要である。
ＳＲＡＭの特性を示す指標として、スタティックノイズマージン（以下、ＳＮＭと称する。）とライトレベルがある。ＳＮＭは、メモリセルのビット線対が活性化され、ワード線が活性化した場合のメモリセルの保持特性を示す。ＳＮＭ値が大きいほど、メモリセルの保持特性が良い。ライトレベルは、ワード線が活性化した場合にメモリセルの情報が書き換わるビット線電圧を示す。ライトレベル値が大きいほどライト特性が良い。
ＳＮＭとライトレベルとはトレードオフの関係にある。すなわち、ＳＮＭが良い場合は書き込みが行いにくいためライトレベルが低く、逆に、ライトレベル特性が良い場合は書き込みが行いやすいためＳＮＭが低い。
従来、ＳＲＡＭにおけるワード線にプルダウン回路を接続し、ワード線の活性化電圧を低下させることで、メモリセルのアクセストランジスタのコンダクタンスを下げてＳＮＭを改善している（例えば、特許文献１参照）。
特開２００８−２６２６３７号公報
上述したように、ＳＮＭとライトレベルとはトレードオフの関係にあるため、ワード線の活性化電圧を下げ過ぎると逆にライトレベルが悪化する。したがって、ＳＮＭおよびライトレベルの両者を好適に保つためには、ワード線の活性化電圧を適切に設定すべきであるが、具体的に何に基づいて活性化電圧を決定すべきかということはまだ確立されていない。
本発明は、かかる点に鑑みてなされたものであり、ワード線の活性化電圧を、半導体集積回路の製造ばらつきや動作環境の変化に応じた適切な電圧に設定することを課題とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、半導体集積回路として、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、ＰｃｈトランジスタおよびＮｃｈトランジスタの閾値電圧特性によって異なる設定とする。
また、半導体集積回路は、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、ＰｃｈトランジスタおよびＮｃｈトランジスタの飽和電流特性によって異なる設定とする。
また、半導体集積回路は、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、ＰｃｈトランジスタおよびＮｃｈトランジスタのドレインソース間リーク電流特性によって異なる設定とする。
また、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、任意のチップ温度によって異なる設定とする。
本発明によると、半導体集積回路の製造ばらつきや動作環境の変化に応じて、ワード線の活性化電圧が適切な電圧に設定されるため、ＳＮＭおよびライトレベルの両者を好適に保つことができる。これにより、半導体集積回路の歩留を向上させることができる。
第１の実施形態に係る半導体集積回路の構成を示すブロック図である。 Ｐｃｈトランジスタ特性測定回路の回路図である。 Ｎｃｈトランジスタ特性測定回路の回路図である。 メモリセルの構成を示す回路図である。 ＰｃｈおよびＮｃｈトランジスタの閾値電圧とＳＮＭの等高線との関係を示すグラフである。 ＰｃｈおよびＮｃｈトランジスタの閾値電圧とライトレベルの等高線との関係を示すグラフである。 グローバルウインドウと好適なワード線活性化電圧の範囲との関係を示すグラフである。 ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間の飽和電流とＳＮＭの等高線との関係を示すグラフである。 ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間の飽和電流とライトレベルの等高線との関係を示すグラフである。 グローバルウインドウと好適なワード線活性化電圧の範囲との関係を示す別のグラフである。 ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間のオフリーク電流とＳＮＭの等高線との関係を示すグラフである。 ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間のオフリーク電流とライトレベルの等高線との関係を示すグラフである。 グローバルウインドウと好適なワード線活性化電圧の範囲との関係を示すさらに別のグラフである。 Ｐｃｈトランジスタ特性測定回路の別の回路図である。 Ｎｃｈトランジスタ特性測定回路の別の回路図である。 第２の実施形態に係る半導体集積回路の構成を示すブロック図である。 一般的な半導体集積回路の温度とＳＮＭおよびライトレベルとの関係を示すグラフである。 第２の実施形態に係る半導体集積回路の温度とＳＮＭおよびライトレベルとの関係を示すグラフである。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体集積回路１の構成を示すブロック図である。ＳＲＡＭマクロ１０は、メモリセル１０Ａ〜１０Ｄ、ワード線ドライバ１１Ａおよび１１Ｂ、プルダウン回路１２Ａおよび１２Ｂを有している。メモリセル１０Ａ、１０Ｂには、ビット線対ＢＬ１、／ＢＬ１が接続され、メモリセル１０Ｃ、１０Ｄには、ビット線対ＢＬ２、／ＢＬ２が接続されている。メモリセル１０Ａ、１０Ｃには、ワード線ＷＬ１が接続され、メモリセル１０Ｂ、１０Ｄには、ワード線ＷＬ２が接続されている。なお、メモリセル１０Ａ〜１０Ｄは、図示しないがビット線対、ワード線およびマトリクス状に配置されたメモリセルをさらに備えている。これらのメモリセルはデータを記憶し、メモリアレイを構成する。
ワード線ドライバ１１Ａ、１１Ｂは、いずれもＰｃｈトランジスタ１０１とＮｃｈトランジスタ１０２とでインバータ構成になっている。ワード線ドライバ１１Ａ、１１Ｂは、ロウアドレス信号／ＲＡＤ１、／ＲＡＤ２を反転させてワード線ＷＬ１、ＷＬ２にそれぞれ出力する。
プルダウン回路１２Ａ、１２Ｂは、制御信号ＡＤＪ１、ＡＤＪ２をそれぞれＰｃｈトランジスタ１２１、１２２に受けて、対応するワード線ドライバ１１Ａ、１１Ｂの出力電圧をプルダウンする。なお、プルダウン回路１２Ａ、１２Ｂによってプルダウンされる電圧をそれぞれ異なる電圧とするために、Ｐｃｈトランジスタ１２１、１２２のゲート幅は、それぞれ異なるように設定することが好ましい。
制御回路２０は、ワード線活性化電圧を制御するために２ビットの制御信号ＡＤＪ１、ＡＤＪ２を出力する。制御回路２０は、例えば制御信号ＡＤＪ１、ＡＤＪ２のそれぞれを固定信号として出力するｅＦＵＳＥ（Electrically Programmable Fuse）等で構成することができる。あるいは、制御回路２０は、例えばＦｌａｓｈメモリ等に設定された制御値を読み込んで、その制御値の制御信号を出力するようにしてもよい。
図２は、Ｐｃｈトランジスタ特性測定回路３０Ａの回路図である。Ｐｃｈトランジスタ３１Ａは図１のメモリセル１０Ａ〜１０Ｄを構成する後述のロードトランジスタ１１１、１１２と同形状とすることが望ましい。
図３は、Ｎｃｈトランジスタ特性測定回路３０Ｂの回路図である。Ｎｃｈトランジスタ３１Ｂは図１のメモリセル１０Ａ〜１０Ｄを構成する後述のドライブトランジスタ１１３、１１４、およびアクセストランジスタ１１５、１１６と同形状とすることが望ましい。
これらトランジスタ特性測定回路３０Ａ、３０Ｂにおいて入力端子４０Ａ、４０Ｂにそれぞれ電圧を与え、入力端子４０Ａ、４０Ｂにそれぞれ流れる電流値を測定すればトランジスタ３１Ａ、３１Ｂの平均的な特性を求めることができる。また、入力端子４０Ａ、４０Ｂにそれぞれ電流を流し入力端子４０Ａ、４０Ｂのそれぞれの電圧を測定してもよい。これらは半導体集積回路１を測定する検査装置等を使用すれば容易に行うことができる。なお、トランジスタ特性測定回路３０Ａ、３０Ｂの入力端子として、ソース、ドレインおよびゲートを独立した入力端子としてもよい。
図４は、メモリセル１０Ａの構成を示す回路図である。メモリセル１０Ａはロードトランジスタ１１１、１１２と、ドライブトランジスタ１１３、１１４と、アクセストランジスタ１１５、１１６とを有している。
ロードトランジスタ１１１とドライブトランジスタ１１３とがインバータを構成し、ロードトランジスタ１１２とドライブトランジスタ１１４とがインバータを構成している。これらのインバータによってフリップフロップが構成され、データが記憶される。なお、メモリセル１０Ｂ〜１０Ｄも同様の構成となっている。
メモリセル１０Ａへのデータの書き込みは、ＢＬ１、／ＢＬ１のうち一方の電位をＨレベルとし、他方の電位をＬレベルとしてワード線ＷＬ１を活性状態とすることで行われる。また、メモリセル１０Ａからのデータの読み出しは、予めビット線ＢＬ１、／ＢＬ１をＨレベルにプリチャージしておき、ワード線ＷＬ１を活性状態とし、メモリセル１０Ａのフリップフロップの記憶状態に基づいてＢＬ１、／ＢＬ１のいずれか一方の電位がＨレベルからＬレベルになることで行われる。
図５は、ＰｃｈおよびＮｃｈトランジスタの閾値電圧とＳＮＭの等高線との関係を示すグラフである。なお、等高線に記載したＳＮＭの値はプロセス条件やトランジスタサイズなどによって異なる。また、図６と同様に横軸はＮｃｈトランジスタの閾値電圧を示し、縦軸はＰｃｈトランジスタの閾値電圧の絶対値を示す。符号５は、一般的にトランジスタの特性として許容される閾値電圧の範囲を示す。符号５で参照される領域は、グローバルな閾値電圧のばらつきを示しておりグローバルウインドウと呼ばれる。なお、閾値電圧のグローバルなばらつきとはチップ上に配置されるトランジスタの閾値電圧の平均値である。
図５に示すように、ＦＦ側は、Ｎｃｈトランジスタの閾値電圧がそのティピカル値（以下、ＴＹＰと称する。）よりも低く、Ｐｃｈトランジスタの閾値電圧の絶対値がＴＹＰよりも低い領域である。ＦＳ側は、Ｎｃｈトランジスタの閾値電圧がＴＹＰよりも低く、Ｐｃｈトランジスタの閾値電圧の絶対値がＴＹＰよりも高い領域である。ＳＳ側は、Ｎｃｈトランジスタの閾値電圧がＴＹＰよりも高く、Ｐｃｈトランジスタの閾値電圧の絶対値がＴＹＰよりも高い領域である。ＳＦ側は、Ｎｃｈトランジスタの閾値電圧がＴＹＰよりも高く、Ｐｃｈトランジスタの閾値電圧の絶対値がＴＹＰよりも低い領域である。
ＦＳ側では、アクセストランジスタのコンダクタンスが高いためビット線からＨデータが流入し、Ｌ側のデータが保持できなくなり、メモリセルのＰｃｈトランジスタが保持しているＨデータが保持できなくなることから、ＳＮＭが悪化する。このＳＮＭを改善するためには、ワード線活性化電圧を低くしてアクセストランジスタのコンダクタンスを低下させれば良い。逆に、ＳＦ側では、アクセストランジスタのコンダクタンスが低いためビット線からＨデータが流入しにくくＬ側のデータの保持特性が良く、メモリセルのＰｃｈトランジスタが保持しているＨデータの保持特性が良いことからＳＮＭが良くなる。
図６は、ＰｃｈおよびＮｃｈトランジスタの閾値電圧とライトレベルの等高線との関係を示すグラフである。なお、等高線に記載したライトレベルの値はプロセス条件やトランジスタサイズなどによって異なる。ＦＳ側では、アクセストランジスタのコンダクタンスが高いためビット線からＬデータが流入しやすく、メモリセルのＰｃｈトランジスタの閾値電圧の絶対値が高いため、保持しているＨデータを書き換えやすいことから、ライトレベルが良くなる。逆に、ＳＦ側では、アクセストランジスタのコンダクタンスが低いためビット線からＬデータが流入しにくく、メモリセルのＰｃｈトランジスタの閾値電圧の絶対値が低いため、保持しているＨデータを書き換えにくいことからライトレベルが悪化する。このライトレベルを改善するためにはワード線活性化電圧を高くする必要がある。
ＳＮＭとライトレベルとはメモリセルの特性においてトレードオフの関係にあるため、ＦＳ側ではワード線活性化電圧を低く、ＳＦ側ではワード線活性化電圧を高く設定すればＦＳ側、ＳＦ側におけるＳＮＭ値、ライトレベル値のそれぞれを近づけることができる。すなわち、ＳＮＭおよびライトレベルを改善することができる。以下、ワード線活性化電圧を決定する方法についていくつか説明する。
−ワード線活性化電圧決定方法１−
図７は、グローバルウインドウ５と好適なワード線活性化電圧の範囲との関係を示すグラフである。ＳＮＭおよびライトレベルの両者を好適化するワード線活性化電圧は、ＰｃｈおよびＮｃｈトランジスタの閾値電圧に応じて変化し、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーション等によって得ることができる。そこで、図７のグラフを例えば４つの領域Ａｒｅａ＿１〜Ａｒｅａ＿４に分け、ＰｃｈおよびＮｃｈトランジスタの閾値電圧がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Ａｒｅａ＿１〜Ａｒｅａ＿４に対応するワード線活性化電圧はそれぞれＶ１〜Ｖ４である。なお、Ｖ１〜Ｖ４の順に電圧が低くなる。Ｖ１は、例えば図１のワード線ドライバ１１Ａ、１１Ｂに印可される電源電圧ＶＤＤである。また、各領域Ａｒｅａ＿１〜Ａｒｅａ＿４を区切る線は、直線的であっても、曲線的であってもよい。
具体的には次の手順でワード線活性化電圧を決定する。まず、図１のＰｃｈトランジスタ特性測定回路３０ＡでＰｃｈトランジスタ３１Ａの閾値電圧を、Ｎｃｈトランジスタ特性測定回路３０ＢでＮｃｈトランジスタ３１Ｂの閾値電圧を測定する。Ｐｃｈトランジスタ３１Ａの閾値電圧が決まることで、Ｎｃｈトランジスタに関する複数の閾値電圧範囲が一意に決まる。そして、Ｎｃｈトランジスタ３１Ｂの閾値電圧が、いずれの閾値電圧範囲に属するかによってワード線活性化電圧が決まる。
−ワード線活性化電圧決定方法２−
図８および図９のそれぞれの横軸は、Ｎｃｈトランジスタのドレイン−ソース間の飽和電流を示し、縦軸はＰｃｈトランジスタのドレイン−ソース間の飽和電流を示す。図８に示すように、ＳＮＭはＦＳ側で悪化する。そのため、ＦＳ側においてＳＮＭを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図９に示すように、ライトレベルはＳＦ側で悪化する。そのため、ＳＦ側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図１０は、グローバルウインドウ５Ａと好適なワード線活性化電圧の範囲との関係を示すグラフである。ＳＮＭおよびライトレベルの両者を好適化するワード線活性化電圧は、ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間の飽和電流に応じて変化し、例えばＳＰＩＣＥシミュレーション等によって得ることができる。そこで、図１０のグラフを例えば４つの領域Ａｒｅａ＿１Ａ〜Ａｒｅａ＿４Ａに分け、ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間の飽和電流がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Ａｒｅａ＿１Ａ〜Ａｒｅａ＿４Ａに対応するワード線活性化電圧はそれぞれＶ１〜Ｖ４である。なお、Ｖ１〜Ｖ４の順に電圧が低くなる。また、各領域Ａｒｅａ＿１〜Ａｒｅａ＿４を区切る線は、直線的であっても、曲線的であってもよい。
ワード線活性化電圧決定方法について具体的に説明する。まず、図１のＰｃｈトランジスタ特性測定回路３０ＡでＰｃｈトランジスタ３１Ａのドレイン−ソース間の飽和電流を、Ｎｃｈトランジスタ特性測定回路３０ＢでＮｃｈトランジスタ３１Ｂのドレイン−ソース間の飽和電流を測定する。Ｐｃｈトランジスタ３１Ａのドレイン−ソース間の飽和電流が決まることで、Ｎｃｈトランジスタに関する複数の飽和電流範囲が一意に決まる。そして、Ｎｃｈトランジスタ３１Ｂのドレイン−ソース間の飽和電流が、いずれの飽和電流範囲に属するかによってワード線活性化電圧が決定する。
−ワード線活性化電圧決定方法３−
図１１および図１２のそれぞれの横軸は、Ｎｃｈトランジスタのドレイン−ソース間のオフリーク電流を示し、縦軸はＰｃｈトランジスタのドレイン−ソース間のオフリーク電流を示す。図１１に示すように、ＳＮＭはＦＳ側で悪化する。そのため、ＦＳ側においてＳＮＭを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図１２に示すように、ライトレベルはＳＦ側で悪化する。そのため、ＳＦ側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図１３は、グローバルウインドウ５Ｂと好適なワード線活性化電圧の範囲との関係を示すグラフである。ＳＮＭおよびライトレベルの両者を好適化するワード線活性化電圧は、ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間のオフリーク電流に応じて変化し、例えばＳＰＩＣＥシミュレーション等によって得ることができる。そこで、図１３のグラフを例えば４つの領域Ａｒｅａ＿１Ｂ〜Ａｒｅａ＿４Ｂに分け、ＰｃｈおよびＮｃｈトランジスタのドレイン−ソース間のオフリーク電流がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Ａｒｅａ＿１Ｂ〜Ａｒｅａ＿４Ｂに対応するワード線活性化電圧はそれぞれＶ１〜Ｖ４である。なお、Ｖ１〜Ｖ４の順に電圧が低くなる。また、各領域Ａｒｅａ＿１〜Ａｒｅａ＿４を区切る線は、直線的であっても、曲線的であってもよい。
ワード線活性化電圧決定方法について具体的に説明する。まず、図１のＰｃｈトランジスタ特性測定回路３０ＡでＰｃｈトランジスタ３１Ａのドレイン−ソース間のオフリーク電流を、Ｎｃｈトランジスタ特性測定回路３０ＢでＮｃｈトランジスタ３１Ｂのドレイン−ソース間のオフリーク電流を測定する。Ｐｃｈトランジスタ３１Ａのドレイン−ソース間のオフリーク電流が決まることで、Ｎｃｈトランジスタに関する複数のオフリーク電流範囲が一意に決まる。そして、Ｎｃｈトランジスタ３１Ｂのドレイン−ソース間のオフリーク電流が、いずれのオフリーク電流範囲に属するかによってワード線活性化電圧が決定する。
なお、オフリーク電流を測定するために、トランジスタ特性測定回路３０Ａ、３０Ｂを図１４および図１５のように構成してもよい。この場合、例えば各入力端子４０Ａ、４０Ｂに電圧を印加して流れる電流を測定する。あるいは、各入力端子４０Ａ、４０Ｂに電流を流したときの電圧を測定する。
上記の各方法によって、ワード線活性化電圧が決まることで制御信号ＡＤＪ１、ＡＤＪ２の制御値は一意に決まる（表１参照）。したがって、ｅＦＵＳＥなどを適宜切断して制御信号ＡＤＪ１、ＡＤＪ２の制御値が所定の値となるようにする。なお、トランジスタ特性測定回路３０Ａ、３０Ｂによる測定および制御信号ＡＤＪ１、ＡＤＪ２の制御値の設定は、半導体集積回路１を測定する検査装置等により一連として容易に行うことができる。
Figure 2011054255
以上のように、ＰｃｈおよびＮｃｈトランジスタの特性に応じてワード線活性化電圧を決定することにより、ＳＮＭおよびライトレベルのいずれか一方の特性が悪化するのを抑制し、双方の特性を改善することができる。さらに、ＳＳ点の特性を有するメモリセルについて、ワード線活性化電圧をＶＤＤに設定することでアクセストランジスタがオンオフする速度が増すため、リードレベルを向上させることができる。
また、トランジスタ特性測定回路３０Ａ、３０Ｂを、例えばウエハ上のスクライブレーン上に配置してもよい。また、トランジスタの形状、注入量等が異なる複数のメモリマクロを配置する場合は、それぞれに応じたトランジスタ特性測定回路を複数配置してもよい。
また、各トランジスタ１１１〜１１６とそれ以外のロジック部に使用されるＰｃｈおよびＮｃｈトランジスタの注入量が同一である場合やほぼ同一である場合、双方のトランジスタはグローバルな閾値電圧に相関がある。そのため、トランジスタ特性測定回路３０Ａ、３０Ｂで各トランジスタ１１１〜１１６の特性を測定しなくてもよい。ロジック部のトランジスタの特性を測定することで各トランジスタ１１１〜１１６の特性を測定したことに相当するからである。
また、ワード線活性化電圧は、半導体集積回路毎に異なっていてもよい。あるいは、半導体集積回路に配置されるメモリマクロ毎に異なっていてもよい。
また、図１の１２Ａ、１２Ｂは、それぞれ２つのＰｃｈトランジスタ１２１、１２２を用いてワード線活性化電圧を４段階に設定可能としているが、Ｐｃｈトランジスタの数を増やしてワード線活性化電圧をより多い段数に設定可能としても良い。また、プルダウントランジスタをＮｃｈトランジスタで構成しても同様の効果が得られる。
＜第２の実施形態＞
図１６は、第３の実施形態に係る半導体集積回路１Ａの構成を示すブロック図である。以下、第１の実施形態との相違点についてのみ説明する。
図１７は、温度とＳＮＭおよびライトレベルとの関係を示すグラフである。温度が上昇するにつれて、メモリセルを構成するアクセストランジスタのコンダクタンスが上昇する。そのため、温度が高くなるにつれてＳＮＭは悪化し、逆に、ライトレベルはよくなる。したがって、温度が高い場合にＳＮＭを改善するためにはワード線活性化電圧を低く設定すればよい。一方、温度が低い場合にライトベルを改善するためにはワード線活性化電圧を高く設定すればよい。
そこで、温度に応じてワード線活性化電圧を変化させるようにする。具体的には、温度センサ５０は、半導体集積回路１Ａの温度を検出する。制御回路２０は、検出された温度に応じて制御信号ＡＤＪ１、ＡＤＪ２を変化させる。表２は、半導体集積回路１Ａの温度に対するワード線活性化電圧と制御信号ＡＤＪ１、ＡＤＪ２との関係を示す。制御回路２０は、温度センサ５０によって検出された温度に応じて制御信号ＡＤＪ１、ＡＤＪ２の制御値を変える。
Figure 2011054255
本実施形態によると、半導体集積回路１Ａの温度変化に対して図１８に示すようにＳＮＭおよびライトレベルが平均化されるため、ＳＮＭおよびライトレベルを改善することができる。
なお、図１６の１２Ａ、１２Ｂは、それぞれ２つのＰｃｈトランジスタ１２１、１２２を用いてワード線活性化電圧を４段階に設定可能としているが、Ｐｃｈトランジスタの数を増やしてワード線活性化電圧をより多い段数に設定可能としても良い。また、プルダウントランジスタをＮｃｈトランジスタで構成しても同様の効果が得られる。
本発明に係る半導体集積回路は、メモリセルのＳＮＭおよびライトレベルを改善することができるため、ＳＲＡＭ等として有用である。
１、１Ａ 半導体集積回路
１０ メモリマクロ
１０Ａ〜１０Ｄ メモリセル
１２Ａ、１２Ｂ プルダウン回路
２０ 制御回路
３０Ａ Ｐｃｈトランジスタ特性測定回路（トランジスタ特性測定回路）
３０Ｂ Ｎｃｈトランジスタ特性測定回路（トランジスタ特性測定回路）
３１Ａ Ｐｃｈトランジスタ（測定用トランジスタ）
３１Ｂ Ｎｃｈトランジスタ（測定用トランジスタ）
５０ 温度センサ
ＡＤＪ１、ＡＤＪ２ 制御信号
ＷＬ１、ＷＬ２ ワード線

Claims (20)

  1. マトリクス状に配置された複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
    前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
    前記ワード線が活性状態のときの、ワード線の電圧を、
    ＰｃｈトランジスタおよびＮｃｈトランジスタの閾値電圧特性によって
    異なる設定とする半導体集積回路。
  2. 請求項１記載の半導体集積回路において、
    前記ワード線の電圧は、
    前記Ｎｃｈトランジスタの閾値電圧が所定電圧より低い場合は第１の電圧に、
    前記Ｎｃｈトランジスタの閾値電圧が前記所定電圧より高い場合は第２の電圧に、
    前記Ｎｃｈトランジスタの閾値電圧が前記所定電圧と同じ場合は前記第１又は前記第２の電圧に、
    設定されており、
    前記所定電圧は前記Ｐｃｈトランジスタの閾値電圧の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
    半導体集積回路。
  3. 請求項２記載の半導体集積回路において、
    第１の電圧は第２の電圧よりも低い設定とする事を特徴とする半導体集積回路。
  4. マトリクス状に配置された複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
    前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
    前記ワード線が活性状態のときの、ワード線の電圧を、
    ＰｃｈトランジスタおよびＮｃｈトランジスタの飽和電流特性によって
    異なる設定とする半導体集積回路。
  5. 請求項４記載の半導体集積回路において、
    前記ワード線の電圧は、
    前記Ｎｃｈトランジスタの飽和電流が所定電流値より低い場合は第１の電圧に、
    前記Ｎｃｈトランジスタの飽和電流が前記所定電流値より高い場合は第２の電圧に、
    前記Ｎｃｈトランジスタの飽和電流が前記所定電流値と同じ場合は前記第１又は前記第２の電圧に、
    設定されており、
    前記所定電流値は前記Ｐｃｈトランジスタの飽和電流値の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
    半導体集積回路。
  6. 請求項５記載の半導体集積回路において、
    前記第１の電圧は第２の電圧よりも高い設定とする事を特徴とする半導体集積回路。
  7. マトリクス状に配置された複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
    前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
    前記ワード線が活性状態のときの、ワード線の電圧を、
    ＰｃｈトランジスタおよびＮｃｈトランジスタのドレインソース間リーク電流特性によって
    異なる設定とする半導体集積回路。
  8. 請求項７記載の半導体集積回路において、
    前記ワード線の電圧は、
    前記Ｎｃｈトランジスタのドレインソース間リーク電流が所定電流値より低い場合は第１の電圧に、
    前記Ｎｃｈトランジスタのドレインソース間リーク電流が前記所定電流値より高い場合は第２の電圧に、
    前記Ｎｃｈトランジスタのドレインソース間リーク電流が前記所定電流値と同じ場合は前記第１又は前記第２の電圧に、
    設定されており、
    前記所定電流値は前記Ｐｃｈトランジスタのドレインソース間リーク電流の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
    半導体集積回路。
  9. 請求項８記載の半導体集積回路において、
    前記第１の電圧は第２の電圧よりも高い設定とする事を特徴とする半導体集積回路。
  10. マトリクス状に配置された複数のメモリセルと、
    前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
    前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
    前記ワード線が活性状態のときの、ワード線の電圧を、
    任意のチップ温度によって
    異なる設定とする半導体集積回路。
  11. 請求項１０記載の半導体集積回路において、
    ワード線が活性状態のときに、そのワード線の電圧は、
    前記あるチップ温度を境にして、チップ温度が低い順に
    第７の電圧、第８の電圧とする事を特徴とする半導体集積回路。
  12. 請求項１１記載の半導体集積回路において、
    第７の電圧は第８の電圧よりも高い設定とする事を特徴とする半導体集積回路。
  13. 請求項１、４、７のうちいずれか１つに記載の前記Ｐｃｈトランジスタ、およびＮｃｈトランジスタは
    半導体集積回路を構成するトランジスタである事を特徴とする半導体集積回路。
  14. 請求項１、４、７のうちいずれか１つに記載の前記Ｐｃｈトランジスタ、およびＮｃｈトランジスタは
    メモリマクロを構成するトランジスタである事を特徴とする半導体集積回路。
  15. 請求項１、４、７のうちいずれか１つに記載の前記Ｐｃｈトランジスタ、およびＮｃｈトランジスタは
    メモリセルを構成するトランジスタである事を特徴とする半導体集積回路。
  16. 請求項１、４、７のうちいずれか１つに記載の前記Ｐｃｈトランジスタ、およびＮｃｈトランジスタは
    メモリセル特性を測定するためのトランジスタである事を特徴とする半導体集積回路。
  17. 請求項１６記載の前記メモリセル特性を測定するためのトランジスタは
    半導体集積回路毎に搭載する事を特徴とする半導体集積回路。
  18. 請求項１６記載の前記メモリセル特性を測定するためのトランジスタは
    ウエハ上のスクライブレーン上に搭載する事を特徴とする半導体集積回路。
  19. 請求項１、４、７のうちいずれか１つに記載の前記ワード線が活性状態のときの、ワード線の電圧
    はチップ毎に異なる事を特徴とする半導体集積回路。
  20. 請求項１、４、７のうちいずれか１つに記載の前記ワード線が活性状態のときの、ワード線の電圧
    は前記メモリマクロ毎に異なる事を特徴とする半導体集積回路。
JP2009204313A 2009-09-04 2009-09-04 半導体集積回路 Pending JP2011054255A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009204313A JP2011054255A (ja) 2009-09-04 2009-09-04 半導体集積回路
PCT/JP2010/004259 WO2011027499A1 (ja) 2009-09-04 2010-06-28 半導体集積回路
US13/403,014 US8520463B2 (en) 2009-09-04 2012-02-23 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009204313A JP2011054255A (ja) 2009-09-04 2009-09-04 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2011054255A true JP2011054255A (ja) 2011-03-17

Family

ID=43649058

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009204313A Pending JP2011054255A (ja) 2009-09-04 2009-09-04 半導体集積回路

Country Status (3)

Country Link
US (1) US8520463B2 (ja)
JP (1) JP2011054255A (ja)
WO (1) WO2011027499A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548090B2 (en) 2015-01-29 2017-01-17 Socionext, Inc. Adjustment method of signal level in semiconductor device and semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5659893B2 (ja) * 2011-03-16 2015-01-28 株式会社リコー 半導体記憶装置
JP2014086112A (ja) * 2012-10-24 2014-05-12 Fujitsu Semiconductor Ltd 半導体記憶装置
KR20170022654A (ko) * 2015-08-21 2017-03-02 에스케이하이닉스 주식회사 구동 테스트회로 및 구동 테스트회로를 포함하는 반도체 장치
CN115705854B (zh) * 2021-08-13 2024-07-05 长鑫存储技术有限公司 字线驱动器阵列及存储器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69727581D1 (de) * 1997-11-28 2004-03-18 St Microelectronics Srl RAM-Speicherzelle mit niedriger Leistungsaufnahme
JP3262103B2 (ja) * 1999-06-07 2002-03-04 日本電気株式会社 内部電源回路を有する半導体装置
JP4162076B2 (ja) * 2002-05-30 2008-10-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4731152B2 (ja) * 2004-10-29 2011-07-20 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5158624B2 (ja) 2006-08-10 2013-03-06 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2008047180A (ja) * 2006-08-11 2008-02-28 Renesas Technology Corp 半導体記憶装置
JP5064089B2 (ja) * 2007-04-12 2012-10-31 パナソニック株式会社 半導体集積回路
JP5096778B2 (ja) 2007-04-12 2012-12-12 パナソニック株式会社 半導体集積回路
US7787292B2 (en) * 2007-06-29 2010-08-31 Intel Corporation Carbon nanotube fuse element
JP4739289B2 (ja) * 2007-07-31 2011-08-03 ルネサスエレクトロニクス株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548090B2 (en) 2015-01-29 2017-01-17 Socionext, Inc. Adjustment method of signal level in semiconductor device and semiconductor device

Also Published As

Publication number Publication date
WO2011027499A1 (ja) 2011-03-10
US8520463B2 (en) 2013-08-27
US20120155211A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
JP5064089B2 (ja) 半導体集積回路
US8493775B2 (en) Semiconductor device
US8027214B2 (en) Asymmetric sense amplifier
US20130064004A1 (en) Sram cell writability
KR20080056635A (ko) 반도체 집적 회로 및 그 제조 방법
WO2009032594A1 (en) Sram bias for read and write
WO2011027499A1 (ja) 半導体集積回路
CN108122574B (zh) 存储器装置
US8693264B2 (en) Memory device having sensing circuitry with automatic latching of sense amplifier output node
JP6102418B2 (ja) 不揮発性メモリ素子、不揮発性メモリセルおよび不揮発性メモリ
JP2010061703A (ja) 半導体メモリ
US9865605B2 (en) Memory circuit having resistive device coupled with supply voltage line
JP6462410B2 (ja) 半導体装置、テストプログラムおよびテスト方法
JP5278971B2 (ja) Ｓｒａｍ装置
US20130223136A1 (en) SRAM based on 6 transistor structure including a first inverter, a second inverter, a first pass-gate transistor, and a second pass-gate transistor
TWI483324B (zh) 用於配置靜態隨機存取記憶體單元之方法，裝置及系統
TWI819056B (zh) 應用於記憶體之切換源極線
JP5659893B2 (ja) 半導体記憶装置
Sinha et al. Low-power 9T subthreshold SRAM cell with single-ended write scheme
US9007851B2 (en) Memory read techniques using Miller capacitance decoupling circuit
JP5652330B2 (ja) 半導体装置及び半導体装置の評価方法
Dhori et al. High-yield design of high-density SRAM for low-voltage and low-leakage operations
JP2019075189A (ja) 半導体装置、テストプログラムおよびテスト方法
Shin Assistive circuit for lowering minimum operating voltage and balancing read/write margins in an SRAM array
JP2011159331A (ja) 半導体記憶装置