JP2011054255A - 半導体集積回路 - Google Patents
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Abstract
【課題】ワード線の活性化電圧を、半導体集積回路の製造ばらつきや動作環境の変化に応じた適切な電圧に設定する。
【解決手段】マトリクス状に配置された複数のメモリセル(10A〜10D)と、複数のメモリセル(10A〜10D)の各行にそれぞれ対応する複数のワード線(WL1、WL2)と、複数のワード線(WL1、WL2)をそれぞれ駆動する複数のワード線ドライバ(12A、12B)を有するメモリマクロ(10)において、半導体集積回路(1)は、ワード線(WL1、WL2)が活性状態のときの、ワード線(WL1、WL2)の電圧を、Pchトランジスタ(31A)およびNchトランジスタ(31B)の閾値電圧特性によって異なる設定とする。
【選択図】図1
【解決手段】マトリクス状に配置された複数のメモリセル(10A〜10D)と、複数のメモリセル(10A〜10D)の各行にそれぞれ対応する複数のワード線(WL1、WL2)と、複数のワード線(WL1、WL2)をそれぞれ駆動する複数のワード線ドライバ(12A、12B)を有するメモリマクロ(10)において、半導体集積回路(1)は、ワード線(WL1、WL2)が活性状態のときの、ワード線(WL1、WL2)の電圧を、Pchトランジスタ(31A)およびNchトランジスタ(31B)の閾値電圧特性によって異なる設定とする。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に、メモリマクロを有する半導体集積回路に関する。
近年、半導体プロセスの微細化に伴い、半導体集積回路の小面積化、電源電圧の低電圧化が急速に進んでいる。一般に、トランジスタの閾値電圧Vtは、トランジスタのゲート幅W、ゲート長Lに対して1/√(L×W)に従ってばらつくことが知られている。そのため、トランジスタのゲート幅W、ゲート長Lを微細化すればその分トランジスタの閾値電圧Vtのばらつきは増加する。
SRAM(Static Random Access Memory)のようなフリップフロップ型のメモリセルを備えた半導体集積回路では、メモリセルを構成する各トランジスタの特性ばらつきや電源電圧の低電圧化のため、メモリセルの安定した特性を維持することが困難になってきている。その結果、半導体集積回路の歩留が低下している。微細化されたプロセスで安定した特性を有する半導体集積回路を製造するためには、半導体集積回路を構成する各素子の特性のばらつきを抑制することが重要である。
SRAMの特性を示す指標として、スタティックノイズマージン(以下、SNMと称する。)とライトレベルがある。SNMは、メモリセルのビット線対が活性化され、ワード線が活性化した場合のメモリセルの保持特性を示す。SNM値が大きいほど、メモリセルの保持特性が良い。ライトレベルは、ワード線が活性化した場合にメモリセルの情報が書き換わるビット線電圧を示す。ライトレベル値が大きいほどライト特性が良い。
SNMとライトレベルとはトレードオフの関係にある。すなわち、SNMが良い場合は書き込みが行いにくいためライトレベルが低く、逆に、ライトレベル特性が良い場合は書き込みが行いやすいためSNMが低い。
従来、SRAMにおけるワード線にプルダウン回路を接続し、ワード線の活性化電圧を低下させることで、メモリセルのアクセストランジスタのコンダクタンスを下げてSNMを改善している(例えば、特許文献1参照)。
上述したように、SNMとライトレベルとはトレードオフの関係にあるため、ワード線の活性化電圧を下げ過ぎると逆にライトレベルが悪化する。したがって、SNMおよびライトレベルの両者を好適に保つためには、ワード線の活性化電圧を適切に設定すべきであるが、具体的に何に基づいて活性化電圧を決定すべきかということはまだ確立されていない。
本発明は、かかる点に鑑みてなされたものであり、ワード線の活性化電圧を、半導体集積回路の製造ばらつきや動作環境の変化に応じた適切な電圧に設定することを課題とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、半導体集積回路として、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、PchトランジスタおよびNchトランジスタの閾値電圧特性によって異なる設定とする。
また、半導体集積回路は、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、PchトランジスタおよびNchトランジスタの飽和電流特性によって異なる設定とする。
また、半導体集積回路は、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、PchトランジスタおよびNchトランジスタのドレインソース間リーク電流特性によって異なる設定とする。
また、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、前記ワード線が活性状態のときの、ワード線の電圧を、任意のチップ温度によって異なる設定とする。
本発明によると、半導体集積回路の製造ばらつきや動作環境の変化に応じて、ワード線の活性化電圧が適切な電圧に設定されるため、SNMおよびライトレベルの両者を好適に保つことができる。これにより、半導体集積回路の歩留を向上させることができる。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
<第1の実施形態>
図1は、第1の実施形態に係る半導体集積回路1の構成を示すブロック図である。SRAMマクロ10は、メモリセル10A〜10D、ワード線ドライバ11Aおよび11B、プルダウン回路12Aおよび12Bを有している。メモリセル10A、10Bには、ビット線対BL1、/BL1が接続され、メモリセル10C、10Dには、ビット線対BL2、/BL2が接続されている。メモリセル10A、10Cには、ワード線WL1が接続され、メモリセル10B、10Dには、ワード線WL2が接続されている。なお、メモリセル10A〜10Dは、図示しないがビット線対、ワード線およびマトリクス状に配置されたメモリセルをさらに備えている。これらのメモリセルはデータを記憶し、メモリアレイを構成する。
図1は、第1の実施形態に係る半導体集積回路1の構成を示すブロック図である。SRAMマクロ10は、メモリセル10A〜10D、ワード線ドライバ11Aおよび11B、プルダウン回路12Aおよび12Bを有している。メモリセル10A、10Bには、ビット線対BL1、/BL1が接続され、メモリセル10C、10Dには、ビット線対BL2、/BL2が接続されている。メモリセル10A、10Cには、ワード線WL1が接続され、メモリセル10B、10Dには、ワード線WL2が接続されている。なお、メモリセル10A〜10Dは、図示しないがビット線対、ワード線およびマトリクス状に配置されたメモリセルをさらに備えている。これらのメモリセルはデータを記憶し、メモリアレイを構成する。
ワード線ドライバ11A、11Bは、いずれもPchトランジスタ101とNchトランジスタ102とでインバータ構成になっている。ワード線ドライバ11A、11Bは、ロウアドレス信号/RAD1、/RAD2を反転させてワード線WL1、WL2にそれぞれ出力する。
プルダウン回路12A、12Bは、制御信号ADJ1、ADJ2をそれぞれPchトランジスタ121、122に受けて、対応するワード線ドライバ11A、11Bの出力電圧をプルダウンする。なお、プルダウン回路12A、12Bによってプルダウンされる電圧をそれぞれ異なる電圧とするために、Pchトランジスタ121、122のゲート幅は、それぞれ異なるように設定することが好ましい。
制御回路20は、ワード線活性化電圧を制御するために2ビットの制御信号ADJ1、ADJ2を出力する。制御回路20は、例えば制御信号ADJ1、ADJ2のそれぞれを固定信号として出力するeFUSE(Electrically Programmable Fuse)等で構成することができる。あるいは、制御回路20は、例えばFlashメモリ等に設定された制御値を読み込んで、その制御値の制御信号を出力するようにしてもよい。
図2は、Pchトランジスタ特性測定回路30Aの回路図である。Pchトランジスタ31Aは図1のメモリセル10A〜10Dを構成する後述のロードトランジスタ111、112と同形状とすることが望ましい。
図3は、Nchトランジスタ特性測定回路30Bの回路図である。Nchトランジスタ31Bは図1のメモリセル10A〜10Dを構成する後述のドライブトランジスタ113、114、およびアクセストランジスタ115、116と同形状とすることが望ましい。
これらトランジスタ特性測定回路30A、30Bにおいて入力端子40A、40Bにそれぞれ電圧を与え、入力端子40A、40Bにそれぞれ流れる電流値を測定すればトランジスタ31A、31Bの平均的な特性を求めることができる。また、入力端子40A、40Bにそれぞれ電流を流し入力端子40A、40Bのそれぞれの電圧を測定してもよい。これらは半導体集積回路1を測定する検査装置等を使用すれば容易に行うことができる。なお、トランジスタ特性測定回路30A、30Bの入力端子として、ソース、ドレインおよびゲートを独立した入力端子としてもよい。
図4は、メモリセル10Aの構成を示す回路図である。メモリセル10Aはロードトランジスタ111、112と、ドライブトランジスタ113、114と、アクセストランジスタ115、116とを有している。
ロードトランジスタ111とドライブトランジスタ113とがインバータを構成し、ロードトランジスタ112とドライブトランジスタ114とがインバータを構成している。これらのインバータによってフリップフロップが構成され、データが記憶される。なお、メモリセル10B〜10Dも同様の構成となっている。
メモリセル10Aへのデータの書き込みは、BL1、/BL1のうち一方の電位をHレベルとし、他方の電位をLレベルとしてワード線WL1を活性状態とすることで行われる。また、メモリセル10Aからのデータの読み出しは、予めビット線BL1、/BL1をHレベルにプリチャージしておき、ワード線WL1を活性状態とし、メモリセル10Aのフリップフロップの記憶状態に基づいてBL1、/BL1のいずれか一方の電位がHレベルからLレベルになることで行われる。
図5は、PchおよびNchトランジスタの閾値電圧とSNMの等高線との関係を示すグラフである。なお、等高線に記載したSNMの値はプロセス条件やトランジスタサイズなどによって異なる。また、図6と同様に横軸はNchトランジスタの閾値電圧を示し、縦軸はPchトランジスタの閾値電圧の絶対値を示す。符号5は、一般的にトランジスタの特性として許容される閾値電圧の範囲を示す。符号5で参照される領域は、グローバルな閾値電圧のばらつきを示しておりグローバルウインドウと呼ばれる。なお、閾値電圧のグローバルなばらつきとはチップ上に配置されるトランジスタの閾値電圧の平均値である。
図5に示すように、FF側は、Nchトランジスタの閾値電圧がそのティピカル値(以下、TYPと称する。)よりも低く、Pchトランジスタの閾値電圧の絶対値がTYPよりも低い領域である。FS側は、Nchトランジスタの閾値電圧がTYPよりも低く、Pchトランジスタの閾値電圧の絶対値がTYPよりも高い領域である。SS側は、Nchトランジスタの閾値電圧がTYPよりも高く、Pchトランジスタの閾値電圧の絶対値がTYPよりも高い領域である。SF側は、Nchトランジスタの閾値電圧がTYPよりも高く、Pchトランジスタの閾値電圧の絶対値がTYPよりも低い領域である。
FS側では、アクセストランジスタのコンダクタンスが高いためビット線からHデータが流入し、L側のデータが保持できなくなり、メモリセルのPchトランジスタが保持しているHデータが保持できなくなることから、SNMが悪化する。このSNMを改善するためには、ワード線活性化電圧を低くしてアクセストランジスタのコンダクタンスを低下させれば良い。逆に、SF側では、アクセストランジスタのコンダクタンスが低いためビット線からHデータが流入しにくくL側のデータの保持特性が良く、メモリセルのPchトランジスタが保持しているHデータの保持特性が良いことからSNMが良くなる。
図6は、PchおよびNchトランジスタの閾値電圧とライトレベルの等高線との関係を示すグラフである。なお、等高線に記載したライトレベルの値はプロセス条件やトランジスタサイズなどによって異なる。FS側では、アクセストランジスタのコンダクタンスが高いためビット線からLデータが流入しやすく、メモリセルのPchトランジスタの閾値電圧の絶対値が高いため、保持しているHデータを書き換えやすいことから、ライトレベルが良くなる。逆に、SF側では、アクセストランジスタのコンダクタンスが低いためビット線からLデータが流入しにくく、メモリセルのPchトランジスタの閾値電圧の絶対値が低いため、保持しているHデータを書き換えにくいことからライトレベルが悪化する。このライトレベルを改善するためにはワード線活性化電圧を高くする必要がある。
SNMとライトレベルとはメモリセルの特性においてトレードオフの関係にあるため、FS側ではワード線活性化電圧を低く、SF側ではワード線活性化電圧を高く設定すればFS側、SF側におけるSNM値、ライトレベル値のそれぞれを近づけることができる。すなわち、SNMおよびライトレベルを改善することができる。以下、ワード線活性化電圧を決定する方法についていくつか説明する。
−ワード線活性化電圧決定方法1−
図7は、グローバルウインドウ5と好適なワード線活性化電圧の範囲との関係を示すグラフである。SNMおよびライトレベルの両者を好適化するワード線活性化電圧は、PchおよびNchトランジスタの閾値電圧に応じて変化し、例えばSPICE(Simulation Program with Integrated Circuit Emphasis)シミュレーション等によって得ることができる。そこで、図7のグラフを例えば4つの領域Area_1〜Area_4に分け、PchおよびNchトランジスタの閾値電圧がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Area_1〜Area_4に対応するワード線活性化電圧はそれぞれV1〜V4である。なお、V1〜V4の順に電圧が低くなる。V1は、例えば図1のワード線ドライバ11A、11Bに印可される電源電圧VDDである。また、各領域Area_1〜Area_4を区切る線は、直線的であっても、曲線的であってもよい。
図7は、グローバルウインドウ5と好適なワード線活性化電圧の範囲との関係を示すグラフである。SNMおよびライトレベルの両者を好適化するワード線活性化電圧は、PchおよびNchトランジスタの閾値電圧に応じて変化し、例えばSPICE(Simulation Program with Integrated Circuit Emphasis)シミュレーション等によって得ることができる。そこで、図7のグラフを例えば4つの領域Area_1〜Area_4に分け、PchおよびNchトランジスタの閾値電圧がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Area_1〜Area_4に対応するワード線活性化電圧はそれぞれV1〜V4である。なお、V1〜V4の順に電圧が低くなる。V1は、例えば図1のワード線ドライバ11A、11Bに印可される電源電圧VDDである。また、各領域Area_1〜Area_4を区切る線は、直線的であっても、曲線的であってもよい。
具体的には次の手順でワード線活性化電圧を決定する。まず、図1のPchトランジスタ特性測定回路30AでPchトランジスタ31Aの閾値電圧を、Nchトランジスタ特性測定回路30BでNchトランジスタ31Bの閾値電圧を測定する。Pchトランジスタ31Aの閾値電圧が決まることで、Nchトランジスタに関する複数の閾値電圧範囲が一意に決まる。そして、Nchトランジスタ31Bの閾値電圧が、いずれの閾値電圧範囲に属するかによってワード線活性化電圧が決まる。
−ワード線活性化電圧決定方法2−
図8および図9のそれぞれの横軸は、Nchトランジスタのドレイン−ソース間の飽和電流を示し、縦軸はPchトランジスタのドレイン−ソース間の飽和電流を示す。図8に示すように、SNMはFS側で悪化する。そのため、FS側においてSNMを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図9に示すように、ライトレベルはSF側で悪化する。そのため、SF側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図8および図9のそれぞれの横軸は、Nchトランジスタのドレイン−ソース間の飽和電流を示し、縦軸はPchトランジスタのドレイン−ソース間の飽和電流を示す。図8に示すように、SNMはFS側で悪化する。そのため、FS側においてSNMを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図9に示すように、ライトレベルはSF側で悪化する。そのため、SF側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図10は、グローバルウインドウ5Aと好適なワード線活性化電圧の範囲との関係を示すグラフである。SNMおよびライトレベルの両者を好適化するワード線活性化電圧は、PchおよびNchトランジスタのドレイン−ソース間の飽和電流に応じて変化し、例えばSPICEシミュレーション等によって得ることができる。そこで、図10のグラフを例えば4つの領域Area_1A〜Area_4Aに分け、PchおよびNchトランジスタのドレイン−ソース間の飽和電流がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Area_1A〜Area_4Aに対応するワード線活性化電圧はそれぞれV1〜V4である。なお、V1〜V4の順に電圧が低くなる。また、各領域Area_1〜Area_4を区切る線は、直線的であっても、曲線的であってもよい。
ワード線活性化電圧決定方法について具体的に説明する。まず、図1のPchトランジスタ特性測定回路30AでPchトランジスタ31Aのドレイン−ソース間の飽和電流を、Nchトランジスタ特性測定回路30BでNchトランジスタ31Bのドレイン−ソース間の飽和電流を測定する。Pchトランジスタ31Aのドレイン−ソース間の飽和電流が決まることで、Nchトランジスタに関する複数の飽和電流範囲が一意に決まる。そして、Nchトランジスタ31Bのドレイン−ソース間の飽和電流が、いずれの飽和電流範囲に属するかによってワード線活性化電圧が決定する。
−ワード線活性化電圧決定方法3−
図11および図12のそれぞれの横軸は、Nchトランジスタのドレイン−ソース間のオフリーク電流を示し、縦軸はPchトランジスタのドレイン−ソース間のオフリーク電流を示す。図11に示すように、SNMはFS側で悪化する。そのため、FS側においてSNMを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図12に示すように、ライトレベルはSF側で悪化する。そのため、SF側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図11および図12のそれぞれの横軸は、Nchトランジスタのドレイン−ソース間のオフリーク電流を示し、縦軸はPchトランジスタのドレイン−ソース間のオフリーク電流を示す。図11に示すように、SNMはFS側で悪化する。そのため、FS側においてSNMを改善するためには、ワード線活性化電圧を低く設定すればよい。また、図12に示すように、ライトレベルはSF側で悪化する。そのため、SF側においてライトレベルを改善するためには、ワード線活性化電圧を高く設定すればよい。
図13は、グローバルウインドウ5Bと好適なワード線活性化電圧の範囲との関係を示すグラフである。SNMおよびライトレベルの両者を好適化するワード線活性化電圧は、PchおよびNchトランジスタのドレイン−ソース間のオフリーク電流に応じて変化し、例えばSPICEシミュレーション等によって得ることができる。そこで、図13のグラフを例えば4つの領域Area_1B〜Area_4Bに分け、PchおよびNchトランジスタのドレイン−ソース間のオフリーク電流がいずれの領域に属するかによってワード線活性化電圧を決定する。領域Area_1B〜Area_4Bに対応するワード線活性化電圧はそれぞれV1〜V4である。なお、V1〜V4の順に電圧が低くなる。また、各領域Area_1〜Area_4を区切る線は、直線的であっても、曲線的であってもよい。
ワード線活性化電圧決定方法について具体的に説明する。まず、図1のPchトランジスタ特性測定回路30AでPchトランジスタ31Aのドレイン−ソース間のオフリーク電流を、Nchトランジスタ特性測定回路30BでNchトランジスタ31Bのドレイン−ソース間のオフリーク電流を測定する。Pchトランジスタ31Aのドレイン−ソース間のオフリーク電流が決まることで、Nchトランジスタに関する複数のオフリーク電流範囲が一意に決まる。そして、Nchトランジスタ31Bのドレイン−ソース間のオフリーク電流が、いずれのオフリーク電流範囲に属するかによってワード線活性化電圧が決定する。
なお、オフリーク電流を測定するために、トランジスタ特性測定回路30A、30Bを図14および図15のように構成してもよい。この場合、例えば各入力端子40A、40Bに電圧を印加して流れる電流を測定する。あるいは、各入力端子40A、40Bに電流を流したときの電圧を測定する。
上記の各方法によって、ワード線活性化電圧が決まることで制御信号ADJ1、ADJ2の制御値は一意に決まる(表1参照)。したがって、eFUSEなどを適宜切断して制御信号ADJ1、ADJ2の制御値が所定の値となるようにする。なお、トランジスタ特性測定回路30A、30Bによる測定および制御信号ADJ1、ADJ2の制御値の設定は、半導体集積回路1を測定する検査装置等により一連として容易に行うことができる。
以上のように、PchおよびNchトランジスタの特性に応じてワード線活性化電圧を決定することにより、SNMおよびライトレベルのいずれか一方の特性が悪化するのを抑制し、双方の特性を改善することができる。さらに、SS点の特性を有するメモリセルについて、ワード線活性化電圧をVDDに設定することでアクセストランジスタがオンオフする速度が増すため、リードレベルを向上させることができる。
また、トランジスタ特性測定回路30A、30Bを、例えばウエハ上のスクライブレーン上に配置してもよい。また、トランジスタの形状、注入量等が異なる複数のメモリマクロを配置する場合は、それぞれに応じたトランジスタ特性測定回路を複数配置してもよい。
また、各トランジスタ111〜116とそれ以外のロジック部に使用されるPchおよびNchトランジスタの注入量が同一である場合やほぼ同一である場合、双方のトランジスタはグローバルな閾値電圧に相関がある。そのため、トランジスタ特性測定回路30A、30Bで各トランジスタ111〜116の特性を測定しなくてもよい。ロジック部のトランジスタの特性を測定することで各トランジスタ111〜116の特性を測定したことに相当するからである。
また、ワード線活性化電圧は、半導体集積回路毎に異なっていてもよい。あるいは、半導体集積回路に配置されるメモリマクロ毎に異なっていてもよい。
また、図1の12A、12Bは、それぞれ2つのPchトランジスタ121、122を用いてワード線活性化電圧を4段階に設定可能としているが、Pchトランジスタの数を増やしてワード線活性化電圧をより多い段数に設定可能としても良い。また、プルダウントランジスタをNchトランジスタで構成しても同様の効果が得られる。
<第2の実施形態>
図16は、第3の実施形態に係る半導体集積回路1Aの構成を示すブロック図である。以下、第1の実施形態との相違点についてのみ説明する。
図16は、第3の実施形態に係る半導体集積回路1Aの構成を示すブロック図である。以下、第1の実施形態との相違点についてのみ説明する。
図17は、温度とSNMおよびライトレベルとの関係を示すグラフである。温度が上昇するにつれて、メモリセルを構成するアクセストランジスタのコンダクタンスが上昇する。そのため、温度が高くなるにつれてSNMは悪化し、逆に、ライトレベルはよくなる。したがって、温度が高い場合にSNMを改善するためにはワード線活性化電圧を低く設定すればよい。一方、温度が低い場合にライトベルを改善するためにはワード線活性化電圧を高く設定すればよい。
そこで、温度に応じてワード線活性化電圧を変化させるようにする。具体的には、温度センサ50は、半導体集積回路1Aの温度を検出する。制御回路20は、検出された温度に応じて制御信号ADJ1、ADJ2を変化させる。表2は、半導体集積回路1Aの温度に対するワード線活性化電圧と制御信号ADJ1、ADJ2との関係を示す。制御回路20は、温度センサ50によって検出された温度に応じて制御信号ADJ1、ADJ2の制御値を変える。
本実施形態によると、半導体集積回路1Aの温度変化に対して図18に示すようにSNMおよびライトレベルが平均化されるため、SNMおよびライトレベルを改善することができる。
なお、図16の12A、12Bは、それぞれ2つのPchトランジスタ121、122を用いてワード線活性化電圧を4段階に設定可能としているが、Pchトランジスタの数を増やしてワード線活性化電圧をより多い段数に設定可能としても良い。また、プルダウントランジスタをNchトランジスタで構成しても同様の効果が得られる。
本発明に係る半導体集積回路は、メモリセルのSNMおよびライトレベルを改善することができるため、SRAM等として有用である。
1、1A 半導体集積回路
10 メモリマクロ
10A〜10D メモリセル
12A、12B プルダウン回路
20 制御回路
30A Pchトランジスタ特性測定回路(トランジスタ特性測定回路)
30B Nchトランジスタ特性測定回路(トランジスタ特性測定回路)
31A Pchトランジスタ(測定用トランジスタ)
31B Nchトランジスタ(測定用トランジスタ)
50 温度センサ
ADJ1、ADJ2 制御信号
WL1、WL2 ワード線
10 メモリマクロ
10A〜10D メモリセル
12A、12B プルダウン回路
20 制御回路
30A Pchトランジスタ特性測定回路(トランジスタ特性測定回路)
30B Nchトランジスタ特性測定回路(トランジスタ特性測定回路)
31A Pchトランジスタ(測定用トランジスタ)
31B Nchトランジスタ(測定用トランジスタ)
50 温度センサ
ADJ1、ADJ2 制御信号
WL1、WL2 ワード線
Claims (20)
- マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
前記ワード線が活性状態のときの、ワード線の電圧を、
PchトランジスタおよびNchトランジスタの閾値電圧特性によって
異なる設定とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記ワード線の電圧は、
前記Nchトランジスタの閾値電圧が所定電圧より低い場合は第1の電圧に、
前記Nchトランジスタの閾値電圧が前記所定電圧より高い場合は第2の電圧に、
前記Nchトランジスタの閾値電圧が前記所定電圧と同じ場合は前記第1又は前記第2の電圧に、
設定されており、
前記所定電圧は前記Pchトランジスタの閾値電圧の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
半導体集積回路。 - 請求項2記載の半導体集積回路において、
第1の電圧は第2の電圧よりも低い設定とする事を特徴とする半導体集積回路。 - マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
前記ワード線が活性状態のときの、ワード線の電圧を、
PchトランジスタおよびNchトランジスタの飽和電流特性によって
異なる設定とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記ワード線の電圧は、
前記Nchトランジスタの飽和電流が所定電流値より低い場合は第1の電圧に、
前記Nchトランジスタの飽和電流が前記所定電流値より高い場合は第2の電圧に、
前記Nchトランジスタの飽和電流が前記所定電流値と同じ場合は前記第1又は前記第2の電圧に、
設定されており、
前記所定電流値は前記Pchトランジスタの飽和電流値の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
半導体集積回路。 - 請求項5記載の半導体集積回路において、
前記第1の電圧は第2の電圧よりも高い設定とする事を特徴とする半導体集積回路。 - マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
前記ワード線が活性状態のときの、ワード線の電圧を、
PchトランジスタおよびNchトランジスタのドレインソース間リーク電流特性によって
異なる設定とする半導体集積回路。 - 請求項7記載の半導体集積回路において、
前記ワード線の電圧は、
前記Nchトランジスタのドレインソース間リーク電流が所定電流値より低い場合は第1の電圧に、
前記Nchトランジスタのドレインソース間リーク電流が前記所定電流値より高い場合は第2の電圧に、
前記Nchトランジスタのドレインソース間リーク電流が前記所定電流値と同じ場合は前記第1又は前記第2の電圧に、
設定されており、
前記所定電流値は前記Pchトランジスタのドレインソース間リーク電流の絶対値の増加にともなって直線的若しくは曲線的に増加することを特徴とする
半導体集積回路。 - 請求項8記載の半導体集積回路において、
前記第1の電圧は第2の電圧よりも高い設定とする事を特徴とする半導体集積回路。 - マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数のワード線ドライバを有するメモリマクロにおいて、
前記ワード線が活性状態のときの、ワード線の電圧を、
任意のチップ温度によって
異なる設定とする半導体集積回路。 - 請求項10記載の半導体集積回路において、
ワード線が活性状態のときに、そのワード線の電圧は、
前記あるチップ温度を境にして、チップ温度が低い順に
第7の電圧、第8の電圧とする事を特徴とする半導体集積回路。 - 請求項11記載の半導体集積回路において、
第7の電圧は第8の電圧よりも高い設定とする事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記Pchトランジスタ、およびNchトランジスタは
半導体集積回路を構成するトランジスタである事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記Pchトランジスタ、およびNchトランジスタは
メモリマクロを構成するトランジスタである事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記Pchトランジスタ、およびNchトランジスタは
メモリセルを構成するトランジスタである事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記Pchトランジスタ、およびNchトランジスタは
メモリセル特性を測定するためのトランジスタである事を特徴とする半導体集積回路。 - 請求項16記載の前記メモリセル特性を測定するためのトランジスタは
半導体集積回路毎に搭載する事を特徴とする半導体集積回路。 - 請求項16記載の前記メモリセル特性を測定するためのトランジスタは
ウエハ上のスクライブレーン上に搭載する事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記ワード線が活性状態のときの、ワード線の電圧
はチップ毎に異なる事を特徴とする半導体集積回路。 - 請求項1、4、7のうちいずれか1つに記載の前記ワード線が活性状態のときの、ワード線の電圧
は前記メモリマクロ毎に異なる事を特徴とする半導体集積回路。
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