JP3871813B2 - マルチポートメモリ、データプロセッサ及びデータ処理システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数個のRAMを見掛上単一のマルチポートメモリとして利用可能にする技術に関し、例えばマルチポートメモリ、更には、マイクロコンピュータ若しくはマイクロプロセッサなどと称されるデータプロセッサ等に適用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明者は半導体メモリのマルチポート化について検討した。例えば理論上完全に並列アクセス可能なマルチポートメモリのメモリセルには、データ入出力端子とメモリセルの選択端子とがポート数分だけ設けられている。したがって、ビット線及びワード線が複数組設けられ、メモリセルの選択トランジスタが各ビット線及びワード線のペア毎に設けられている。このため、必要なポート数に応じてワード線やビット線の数を増やすとメモリチップの面積が著しく増大し、また、ビット線相互間のクロストーク等によって誤動作を生ずる虞が増し、単一のメモリにおけるポート数の増加には自ずと制限が有る。
【0003】
そこで、複数個のRAMを用いて見掛け上マルチポートRAMを構成することができる。このような技術に関しては特開平1−251387号公報に記載が有る。例えば、並列的にアクセス可能なライトポートとリードポートを持つ2ポートRAMを2個用いて見掛上1個の3ポートRAMを構成する場合、データ書き込みに際して2個の2ポートRAMには同一データを書き込まなければならないから、2個の2ポートRAMのライトポートは共通接続して1ポートとする。同様に上記2ポートRAMをn(3以上の整数)個用いて見掛上n+1のポートを持つマルチポートメモリを構成する場合にも、n個の2ポートRAMのライトポートは共通接続しなければならない。このようなマルチポートRAMは、書込みに関しては異なるデータを並列ライトアクセスすることはできないが、読み出しに関してはn個のポートに対してn個の異なるデータを並列リードアクセスできる。しかしながら、必要なポート数に応じて並列動作されるメモリチップの数が増えるため、電力消費量が大きくなうと言う問題点が有る。
【0004】
また、本発明者はマルチポート化に関する発明を先に出願している(特開平7-84987号)。これによれば、メモリのアクセスポートに、アドレスやデータを並列・直列変換して外部とのインタフェースを行う速度変換回路を設け、外部からのアクセス速度に対して内部のメモリアクセス速度を例えば2倍にし、シングルポーチRAMを見掛上デュアルポートRAMとしてアクセス可能にする。この構成ではメモリの数を増やさなくても、速度変換回路の論理構成によって、一つのポートに対する見掛上のマルチポート数を増やすこと、例えば4ポート、8ポートというように見掛上のポート数を増やすことができる。
【0005】
【発明が解決しようとする課題】
上記速度変換回路を用いた場合にはRAMを直列的に動作させて見掛上のマルチポート数を増やすから、並列動作させるべきRAMの数を減らすことができ、従来に比べて低消費電力に寄与することができる。しかしながら、メモリの数を増やすことなく見掛上のマルチポート数を増やすと、メモリに対する実際のアクセスが直列的に行なわれている関係で、見掛上増えた全てのリードポートから読み出されるデータが全て確定する時間は、見掛上のマルチポート数が増えるほど遅くなるという問題点のあることが本発明者によって明らかにされた。
【0006】
本発明の目的は、低消費電力に寄与できると共に、見掛上のマルチポート数を増やしても見掛上の並列リードアクセスの遅れを改善できるマルチポートメモリを提供することにある。
【0007】
本発明の別の目的は、汎用メモリチップを用いて単一のマルチポートメモリを実現可能にすると共に、実現されたマルチポートメモリに関しては、低消費電力で、しかも、見掛上のマルチポート数を増やしても見掛上の並列リードアクセスの遅れを改善できるデータプロセッサを提供することにある。
【0008】
本発明のその他の目的は、多ポートメモリを用いるデータ処理システムのコスト並びに電力消費量を低減することにある。
【0009】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0011】
〔1〕マルチポートメモリは、複数個のRAMと、前記複数個のRAMのアクセスポートに接続されたポート拡張部(12,22,32,42)とを有する。前記ポート拡張部は、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路とを有する。このポート拡張部は、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものである。
【0012】
上記によれば、個々のRAMを直列的に動作させて見掛上のマルチポート数を増やすから、並列動作させるべきRAMの数を減らすことができ、従来に比べて低消費電力に寄与することができる。しかも、RAMを複数個用いているので、個々のRAMがシングルポートの場合でも、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。RAMがマルチポートを持つ場合も同じである。一方、ライトアクセスに関しては、個々のRAMが同一データを保持しなければならないから、各RAMにおいて並列ライトアクセス可能なポート数分だけライトアクセスの実質的な並列化が行なわれる。
【0013】
本発明の第1の具体的な態様では、図1に例示されるように、前記夫々のRAMは、データ入出力端子と選択端子とを1組有するメモリセルを内蔵したシングルポートRAM(10,11)である。このとき、前記入力回路(13)は、前記シングルポートRAMの数に夫々等しい数のリードアドレス入力回路(130,131)、ライトアドレス入力回路(132,133)、ライトデータ入力回路(134,135)を有する。前記ライトアドレス入力回路はライトアドレスのラッチ回路(136,137)を有し、前記ライトデータ入力回路はライトデータのラッチ回路(138,139)を有する。前記論理回路(15)は、外部から供給されるクロック信号(CK)の1サイクル毎に、一つの内部クロック信号(φ1)に同期して、個々のリードアドレス入力回路のアドレス信号を対応するシングルポートRAMに並列に供給してリード動作を可能にし、他の内部クロック信号(φ2、φ3)に順次同期して、ライトアドレス及びライトデータ入力回路毎のラッチ回路にラッチされたライトアドレス及びライトデータをシングルポートRAMに並列に供給して複数回直列的にライト動作を可能にするものである。
【0014】
本発明の第2の具体的な態様では、図7に例示されるように、前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列アクセス可能な2ポートを持つ2ポートRAM(20,21)である。このとき、前記入力回路(23)は、前記2ポートRAMの数に夫々等しい数のリードアドレス入力回路(230,231)、ライトアドレス入力回路(232,233)及びライトデータ入力回路(234,235)を有する。前記ライトアドレス入力回路はライトアドレスのラッチ回路(236)を有し、前記ライトデータ入力回路はライトデータのラッチ回路(238)を有する。前記論理回路(25)は、外部から供給されるクロック信号(CK)の1サイクル毎に、一つの内部クロック信号(φ1)に同期して、個々のリードアドレス入力回路のアドレス信号を対応する2ポートRAMの一方のポートに並列に供給してリード動作を可能にすると共に、一つのライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを前記全ての2ポートRAMの他方のポートに並列に供給してライト動作を可能にし、他の内部クロック信号(φ2)に同期して、他のライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに並列に供給してライト動作を可能にするものである。
【0015】
本発明の第3の具体的な態様では、図10に例示されるように、前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAM(30,31)である。このとき、前記入力回路(33)は、前記2ポートRAMの夫々のポートに対応してアドレス入力回路(330A〜333A)、ライトデータ入力回路(330D〜333D)及びリード・ライト信号入力回路(330C〜333C)を有する。前記アドレス入力回路はアドレスのラッチ回路(330AL〜333AL)を有し、前記ライトデータ入力回路はライトデータのラッチ回路(330DL〜333DL)を有し、前記リード・ライト信号入力回路はリード・ライト信号のラッチ回路(330CL〜333L)を有する。前記タイミング発生部(34)は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n内部クロック信号(φ1、φ2)を生成する。前記論理回路(35)は、外部から供給されるクロック信号(CK)の1サイクル毎に、第1内部クロック信号(φ1)に同期して、リード動作が指示されたアドレス入力回路のアドレス信号を対応する2ポートRAMのポートに並列に供給してリード動作を可能にし、第1乃至第n内部クロック信号(φ2)に順次同期して、ライト動作が指示されたアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに供給してライト動作を可能にするものである。
【0016】
本発明の第4の具体的な態様では、図14に例示されるように、前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAM(40,41)である。このとき、前記入力回路(43)は、夫々2n個のリードアドレス入力回路(430R〜433R)、ライトアドレス入力回路(430W〜433W)及びライトデータ入力回路(430D〜433D)を有する。前記ライトアドレス入力回路はライトアドレスのラッチ回路(430WL〜433WL)を有し、前記ライトデータ入力回路はライトデータのラッチ回路(430DL〜433DL)を有し、前記タイミング発生部(44)は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n+1番目の内部クロック信号(φ1、φ2、φ3)を生成する。前記論理回路(45)は、外部から供給されるクロック信号(CK)の1サイクル毎に、第1内部クロック信号(φ1)に同期して、リードアドレス入力回路のアドレス信号を2ポートRAMに並列に供給して全てのRAMで別々のデータの並列リード動作を可能にし、第2乃至第n+1番目の内部クロック信号(φ2、φ3)に順次同期して、ライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを順番に全ての2ポートRAMに供給して全てのRAMに同一データの順次ライト動作を可能にするものである。
【0017】
前記RAMはクロック信号に同期してメモリサイクルが規定されるものであるとき、前記タイミング発生回路は前記内部クロック信号を相互にノンオーバラップのクロック信号とし、それらノンオーバラップの内部クロック信号の論理和信号を前記夫々のRAMにイネーブルクロック信号として与えることができる。
【0018】
前記RAMがダイナミックRAMやスタティックRAMのように、読み出し動作の開始前にビット線レベルを所定レベルにプリチャージしなければならないRAMを想定したとき、外部クロック信号で規定されるサイクル期間において、論理回路は、RAMに対するリード動作をライト動作に優先させる事が望ましい。書込み動作では書き込みアンプでビット線をドライブすればよく、プリチャージ動作は必要ない。書込み動作をリード動作の前に行うと、読み出し動作の前にビット線プリチャージ動作を行わなければならない。したがって、リード動作をライト動作に優先させれば、リード動作とライト動作が連続される見掛け上のマルチポートアクセス時間を短縮することができる。
【0019】
上記マルチポートメモリは1個の半導体チップに形成することができる。RAMに汎用RAMチップを用い、ポート拡張部をTTL回路で構成することも可能である。
【0020】
〔2〕データプロセッサ(5)は、CPU(50)とポート拡張回路(52)とが半導体チップに形成されて成る。前記ポート拡張回路は、内部バスを介してCPUに接続され、且つ前記半導体チップの外部に設けられる複数個のRAM(60〜62)のアクセスポートに接続され、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものであり、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路(521)と、データプロセッサの同期クロック信号(CK)の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な制御クロック信号を生成するタイミング発生回路(520)と、前記入力回路のアクセス制御情報を前記制御クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路(522)と、を有して成る。
【0021】
外部インタフェース回路として前記ポート拡張回路を備えたデータプロセッサを用いれば、DRAMやSDRAMなどのシングルポート又はデュアルポートの汎用RAMチップを用いて、見掛け上必要な数のリードポートを備えたマルチポートメモリを容易に実現できる。そのようにして実現されるマルチポートメモリは機能上、上記マルチポートメモリと同一機能を発揮する。
【0022】
〔3〕データ処理システムは、アクセス制御回路(60)、ポート拡張回路(61)、及び複数個のRAM(63)を有する。前記ポート拡張回路は、前記アクセス制御回路に接続され、且つ前記複数個のRAMのアクセスポートに接続され、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものであり、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な制御クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記制御クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路とを有して成る。
【0023】
これによれば、ポート拡張回路とRAMにより、上記同様、見掛け上必要な数のリードポートを備えたマルチポートメモリが実現される。よって、多ポートメモリを用いるデータ処理システムのコスト並びに電力消費量を低減することができる。
【0024】
【発明の実施の形態】
《第1のマルチポートメモリ》
図1にはマルチポートメモリの第1の例として、2個のシングルポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリが示される。同図に示されるマルチポートメモリ1は、2個のRAM10,11と各々のRAM10,11のアクセスポートに接続されたポート拡張部12とを有する。
【0025】
前記夫々のRAM10,11は相互に同一回路構成を有し、データ入出力端子と選択端子とを1組有するメモリセルを内蔵した所謂シングルポートRAMである。RAM10,11が例えばSRAMであれば、メモリセルは例えば公知のスタティックラッチ形態で構成することができる。
【0026】
RAM10,11において、ckはクロック(イネーブルクロック)入力端子、AIPはアドレス入力端子群、DIPはデータ入力端子群、DOPはデータ出力端子群、R/Wはリード・ライト信号入力端子であり、それらは、一つのアクセスポート(シングルポート)を構成する。データ入力端子群DIPとデータ出力端子群DOPは便宜上分けられているに過ぎず、並列アクセス可能なデュアルポートを構成するものではない。
【0027】
前記ポート拡張部12は、前記RAM10,11をメモリサイクル毎に並列動作させるためのアクセス制御情報AD,DIを複数メモリサイクル分まとめて入力可能とする入力回路13と、外部から供給されるクロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号φ1、φ2、φ3、φcを生成するタイミング発生回路(TG)14と、前記入力回路13のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路15と、を有する。特に制限されないが、マルチポートメモリ1は1個の半導体チップに形成されているが、RAM10,11とポート拡張部12とを別々の半導体チップに構成することも可能である。
【0028】
前記入力回路13は、前記RAM10,11(シングルポートRAM10,11とも称する)の数(=2)に夫々等しい数の、リードアドレス入力回路130、131と、ライトアドレス入力回路132,133と、ライトデータ入力回路134,135とを有する。アドレス入力回路130〜133の夫々のアドレス入力ビット数はRAM10,11のアドレス入力端子群AIPのビット数に等しくされ、また、ライトデータ入力回路134,135のビット数も夫々前記RAM10,11のデータ入力端子群DIPのビット数に等しくされている。
【0029】
図1のマルチポートメモリ1では、RAM10,11の出力端子群DOPと共にリードアドレス入力回路130、131が2個のリードアクセスポートを構成し、ライトアドレス入力回路132及びライトデータ入力回路134が1個のライトアクセスポートを構成し、ライトアドレス入力回路133及びライトデータ入力回路135がもう1個のライトアクセスポートを構成する。マルチポートメモリ1は見掛上、2個のライトポートと2個のリードポートを有する合計4ポートのRAMを構成する。
【0030】
前記リードアドレス入力回路130、131は、特に制限されないが、図示を省略するアドレス入力バッファを有し、信号線を介してリードアドレスAD(Ra),AD(Rb)が供給される。ライトアドレス入力回路132,133は、特に制限されないが、図示を省略するアドレス入力バッファを有し、信号線を介してライトアドレスAD(Wc),AD(Wd)が供給される。図示を省略するアドレス入力バッファの次段には、ライトアドレスのラッチ回路136,137が設けられている。ライトデータ入力回路134,135は、特に制限されないが、図示を省略するデータ入力バッファを有し、信号線を介してライトデータDI(Wc),DI(Wd)が供給される。図示を省略するデータ入力バッファの次段には、ライトデータのラッチ回路138が、139が設けられている。RAM10,11のアクセス動作は直列的に行われるので、予め並列的に供給されたライトアドレス及びライトデータをライト動作の開始まで保持するのに、前記ラッチ回路136〜139が設けられている。
【0031】
前記タイミング発生回路14は、図2に例示されるように、外部から供給されるクロック信号CKの1サイクルに、ノンオーバーラップ3相の内部クロック信号φ1、φ2、φ3を生成すると共に、クロック信号φ1の立ち上がエッジに同期して立ち上がり前記クロック信号φ3の立ち下がりに同期して立ち下がるクロック信号φcを出力する。前記クロック信号φ1〜φ3、φcはクロック信号CKと同信号CKを遅延させた信号との論理積(負論理積)信号を基本とし、遅延時間を夫々相違させることによって形成することができる。前記ラッチ回路136〜139はクロック信号φcのハイレベル期間にラッチ状態にされる。前記ラッチ回路136〜139をクロック信号φcの立ち上がりエッジに同期してラッチ動作させてもよい。この場合には、クロック信号φcはφ1で代替可能である。
【0032】
論理回路15は、クロック信号CKの1サイクルから、クロック信号φ1、φ2、φ3に同期してRAM10,11のメモリサイクルを直列的に3サイクル生成する。具体的にはクロック信号φ1、φ2、φ3を入力する論理和ゲート150の出力φ123をRAM10,11のイネーブルクロック信号としてクロック入力端子ckに供給する。これによってRAM10,11は信号φ123の立ち上がりエッジに同期してメモリサイクルを開始する。その時のRAM10,11の動作形態は論理和ゲート151の出力信号によって決定される。即ち、論理和ゲート151はクロック信号φ2、φ3の反転信号が供給されるから、信号φ1のハイレベルに同期するメモリサイクルはリードアクセス、信号φ2、φ3のハイレベルに同期するメモリサイクルはライトアクセスが指示される。信号φ1のハイレベルに同期するリードアクセスでは、論理積ゲート152,153と論理和ゲート154,155を介してリードアドレスAD(Ra)、AD(Rb)がRAM10,11のアドレス入力端子群AIP、AIPに入力され、データDO(Ra)、DO(Rb)が並列出力される。信号φ2のハイレベルに同期するライトアクセスでは、論理積ゲート156,157と論理和ゲート158,159,154,155を介してライトアドレスAD(Wc)及びライトデータDI(Wc)が2個のRAM10,11に並列的に供給され、同一データの書込みが行なわれる。信号φ3のハイレベルに同期するライトアクセスでは、論理積ゲート160,161と論理和ゲート158,159,154,155を介してライトアドレスAD(Wd)及びライトデータDI(Wd)が2個のRAM10,11に並列的に供給され、同一データの書込みが行なわれる。
【0033】
図2にはマルチポートメモリ1の動作タイミングが示されている。上述の説明から明らかなように、クロック信号φ1に同期する最初のメモリサイクルは、夫々異なるリードアドレスAD(Ra),AD(Rb)によるRAM10,11に対する並列的なリードサイクルである。これによってRAM10,11から別々のデータDO(Ra),DO(Rb)が並列的に読み出される。クロック信号φ2に同期する次のメモリサイクルは、ライトアドレスAD(Wc)による双方のRAM10,11に対する並列的な同一ライトサイクルである。これによって双方のRAM10,11には夫々同一のライトアドレスAD(Wc)に同一データDI(Wc)が書き込まれる。クロック信号φ3に同期する最後のメモリサイクルは、ライトアドレスAD(Wd)による双方のRAM10,11に対する並列的な同一ライトサイクルである。これによって双方のRAM10,11には夫々同一のライトアドレスAD(Wd)に同一データDI(Wd)が書き込まれる。2個のRAM10,11は夫々別々にリードポートを有するから、ライトアクセスに関し、個々のRAM10,11は同一データを保持しなければならない。
【0034】
図3には前記RAM10,11の一例が示される。メモリアレイ100は、リード・ライト可能なメモリセルMCがマトリクス配置され、メモリセルMCの選択端子が対応する行のワード線WLに結合され、そのデータ入出力端子が対応する列のビット線BLに結合される。ビット線BLは実際には相補信号線である。メモリセルMCを選択するためのアドレス信号はアドレス入力端子群AIPからアドレス入力回路101に供給され、これがデコーダ102にて解読されることにより、ワード線選択信号とデータ線選択信号が形成される。ワード線選択信号はワードドライバ103に供給され、選択されるべきワード線がそれによって選択レベルに駆動される。データ線選択信号はカラムスイッチ回路104に供給され、それによって選択されるべきデータ線をコモンデータ線105に導通させる。コモンデータ線105はリード・ライト制御回路106に結合される。リード・ライト制御回路106は上記コモンデータ線105に導通されたメモリセルMCに対して読み出しを行うか書き込みを行うかを選択する。その動作はリード・ライト信号R/Wによって指示される。外部からの書き込みデータはデータ入力端子群DIPからデータ入力回路107に供給され、所定のタイミングを以ってリード・ライト制御回路106に供給される。メモリセルMCからコモンデータ線15に読み出されたデータは所定のタイミングでリード・ライト制御回路106を介してセンスアンプ108に供給され、これによって増幅された読出しデータはその後段のデータ出力回路109から所定のタイミングでデータ出力端子群DOPに出力される。110はRAM10(11)のタイミング発生回路であり、クロック信号ckに同期して内部の各種動作タイミング信号を発生する。クロック信号はRAM10(11)のイネーブルクロック信号とされ、例えば、その立ち上がりエッジ変化に同期して1メモリの内部動作を制御を活性化する。
【0035】
上記マルチポートメモリ1によれば以下の作用効果を得ることができる。即ち、2個のシングルポートRAM10,11を用いて見掛上4ポートのマルチポートRAMを実現できる。即ち、2個のRAM10,11を直列的に動作させて見掛上のポート数を4個としている。上記と同一機能を実現するために4個の2ポートRAMを並列動作させる構成(図4の比較例に示される)を採用する必要はない。したがって、並列動作させるべきRAMの数を少なくすることができ、従来に比べて低消費電力に寄与することができる。
【0036】
しかも、RAMを複数個用いているので、個々のRAMがシングルポートの場合でも、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。比較例として図5にはシングルポートRAMに並列・直列変換回路を用いて擬似的に構成した2ポートRAMが示され、図6にはその動作タイミングが示されている。この並列・直列変換回路を変更すれば擬似的に4ポートRAMも実現できるが、その場合であっても、リード動作も含めて全てのアクセス動作は直列的とならざるを得ないから、図5の比較例の構成では擬似的なマルチポート数を増やすほどリードアクセスは遅れざるを得ない。
【0037】
また、前記RAM10,11は、読み出し動作の開始前にビット線レベルを所定レベルにプリチャージされる必要がある。このとき、外部クロック信号CKで規定されるサイクル期間において、論理回路15は、RAM10,11に対するリード動作をライト動作に優先させる論理構成になっている。書込み動作では書き込みアンプでビット線をドライブすればよく、プリチャージ動作は必要ない。書込み動作をリード動作の前に行うと、読み出し動作の前にビット線プリチャージ動作を行わなければならない。したがって、リード動作をライト動作に優先させれば、リード動作とライト動作が連続される見掛け上のマルチポートアクセス時間を短縮することができる。
【0038】
上記マルチポートメモリは1個の半導体チップに形成されているが、RAM10,11に汎用RAMチップを用い、ポート拡張部12をTTL回路等で構成することも可能である。このような場合、ポート拡張部12の入力回路13には入力バッファを設けなくてもよい。
【0039】
《第2のマルチポートメモリ》
図7にはマルチポートメモリの第2の例として、2個の2ポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリが示される。同図に示されるマルチポートメモリ2は、2個のRAM20,21と各々のRAM20,21のアクセスポートに接続されたポート拡張部22とを有する。
【0040】
前記夫々のRAM20,21は相互に同一回路構成を有し、データ入出力端子と選択端子とを各々2組有するメモリセルを内蔵した所謂デュアルポートRAMである。RAM20,21が例えばSRAMであれば、メモリセルは例えば公知のスタティックラッチの入出力ノードに対して選択トランジスタを2組設けて構成することができる。
【0041】
RAM20,21は、特に制限されないが、ライトポートとリードポートとによってデュアルポートを構成する。ライトポートは、ライトアクセス用アドレス入力端子群AIPw、データ入力端子群DIP、ライトイネーブル信号入力端子WEを有する。リードポートはリードアクセス用アドレス入力端子群AIPr、データ出力端子群DOP、リードイネーブル信号入力端子REを有する。ckはクロック(イネーブルクロック)入力端子であり、RAM20,21はクロック入力端子ckの立ち上がりエッジに同期して内部メモリ動作を開始し、前記リードポートとライトポートを、完全並列で入出力動作させることができる。
【0042】
前記ポート拡張部22は、前記RAM20,21をメモリサイクル毎に並列動作させるためのアクセス制御情報AD,DIを複数メモリサイクル分まとめて入力可能とする入力回路23と、外部から供給されるクロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号φ1、φ2、φcを生成するタイミング発生回路(TG)24と、前記入力回路23のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAM20,21に並列的に供給可能な論理回路25と、を有する。特に制限されないが、マルチポートメモリ1は1個の半導体チップに形成されているが、RAM20,21とポート拡張部22とを別々の半導体チップに構成することも可能である。
【0043】
前記入力回路23は、前記RAM20,21(2ポートRAM20,21とも称する)の数(=2)に夫々等しい数の、リードアドレス入力回路230、231と、ライトアドレス入力回路232,233と、ライトデータ入力回路234,235とを有する。アドレス入力回路230〜233の夫々のアドレス入力ビット数はRAM20,21のアドレス入力端子群AIPw(AIPr)のビット数に等しくされ、また、ライトデータ入力回路234,235のビット数も夫々前記RAM20,21のデータ入力端子群DIPのビット数に等しくされている。
【0044】
図7のマルチポートメモリ2では、RAM20,21の出力端子群DOPと共にリードアドレス入力回路230、231が夫々1個づつリードアクセスポートを構成し、ライトアドレス入力回路232及びライトデータ入力回路234が1個のライトアクセスポートを構成し、ライトアドレス入力回路233及びライトデータ入力回路235がもう1個のライトアクセスポートを構成する。マルチポートメモリ2は見掛上、2個のライトポートと2個のリードポートを有する合計4ポートのRAMを構成する。図1との相違点は、RAM20,21が完全デュアルポートを持ち、リード動作とライト動作を完全に並列できることである。
【0045】
前記リードアドレス入力回路230、231は、特に制限されないが、図示を省略するアドレス入力バッファを有し、信号線を介してリードアドレスAD(Ra),AD(Rb)が供給される。ライトアドレス入力回路232,233は、特に制限されないが、図示を省略するアドレス入力バッファを有し、信号線を介してライトアドレスAD(Wc),AD(Wd)が供給される。図示を省略する一方のアドレス入力バッファの次段には、ライトアドレスのラッチ回路236が設けられている。ライトデータ入力回路234,235は、特に制限されないが、図示を省略するデータ入力バッファを有し、信号線を介してライトデータDI(Wc),DI(Wd)が供給される。図示を省略する一方のデータ入力バッファの次段には、ライトデータのラッチ回路238が設けられている。メモリ2は2個のRAM20,21に夫々異なるリードポートを割り当てているから、何れのRAM20,21からも同一データを読み出せることを保証するため、双方のRAM20,21には同一アドレスに同一データを格納しておかなければならない。したがって、2個のRAM20,21に同一データを書き込む動作を直列的に行う場合、予め並列的に供給された2組のライトアドレス及びライトデータの内の一方を、後のライト動作の開始まで保持するために、前記ラッチ回路136〜139が設けられている。
【0046】
前記タイミング発生回路24は、図8に例示されるように、外部から供給されるクロック信号CKの1サイクルに、ノンオーバーラップ2相の内部クロック信号φ1、φ2を生成すると共に、クロック信号φ1の立ち上がエッジに同期して立ち上がり前記クロック信号φ2の立ち下がりに同期して立ち下がるクロック信号φcを出力する。前記クロック信号φ1,φ2、φcは、図9に例示されるように、クロック信号CKと同信号CKを遅延させた信号との負論理積(論理積)信号を基本とし、遅延時間を夫々相違させることによって形成することができる。前記ラッチ回路236,238はクロック信号φcのハイレベル期間にラッチ状態にされる。前記ラッチ回路236,238をクロック信号φcの立ち上がりエッジに同期してラッチ動作させてもよい。この場合には、クロック信号φcはφ1で代替可能である。
【0047】
論理回路25は、クロック信号CKの1サイクルからクロック信号φ1、φ2に同期してRAM20,21のメモリサイクルを直列的に2サイクル生成する。具体的にはクロック信号φ1、φ2を入力する論理和ゲート250の出力φ12をRAM20,21のイネーブルクロック信号としてクロック入力端子ckに供給する。これによってRAM20,21は信号φ12の立ち上がりエッジに同期してメモリサイクルを開始する。その時のRAM20,21の動作形態は、論理和ゲート250の出力信号によってライト動作の可否を決定し、前記クロック信号φ1によってリード動作の可否を決定する。即ち、信号φ1のハイレベルに同期するメモリサイクルはリードアクセスとライトアクセスが指示され、信号φ2のハイレベルに同期するメモリサイクルはライトアクセスが指示される。信号φ1のハイレベルに同期するリードアクセスでは、論理積ゲート252,253を介してリードアドレスAD(Ra)、AD(Rb)がRAM20,21のアドレス入力端子群AIP、AIPに入力され、データDO(Ra)、DO(Rb)が並列出力される。また、これに並行する、信号φ1同期のライトアクセスでは、論理積ゲート254,255と論理和ゲート256,257を介してライトアドレスAD(Wc)及びライトデータDI(Wc)が2個のRAM20,21に並列的に供給され、同一データの書込みが行なわれる。信号φ2のハイレベルに同期するライトアクセスでは、論理積ゲート258,259と論理和ゲート256,257を介してライトアドレスAD(Wd)及びライトデータDI(Wd)が2個のRAM20,21に並列的に供給され、同一データの書込みが行なわれる。
【0048】
図8にはマルチポートメモリ2の動作タイミングが示されている。上述の説明から明らかなように、クロック信号φ1に同期する最初のメモリサイクルは、相互に並列的に行われるリードアクセスサイクルと第1ライトアクセスサイクルである。リードアクセスサイクルは、夫々異なるリードアドレスAD(Ra),AD(Rb)によるRAM20,21に対する並列的なリードサイクルである。これによってRAM20,21から別々のデータDO(Ra),DO(Rb)が並列的に読み出される。前記第1ライトアクセスサイクルは、ライトアドレスAD(Wc)による双方のRAM20,21に対する並列的な同一ライトサイクルである。これによって双方のRAM20,21には夫々同一のライトアドレスAD(Wc)に同一データDI(Wc)が書き込まれる。クロック信号φ2に同期するメモリサイクルは、ライトアドレスAD(Wd)による双方のRAM20,21に対する並列的な同一ライトサイクルである。これによって双方のRAM20,21には夫々同一のライトアドレスAD(Wd)に同一データDI(Wd)が書き込まれる。
【0049】
上記マルチポートメモリ2によれば以下の作用効果を得る。マルチポートメモリ2は、2個のデュアルポートRAM20,21を用いて見掛上4ポートのマルチポートRAMを実現でき、4個の2ポートRAMを並列動作させる構成を採用する必要はないから、並列動作させるべきRAMの数を少なくすることができ、従来に比べて低消費電力に寄与することができる。しかも、RAMを複数個用いているので、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。また、前記RAM20,21は、リード動作をライト動作に優先させるので、リード動作とライト動作が連続される見掛け上のマルチポートアクセス時間を短縮することができる。上記マルチポートメモリは1個の半導体チップに形成されているが、RAM20,21に汎用RAMチップを用い、ポート拡張部22をTTL回路等で構成することも可能である。このような場合、ポート拡張部22の入力回路23には入力バッファを設けなくてもよい。
【0050】
《第3のマルチポートメモリ》
図10にはマルチポートメモリの第3の例として、2個の2ポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリが示される。前記マルチポートメモリ2との相違点は各ポートに対するリードアクセスとライトアクセスを外部から任意に指定できることである。
【0051】
同図に示されるマルチポートメモリ3は、2個のRAM30,31と各々のRAM30,31のアクセスポートに接続されたポート拡張部32とを有する。
【0052】
前記夫々のRAM30,31は相互に同一回路構成を有し、データ入出力端子と選択端子とを各々2組有するメモリセルを内蔵した所謂デュアルポートRAMである。RAM30,31が例えばSRAMであれば、メモリセルは例えば公知のスタティックラッチの入出力ノードに対して選択トランジスタを2組設けて構成することができる。
【0053】
RAM30,31は、特に制限されないが、リードアクセスとライトアクセスを任意に行うことができるポートを夫々2個づつ有する。各ポートは、アドレス入力端子群AIP、データ入力端子群DIP、データ出力端子群DOP、ライトイネーブル端子WE、及びリードイネーブル端子REを一単位として有する。ckはクロック(イネーブルクロック)入力端子であり、RAM30,31はクロック入力端子ckの立ち上がりエッジに同期して内部メモリ動作を開始し、完全並列で2個のアクセスポートを夫々動作させることができる。
【0054】
前記ポート拡張部32は、前記RAM30,31をメモリサイクル毎に並列動作させるためのアクセス制御情報AD,DI,R/Wを複数メモリサイクル分まとめて入力可能とする入力回路33と、外部から供給されるクロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号φ1、φ2、φcを生成するタイミング発生回路(TG)34と、前記入力回路33のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAM30,31に並列的に供給可能な論理回路35と、を有する。特に制限されないが、マルチポートメモリ1は1個の半導体チップに形成されているが、RAM30,31とポート拡張部32とを別々の半導体チップに構成することも可能である。
【0055】
前記入力回路33は、前記RAM30,31(2ポートRAM30,31とも称する)の夫々のポートに対応して、アドレス入力回路330A〜333Aと、ライトデータ入力回路330D〜333Dと、リード・ライト信号入力回路330C〜333Cとを有する。アドレス入力回路330A〜333Aの夫々のアドレス入力ビット数はRAM30,31のアドレス入力端子群AIPのビット数に等しくされ、また、ライトデータ入力回路330D〜333Dのビット数も夫々前記RAM30,31のデータ入力端子群DIPのビット数に等しくされている。
【0056】
図10のマルチポートメモリ3は、アドレス入力回路330A、ライトデータ入力回路330D、リード・ライト信号入力回路330C及びデータ出力端子群DOPによって第1のポートを構成する。アドレス入力回路331A、ライトデータ入力回路331D、リード・ライト信号入力回路331C及びデータ出力端子群DOPによって第2のポートを構成する。アドレス入力回路332A、ライトデータ入力回路332D、リード・ライト信号入力回路332C及びデータ出力端子群DOPによって第3のポートを構成する。アドレス入力回路333A、ライトデータ入力回路333D、リード・ライト信号入力回路333C及びデータ出力端子群DOPによって第4のポートを構成する。このように、マルチポートメモリ3は見掛上、リード・ライト可能な4個のアクセスポートを持つ、4ポートのRAMを構成する。
【0057】
前記アドレス入力回路330A〜333Aは、特に制限されないが、図示を省略するアドレス入力バッファを有し、それらには信号線を介してアドレス信号AD(1)〜AD(4)が供給され、供給されたアドレス信号をラッチするラッチ回路330AL〜333ALを有する。ライトデータ入力回路330D〜333Dは、特に制限されないが、図示を省略するデータ入力バッファを有し、それらには信号線を介してライトデータDI(1)〜DI(4)が供給され、供給されたライトデータ信号をラッチするラッチ回路330DL〜333DLを有する。リード・ライト信号入力回路330C〜333Cは、特に制限されないが、図示を省略する制御信号入力バッファを有し、それらには信号線を介してリード・ライト信号R/W(1)〜R/W(4)が供給され、供給されたリード・ライト信号をラッチするラッチ回路330CL〜333CLを有する。メモリ3は2個のRAM30,31に夫々異なるリードポートを割り当てているから、何れのRAM30,31からも同一データを読み出せることを保証するため、双方のRAM30,31には同一アドレスに同一データを格納しておかなければならない。したがって、2個のRAM30,31に同一データを書き込む動作を直列的に行う場合、予め並列的に供給された2組のライトアドレス及びライトデータ等の内の一方を、後のライト動作の開始まで保持するために、前記ラッチ回路330AL〜333AL、330DL〜333DL、330CL〜333CLが設けられている。
【0058】
前記タイミング発生回路34は、図11に例示されるように、外部から供給されるクロック信号CKの1サイクルに、ノンオーバーラップ2相の内部クロック信号φ1、φ2を生成すると共に、クロック信号φ1の立ち上がエッジに同期して立ち上がり前記クロック信号φ2の立ち下がりに同期して立ち下がるクロック信号φcを出力する。前記クロック信号φ1,φ2、φcは、クロック信号CKと同信号CKを遅延させた信号との負論理積(論理積)信号を基本とし、遅延時間を夫々相違させることによって形成することができる。前記ラッチ回路330AL〜333AL、330DL〜333DL、330CL〜333CLはクロック信号φcのハイレベル期間にラッチ状態にされる。前記ラッチ回路330AL〜333AL、330DL〜333DL、330CL〜333CLをクロック信号φcの立ち上がりエッジに同期してラッチ動作させてもよい。この場合には、クロック信号φcはφ1で代替可能である。
【0059】
論理回路35は、クロック信号CKの1サイクルからクロック信号φ1、φ2に同期してRAM20,21のメモリサイクルを直列的に2サイクル生成する。具体的にはクロック信号φ1、φ2を入力する論理和ゲート350の出力φ12をRAM30,31のイネーブルクロック信号としてクロック入力端子ckに供給する。これによってRAM30,31は信号φ12の立ち上がりエッジに同期してメモリサイクルを開始する。
【0060】
その時のRAM30,31の動作形態は、図11に示される通りとされる。すなわち、RAM30,31のリードサイクル(RE=“1”で指示される)はクロック信号φ1に同期する前半のメモリサイクルで選択可能にされ、ライトサイクル(WE=“1”で指示される)はクロック信号φ1、φ2の双方のメモリサイクルで選択可能にされる。実際にそれが選択されるか否かは信号R/W(1)〜R/W(4)によって制御される。また、並列的に供給されるアドレス信号AD(1)〜AD(4)は2個のRAM30,31のアクセスポートに対して次のように供給される。φ1同期のメモリサイクルでは、RAM30の2ポートにはAD(1),AD(2)が割り当てられ、RAM31の2ポートにはAD(3),AD(4)が割り当てられる。φ2同期のメモリサイクルでは、RAM30の2ポートにはAD(3),AD(4)が供給され、RAM31の2ポートにはAD(1),AD(2)が与えられる。したがって、信号R/W1〜R/W4によって4ポートの全てにリード動作が指示されると、図11に例示されるようにφ1同期のメモリサイクルでRAM30,31の各ポートに別々のアドレス信号AD(1)〜D(4)が供給され、RAM30,31の合計4個のポートから所望のリードデータが並列的に出力される。ライトアクセスでは双方のRAM30,31の同一アドレスに同一データを保持させなければならないから、φ1同期のメモリサイクルでRAM30、31に与えられたアドレス信号と書き込みデータは、必ずφ2同期のメモリサイクルで前記とは異なるRAM31,30に与えられる。例えば、アドレス信号AD(1)、AD(2)に対するライトアクセスが指示された場合、φ1同期のメモリサイクルではRAM30にアドレス信号AD(1)、AD(2)とライトデータDI(1),DI(2)が与えられ、φ2同期のメモリサイクルではRAM31にアドレス信号AD(1)、AD(2)とライトデータDI(1),DI(2)が与えられ、これによって双方のRAM31,30の同一アドレスに同一データが書き込まれる。
【0061】
図11にはマルチポートメモリ3の動作タイミングが示されている。上述の説明から明らかなように、アドレス信号AD(1)〜AD(4)の全てに対してリード動作が指示されている場合にはクロック信号φ1に同期するメモリサイクルではRAM30,31に対して4ポート独立のリード動作が並列的に行われる。
【0062】
アドレス信号AD(1)に対してリード動作が指示され、アドレス信号AD(2)〜AD(4)に対してライト動作が指示されている場合、クロック信号φ1に同期するメモリサイクルでは、RAM30の一つのポートにはアドレス信号AD(1)によるリード動作が行われ、RAM30の他方のポートにはアドレスAD(2)による書き込み動作が行われ、RAM31に対する双方のポートにはアドレス信号AD(3)、AD(4)による書き込みが並列に行われる。次のクロック信号φ2に同期するメモリサイクルでは、RAM30の双方のポートにはアドレス信号AD(3)、AD(4)によるライト動作が並列に行われ、RAM31の一方のポートにはアドレスAD(2)による書き込み動作が行われる。
【0063】
アドレス信号AD(1)、AD(2)に対してリード動作が指示され、アドレス信号AD(3)、AD(4)に対してライト動作が指示されている場合、クロック信号φ1に同期するメモリサイクルでは、RAM30の双方のポートにはアドレス信号AD(1)、AD(2)によるリード動作が行われ、RAM31に対する双方のポートにはアドレス信号AD(3)、AD(4)による書き込みが並列に行われる。次のクロック信号φ2に同期するメモリサイクルでは、RAM30の双方のポートにはアドレス信号AD(3)、AD(4)によるライト動作が並列に行われ、RAM31に対するアクセスは行われない。
【0064】
図12には前記RAM30のメモリセル及びカラム系回路の一例が示される。メモリセルはpチャンネルMOSトランジスタMP1、MP2とnチャンネルMOSトランジスタMN1,MN2とから成るスタティックラッチを有する。スタティックラッチの入出力ノード(記憶ノード)は、nチャンネル型の選択MOSトランジスタMN3A,MN3Bを介して相補ビット線BL1t,BL1bに接続され、nチャンネル型の選択MOSトランジスタMN4A,MN4Bを介して相補ビット線BL2t,BL2bに接続される。前記MOSトランジスタMN3A,MN3Bのゲートはワード線WL2に接続され、前記MOSトランジスタMN4A,MN4Bのゲートはワード線WL1に接続されている。
【0065】
前記相補ビット線BL1t,BL1bは代表的に示されたpチャンネル型のカラムスイッチMOSトランジスタMP14,MP15を経てコモンデータ線CDt,CDbに接続される。コモンデータ線CDt,CDbはセンスアンプSAに接続され、センスアンプSAの出力DOit,DOibが外部に出力可能にされる。カラムスイッチMOSトランジスタMP14,MP15は図示を省略するカラムアドレスデコーダによるデコード信号の1つであるカラムリードセレクト信号YSirによってスイッチ制御される。
【0066】
pチャンネル型のMOSトランジスタMP10,MP11はビット線プリチャージと共にデータ書き込みにも利用される。DIit,DIibは書き込みデータが伝達される相補書き込み信号線である。前記MOSトランジスタMP10,MP11のゲートにはナンドゲートNAND1、NAND2の出力が結合される。ナンドゲートNAND1,NAND2の一方の入力端子には前記カラムリードセレクト信号YSirの反転信号が供給され、また、ナンドゲートNAND1,NAND2の他方の入力端子にはカラムライト非選択状態(YSiw=ローレベル)においてオン動作されるpチャンネルMOSトランジスタMP12,MP13が接続され、これにより、カラムリード非選択状態(YSir=ローレベル)及びカラムライト非選択状態ではMOSトランジスタMP10,MP11がオン状態にされ、ビット線BL1t,BL1bのプリチャージが行われる。
【0067】
リードアクセスにおけるカラムリード選択状態、即ちカラムリードセレクト信号YSirが選択レベル(YSir=ハイレベル)にされると、プリチャージ動作が停止される。
【0068】
ライトアクセスにおけるカラムライト選択状態、即ちカラムライトセレクト信号YSiwが選択レベル(YSir=ハイレベル)にされる場合には、前記プルアップMOSトランジスタMP12,MP13がカットオフされる。更に、書き込み信号線DIit,DIibの相補信号の状態に応じて、MOSトランジスタMN10,MN11の一方がオン状態にされ、また、MOSトランジスタMN12,MN13の一方がオン動作される。MOSトランジスタMP10,MP11の一方がオン状態にされると一方のビット線が電源電圧Vddに向けてドライブされ、MOSトランジスタMN12,MN13の一方がオン動作されると他方のビット線が接地電圧Vssに向けてドライブされる。これによって、相補ビット線BLt,BLbが書き込みデータに従って駆動される。
【0069】
図13には図12の回路におけるリードアクセスとライトアクセスの動作タイミング図の一例が示される。前記RAM30,31は、読み出し動作の開始前にビット線レベルを所定レベルにプリチャージされる必要がある。このとき、外部クロック信号CKで規定されるサイクル期間において、論理回路15は、RAM30,31に対するリード動作をライト動作に優先させる論理構成になっている。書込み動作では書き込みアンプでビット線をドライブすればよく、プリチャージ動作は必要ない。書込み動作をリード動作の前に行うと、読み出し動作の前にビット線プリチャージ動作を行わなければならない。したがって、リード動作をライト動作に優先させれば、リード動作とライト動作の間隔時間を最小限とすることができる。
【0070】
上記マルチポートメモリ3によれば以下の作用効果を得る。マルチポートメモリ3は、2個のデュアルポートRAM30,31を用いて見掛上4ポートのマルチポートRAMを実現でき、4個の2ポートRAMを並列動作させる構成を採用する必要はないから、並列動作させるべきRAMの数を少なくすることができ、従来に比べて低消費電力に寄与することができる。しかも、RAMを複数個用いているので、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。また、前記RAM30,31は、リード動作をライト動作に優先させるので、リード動作とライト動作が連続される見掛け上のマルチポートアクセス時間を短縮することができる。上記マルチポートメモリは1個の半導体チップに形成されているが、RAM30,31に汎用RAMチップを用い、ポート拡張部32をTTL回路等で構成することも可能である。このような場合、ポート拡張部32の入力回路33には入力バッファを設けなくてもよい。
【0071】
《第4のマルチポートメモリ》
図14にはマルチポートメモリの第4の例として、2個の2ポートRAMを用いて見掛け上8ポートRAMとして機能されるマルチポートメモリが示される。
【0072】
同図に示されるマルチポートメモリ4は、2個のRAM40,41と各々のRAM40,41のアクセスポートに接続されたポート拡張部42とを有する。
【0073】
前記夫々のRAM40,41は相互に同一回路構成を有し、データ入出力端子と選択端子とを各々2組有するメモリセルを内蔵した所謂デュアルポートRAMである。RAM40,41が例えばSRAMであれば、メモリセルは例えば公知のスタティックラッチの入出力ノードに対して選択トランジスタを2組設けて構成することができる。具体的な回路構成は図12と同一にすることができる。
【0074】
RAM40,41は、特に制限されないが、リードアクセスとライトアクセスを任意に行うことができるポートPORT1、PORT2を有する。各ポートPORT1、PORT2は、アドレス入力端子群AIP、データ入力端子群DIP、データ出力端子群DOP、リード・ライト端子R/Wを一単位として有する。ckはクロック(イネーブルクロック)入力端子であり、RAM40,41はクロック入力端子ckの立ち上がりエッジに同期して内部メモリ動作を開始し、完全並列で2個のアクセスポートPORT1、PORT2を夫々動作させることができる。
【0075】
前記ポート拡張部42は、前記RAM40,41をメモリサイクル毎に並列動作させるためのアクセス制御情報AD,DIを複数メモリサイクル分まとめて入力可能とする入力回路43と、外部から供給されるクロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号φ1、φ2、φ3、φcを生成するタイミング発生回路(TG)44と、前記入力回路43のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAM40,41に並列的に供給可能な論理回路45と、を有する。特に制限されないが、マルチポートメモリ4は1個の半導体チップに形成されているが、RAM40,41とポート拡張部42とを別々の半導体チップに構成することも可能である。
【0076】
前記入力回路43は、前記各RAM40,41(2ポートRAM40,41とも称する)のポート数の2倍である4個づつ、リードアドレス入力回路430R〜333R、ライトアドレス入力回路430W〜433W、及びライトデータ入力回路430D〜433Dを有する。前記アドレス入力回路430R〜433R、430W〜433Wの夫々のアドレス入力ビット数はRAM40,41のアドレス入力端子群AIPのビット数に等しくされ、また、ライトデータ入力回路430D〜433Dのビット数も夫々前記RAM40,41のデータ入力端子群DIPのビット数に等しくされている。
【0077】
図14のマルチポートメモリ4は、リードアドレス入力回路430R〜433Rの一つと一つのデータ出力端子群DOPとによってリードポートを構成し合計4個のリードポートを有する。また、マルチポートメモリ4は、ライトアドレス入力回路430W〜433Wの一つとライトデータ入力回路430D〜433Dの一つとによってライトポートを構成し合計4個のライトポートを有する。このように、マルチポートメモリ4は見掛上、4個のリードポートと4個のライトポートを持つ、8ポートのRAMを構成する。
【0078】
前記リードアドレス入力回路430R〜433Rは、特に制限されないが、図示を省略するアドレス入力バッファを有し、それらには信号線を介してアドレス信号AD(R1)〜AD(R4)が供給される。前記ライトアドレス入力回路430W〜433Wは、特に制限されないが、図示を省略するアドレス入力バッファを有し、それらには信号線を介してライトアドレス信号AD(W1)〜AD(W4)が供給され、供給されたライトアドレス信号をラッチするラッチ回路430WL〜433WLを有する。前記ライトデータ入力回路430D〜433Dは、特に制限されないが、図示を省略するデータ入力バッファを有し、それらには信号線を介してライトデータDI(W1)〜DI(W4)が供給され、供給されたライトデータ信号をラッチするラッチ回路430DL〜433DLを有する。メモリ4は2個のRAM40,41に夫々異なるリードポートを割り当てているから、何れのRAM40,41からも同一データを読み出せることを保証するため、双方のRAM40,41には同一アドレスに同一データを格納しておかなければならない。したがって、2個のRAM40,41に同一データを書き込む動作を直列的に行う場合、予め並列的に供給された4組のライトアドレスAD(W1)〜AD(W4)及びライトデータDI(W1)〜DI(W4)を、後のライト動作の開始まで保持するために、前記ラッチ回路430AL〜433AL、430DL〜433DLが設けられている。
【0079】
前記タイミング発生回路44は、図15に例示されるように、外部から供給されるクロック信号CKの1サイクルに、ノンオーバーラップ3相の内部クロック信号φ1、φ2、φ3を生成すると共に、クロック信号φ1の立ち上がエッジに同期して立ち上がり前記クロック信号φ3の立ち下がりに同期して立ち下がるクロック信号φcを出力する。前記クロック信号φ1,φ2、φ3、φcは、クロック信号CKと同信号CKを遅延させた信号との負論理積(論理積)信号を基本とし、遅延時間を夫々相違させることによって形成することができる。前記ラッチ回路430WL〜433WL、430DL〜433DLはクロック信号φcのハイレベル期間にラッチ状態にされる。前記ラッチ回路430WL〜433WL、430DL〜433DLをクロック信号φcの立ち上がりエッジに同期してラッチ動作させてもよい。この場合には、クロック信号φcはφ1で代替可能である。
【0080】
論理回路45は、クロック信号CKの1サイクルからクロック信号φ1、φ2、φ3に同期してRAM40,41のメモリサイクルを直列的に3サイクル生成する。具体的にはクロック信号φ1、φ2、φ3を入力する論理和ゲート450の出力クロック信号φ123をRAM40,41のイネーブルクロック信号としてクロック入力端子ckに供給する。これによってRAM40,41は信号φ123の立ち上がりエッジに同期してメモリサイクルを開始する。その時のRAM40,41の動作形態は論理和ゲート451の出力信号によって決定される。即ち、論理和ゲート451はクロック信号φ2、φ3の反転信号が供給されるから、信号φ1のハイレベルに同期するメモリサイクルにはリードアクセスを、信号φ2、φ3のハイレベルに同期するメモリサイクルにはライトアクセスを指示する。
【0081】
信号φ1のハイレベルに同期するリードアクセスにおいて、RAM40では、論理積ゲート452,453と論理和ゲート454,455を介してリードアドレスAD(R1)、AD(R2)がRAM40のアドレス入力端子群AIP、AIPに入力され、データDO(R1)、DO(R2)が並列出力される。同様に、信号φ1のハイレベルに同期するリードアクセスにおいて、RAM41では、論理積ゲート456,457と論理和ゲート458,459を介してリードアドレスAD(R3)、AD(R4)がRAM41のアドレス入力端子群AIP、AIPに入力され、データDO(R3)、DO(R4)が並列出力される。
【0082】
信号φ2のハイレベルに同期するライトアクセスにおいて、RAM40,41の夫々のポートPORT1には、書き込みアドレスAD(W1)と書き込みデータDI(W1)がラッチ回路430WL,430DLから、論理積ゲート460,461、論理和ゲート454,458,464,470を介して供給され、RAM40,41の夫々のポートPORT2には、書き込みアドレスAD(W2)と書き込みデータDI(W2)がラッチ回路431WL,431DLから、論理積ゲート462,463、論理和ゲート455,459,465,471を介して供給され、これによって、RAM40とRAM41とには双方のデータDI(W1),DI(W2)が並列に書き込まれる。
【0083】
信号φ3のハイレベルに同期するライトアクセスにおいて、RAM40,41の夫々のポートPORT1には、書き込みアドレスAD(W3)と書き込みデータDI(W3)がラッチ回路432WL,432DLから、論理積ゲート466,467、論理和ゲート454,458,464,470を介して供給され、RAM40,41の夫々のポートPORT2には、書き込みアドレスAD(W4)と書き込みデータDI(W4)がラッチ回路433WL,433DLから、論理積ゲート468,469、論理和ゲート455,459,465,471を介して供給され、これによって、RAM40とRAM41とには双方のデータDI(W3),DI(W4)が並列に書き込まれる。
【0084】
図15にはマルチポートメモリ4の動作タイミングが示されている。図16にはφ1〜φ3に同期する各メモリサイクルにおけるRAM40,41の各ポートの入出力状態が示される。上述の説明から明らかなように、クロック信号φ1に同期する最初のメモリサイクルは、夫々異なるリードアドレスAD(R1)〜AD(R4)によるRAM40,41の4つのポートに対する並列的なリードサイクルである。これによってRAM40,41から別々のデータDO(R1)〜DO(R4)が並列的に読み出される。クロック信号φ2に同期する次のメモリサイクルは、夫々のRAM40,41が持つ2ポートPORT1,PORT2に対するアドレスAD(W1)、AD(W2)によるデータDI(W1),DI(W2)の並列ライトサイクルとされる。これによってRAM40及びRAM41の同一ライトアドレスAD(W1)、AD(W2)には同一データDI(W1),DI(W2)が書き込まれる。クロック信号φ3に同期する次のメモリサイクルは、夫々のRAM40,41が持つ2ポートPORT1,PORT2に対するアドレスAD(W3)、AD(W4)によるデータDI(W3),DI(W4)の並列ライトサイクルとされる。これによってRAM40及びRAM41の同一ライトアドレスAD(W3)、AD(W4)には同一データDI(W3),DI(W4)が書き込まれる。
【0085】
上記マルチポートメモリ4によれば以下の作用効果を得る。マルチポートメモリ4は、2個のデュアルポートRAM40,41を用いて見掛上8ポートのマルチポートRAMを実現でき、4個の2ポートRAMを並列動作させる構成を採用する必要はないから、並列動作させるべきRAMの数を少なくすることができ、従来に比べて低消費電力に寄与することができる。しかも、RAMを複数個用いているので、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。また、前記RAM40,41は、リード動作をライト動作に優先させるので、リード動作とライト動作が連続される見掛け上のマルチポートアクセス時間を短縮することができる。上記マルチポートメモリは1個の半導体チップに形成されているが、RAM40,41に汎用RAMチップを用い、ポート拡張部42をTTL回路等で構成することも可能である。このような場合、ポート拡張部42の入力回路43には入力バッファを設けなくてもよい。
【0086】
《データプロセッサ》
図17にはデータプロセッサの一例が示される。同図に示されるデータプロセッサ5は、特に制限されないが、半導体チップに、CPU50と共にポート拡張回路52、ROM51、その他の入出力回路(I/O)53、及びクロックパルスジェネレータ(CPG)56等を備えて構成される。54で示されるものは、アドレス、データ及び制御信号等の内部バスである。55で示されるものは、アドレス、データ及び制御信号等の外部バスである。
【0087】
ポート拡張回路52は、前記ポート拡張回路15、25,35,45と同様の回路構成を有する。即ち、ポート拡張回路52は、バス54を介してCPU50に接続され、且つ外部に設けられる複数個のRAMチップ60〜62のアクセスポートに接続され、前記複数個のRAMチップ60〜62を見掛上単一のマルチポートメモリとしてアクセス可能にするものである。ポート拡張回路52は、前記複数個のRAMチップ60〜62をメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路521と、データプロセッサ5の同期クロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な前記制御クロック信号φ1、φ2等を生成するタイミング発生回路(TG)520と、前記入力回路521のアクセス制御情報を前記制御クロック信号φ、φ2などに同期する直列的なメモリサイクル毎に分けて順次複数個のRAMチップ60〜62に並列的に供給可能な論理回路522とを有して成る。前記同期クロック信号CKは、PLLなどを用いて構成されたCPG56から出力される。
【0088】
データプロセッサ5は、図示を省略する実装ボードのような回路基板に搭載され、同じく当該回路基板に搭載された複数個のRAMチップ60〜62が前記ポート拡張回路52に接続され、それらRAMチップ60〜62はデータプロセッサ5によってアクセス制御される。外部インタフェース回路として前記ポート拡張回路52を備えたデータプロセッサ5を用いれば、DRAMやSDRAMなどのシングルポート又はデュアルポートの汎用RAMチップを用いて、見掛け上必要な数のリードポートを備えたマルチポートメモリを容易に実現できる。そのようにして実現されるマルチポートメモリは機能上、上記マルチポートメモリ1,2,3,4と同一機能を発揮する。更に、多ポートメモリを用いるデータ処理システムの電力消費量を低減することができる。
【0089】
前記RAMチップ60〜62を半導体チップに搭載してデータプロセッサを構成することも可能である。このとき、前記RAMチップ60〜62は、それと実質的に同一のマスクパターンを用いて、換言すれば、同一のレイアウトパターン設計データライブラリを用いて、共通の半導体チップに形成される。
【0090】
図17の構成に対してRAMチップを半導体チップ上に搭載した回路はデータプロセッサに限定されず、データバッファとして多ポートRAMを備えた通信制御用若しくはプロトコル制御用のコントローラなどの半導体集積回路に適用することも可能である。
【0091】
《データ処理システム》
図18にはポート拡張回路を用いて多ポートメモリを構成したデータ処理システムの一例が示される。同図に示されるデータ処理システムは、特に制限されないが、マイクロプロセッサ62、グラフィックコントローラ60、ポート拡張回路61、複数個のRAMチップ63、及び表示装置64を備えて構成される。65で示されるものは、アドレス、データ及び制御信号等のバスである。
【0092】
前記RAMチップ63には汎用シングルポート又はデュアルポートのRAMチップを用いることができ、それらはポート拡張回路61によって多ポートメモリとして機能できるようにされ、フレームバッファメモリ66として利用される。
【0093】
グラフィックコントローラ60は描画プロセッサ600、表示プロセッサ602、及び制御部601を有し、MPU62からのコマンド及び表示データなどを制御部601が受け取る。制御部601は、受け取ったコマンドの解読結果に従って、描画プロセッサ600を制御して、RAMチップ63に描画アドレスと描画データを出力させる。また、制御部601は、受け取ったコマンドの解読結果に従って、表示プロセッサ602を制御して、RAMチップ63に描画された表示データを表示装置64に出力させる。表示装置はRAMチップ63から供給される表示フレームの表示データに従ってラスタスキャン方式でディスプレイを表示駆動する。
【0094】
ポート拡張回路61は、前述のポート拡張回路15、25,35,45と同様の回路構成を有する。即ち、ポート拡張回路61は、グラフィックコントローラ60に接続され、且つ複数個のRAMチップ63のアクセスポートに接続され、前記複数個のRAMチップ63を見掛上単一のマルチポートメモリとしてアクセス可能にするものである。ポート拡張回路61は、前記複数個のRAMチップ63をメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、グラフィックコントローラ60の同期クロック信号CKの1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な前記制御クロック信号φ1、φ2等を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記制御クロック信号φ、φ2などに同期する直列的なメモリサイクル毎に分けて順次複数個のRAMチップ63に並列的に供給可能な論理回路とを有して成る。このポート拡張回路61は、半導体集積回路化されたもの、或いはTTL回路などで構成されたものを利用することができる。尚、フレームバッファに対する描画のためのライトアクセスと表示ためのリードアクセスが専ら非同期で行なわれる場合は、ポート拡張回路61には図10で説明しポート拡張回路32を採用することが望ましい。ポート拡張回路32はポートのリード・ライトを任意に指定できるからである。
【0095】
図18に示されるデータ処理システムにおいて、ポート拡張回路61を用いれば、DRAMやSDRAMなどのシングルポート又はデュアルポートの汎用RAMチップを用いて、見掛け上必要な数のリードポートを備えたマルチポートメモリを容易に実現できる。そのようにして実現されるマルチポートメモリは機能上、上記マルチポートメモリ1,2,3,4と同一機能を発揮する。したがって、ディスプレイサイズに応じたフレームバッファをDRAMやSDRAMなどのシングルポート又はデュアルポートの汎用RAMチップを用いて容易に実現できる。更に、多ポートメモリを用いるデータ処理システムの電力消費量を低減することができる。
【0096】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0097】
例えば、バスマスタモジュールはCPU,マイクロプロセッサ、グラフィックコントローラに限定されず、プロトコルコントローラ、ダイレクトメモリアクセスコントローラなどであってもよい。また、前述のRAMチップ及びRAMモジュールは、シングルポートRAMであっても、データ入力端子とデータ出力端子を別々の外部端子としているが、並列アクセスされる端子でなければ、共通のデータ入出力端子として構成してもよい。
【0098】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である多ポートメモリ、データプロセッサ、表示システムなどに適用した場合について説明したが、それらは、パーソナルコンピュータやワークステーションなどのコンピュータシステム等に広く適用することができる。
【0099】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0100】
すなわち、個々のRAMを直列的に動作させて見掛上のマルチポート数を増やすから、並列動作させるべきRAMの数を減らすことができ、従来に比べて低消費電力に寄与することができる。しかも、RAMを複数個用いているので、個々のRAMがシングルポートの場合でも、リードアクセスに関しては個々のRAMを実質的に並列アクセスすることができ、外部からの見掛上の並列リードアクセスの遅れを改善できる。
【0101】
外部インタフェース回路として前記ポート拡張回路を備えたデータプロセッサを用いれば、DRAMやSDRAMなどのシングルポート又はデュアルポートの汎用RAMチップを用いて、見掛け上必要な数のリードポートを備えたマルチポートメモリを容易に実現できる。
【0102】
ポート拡張回路を用いてデータ処理システムを構成すれば、多ポートメモリを用いるデータ処理システムのコスト並びに電力消費量を低減することができる。
【図面の簡単な説明】
【図1】マルチポートメモリの第1の例として2個のシングルポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリを示すブロック図である。
【図2】図1のマルチポートメモリの動作タイミングの一例を示すタイミング図である。
【図3】マルチポートメモリに用いるRAMの一例を示すブロック図である。
【図4】2個の2ポートRAMによって構成した比較例に係るマルチポートRAMのブロック図である。
【図5】シングルポートRAMに並列・直列変換回路を用いて擬似的に構成した比較例に係るマルチポートRAMのブロック図である。
【図6】図5のマルチポートRAMの動作タイミングの一例を示すタイミング図である。
【図7】マルチポートメモリの第2の例として2個の2ポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリを示すブロック図である。
【図8】図7のマルチポートメモリの動作タイミングを示すタイミング図である。
【図9】タイミング発生回路の一例を示す論理回路図である。
【図10】マルチポートメモリの第3の例として2個の2ポートRAMを用いて見掛け上4ポートRAMとして機能されるマルチポートメモリを示すブロック図である。
【図11】図10のマルチポートメモリの動作タイミングを示すタイミング図である。
【図12】RAMのメモリセル及びカラム系回路の一例を示す回路図である。
【図13】図12の回路におけるリードアクセスとライトアクセスの動作タイミングの一例を示すタイミング図である。
【図14】マルチポートメモリの第4の例として2個の2ポートRAMを用いて見掛け上8ポートRAMとして機能されるマルチポートメモリを示すブロック図である。
【図15】図14のマルチポートメモリの動作タイミングを示すタイミング図である。
【図16】図15のマルチポートメモリのφ1〜φ3に同期する各メモリサイクルにおけるRAMの各ポートの入出力状態を示す動作説明図である。
【図17】データプロセッサの一例を示すブロック図である。
【図18】ポート拡張回路を用いた多ポートメモリをフレームバッファメモリとして利用するデータ処理システムの一例を示すブロック図である。
【符号の説明】
1 マルチポートメモリ
10,11 RAM
ck クロック入力端子
AIP アドレス入力端子群
DIP データ入力端子群
DOP データ出力端子群
R/W リード・ライト信号入力端子
12 ポート拡張回路
13 入力回路
130,131 リードアドレス入力回路
132,133 ライトアドレス入力回路
134,135 ライトデータ入力回路
136〜139 ラッチ回路
14 タイミング発生回路
φ1、φ2、φ3 内部クロック信号
15 論理回路
φ123 イネーブルクロック信号
2 マルチポートメモリ
20,21 RAM
ck クロック入力端子
AIPw ライトアドレス入力端子群
AIPr リードアドレス入力端子群
DIP データ入力端子群
WE ライトイネーブル端子
RE リードイネーブル端子
22 ポート拡張回路
23 入力回路
24 タイミング発生回路
25 論理回路
3 マルチポートメモリ
30,31 RAM
32 ポート拡張回路
33 入力回路
34 タイミング発生回路
35 論理回路
4 マルチポートメモリ
40,41 RAM
42 ポート拡張回路
43 入力回路
44 タイミング発生回路
45 論理回路
Claims (9)
- 複数個のRAMと、前記複数個のRAMのアクセスポートに接続されたポート拡張部とを有するマルチポートメモリであって、
前記ポート拡張部は、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列アクセス可能な2ポートを持つ2ポートRAMであり、
前記入力回路は、前記2ポートRAMの数に夫々等しい数のリードアドレス入力回路、ライトアドレス入力回路及びライトデータ入力回路を有し、
前記ライトアドレス入力回路はライトアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、一つの内部クロック信号に同期して、個々のリードアドレス入力回路のアドレス信号を対応する2ポートRAMの一方のポートに並列に供給してリード動作を可能にすると共に一つのライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを前記全ての2ポートRAMの他方のポートに並列に供給して前記全ての2ポートRAMに対する並列ライト動作を可能にし、他の内部クロック信号に同期して、他のライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに並列に供給して前記全ての2ポートRAMに対する並列ライト動作を可能にするものであるマルチポートメモリ。 - 複数個のRAMと、前記複数個のRAMのアクセスポートに接続されたポート拡張部とを有するマルチポートメモリであって、
前記ポート拡張部は、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAMであり、
前記入力回路は、前記2ポートRAMの夫々のポートに対応してアドレス入力回路、ライトデータ入力回路及びリード・ライト信号入力回路を有し、
前記アドレス入力回路はアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記リード・ライト信号入力回路はリード・ライト信号のラッチ回路を有し、
前記タイミング発生回路は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n内部クロック信号を生成し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、第1内部クロック信号に同期して、リード動作が指示されたアドレス入力回路のアドレス信号を対応する2ポートRAMのポートに並列に供給してリード動作を可能にし、第1乃至第n内部クロック信号に順次同期して、ライト動作が指示されたアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに供給してライト動作を可能にするものであるマルチポートメモリ。 - 複数個のRAMと、前記複数個のRAMのアクセスポートに接続されたポート拡張部とを有するマルチポートメモリであって、
前記ポート拡張部は、前記複数個のRAMをメモリサイクル毎に並列動作させるための アクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な内部クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記内部クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAMであり、
前記入力回路は、夫々2n個のリードアドレス入力回路、ライトアドレス入力回路及びライトデータ入力回路を有し、
前記ライトアドレス入力回路はライトアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記タイミング発生回路は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n+1番目の内部クロック信号を生成し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、第1内部クロック信号に同期して、リードアドレス入力回路のアドレス信号を2ポートRAMに並列に供給して全てのRAMで別々のデータの並列リード動作を可能にし、第2乃至第n+1番目の内部クロック信号に順次同期して、ライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを順番に全ての2ポートRAMに供給して全てのRAMに同一データの順次ライト動作を可能にするものであるマルチポートメモリ。 - 前記RAMはクロック信号に同期してメモリサイクルが規定され、前記タイミング発生回路は前記内部クロック信号を相互にノンオーバーラップのクロック信号とし、それらノンオーバーラップの内部クロック信号の論理和信号を前記夫々のRAMにイネーブルクロック信号として与えるものである請求項1乃至3の何れか1項に記載のマルチポートメモリ。
- 外部クロック信号で規定されるサイクル期間において、論理回路は、RAMに対するリード動作をライト動作に優先させるものである請求項1乃至4の何れか1項に記載のマルチポートメモリ。
- 1個の半導体チップに形成さて成るものである請求項1乃至5の何れか1項に記載のマルチポートメモリ。
- アクセス制御回路、ポート拡張回路、及び複数個のRAMを有するデータ処理システムであって、
前記ポート拡張回路は、前記アクセス制御回路に接続され、且つ前記複数個のRAMのアクセスポートに接続され、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものであり、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な制御クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記制御クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列アクセス可能な2ポートを持つ2ポートRAMであり、
前記入力回路は、前記2ポートRAMの数に夫々等しい数のリードアドレス入力回路、ライトアドレス入力回路、ライトデータ入力回路を有し、
前記ライトアドレス入力回路はライトアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、一つの内部クロック信号に同期して、個々のリードアドレス入力回路のアドレス信号を対応する2ポートRAMの一方のポートに並列に供給してリード動作を可能にすると共に一つのライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを前記全ての2ポートRAMの他方のポートに並列に供給して前記全ての2ポートRAMに対する並列ライト動作を可能にし、他の内部クロック信号に同期して、他のライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに並列に供給して前記全ての2ポートRAMに対する並列ライト動作を可能にするものであるデータ処理システム。 - アクセス制御回路、ポート拡張回路、及び複数個のRAMを有するデータ処理システムであって、
前記ポート拡張回路は、前記アクセス制御回路に接続され、且つ前記複数個のRAMのアクセスポートに接続され、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものであり、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な制御クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記制御クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAMであり、
前記入力回路は、前記2ポートRAMの夫々のポートに対応してアドレス入力回路、ライトデータ入力回路及びリード・ライト信号入力回路を有し、
前記アドレス入力回路はアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記リード・ライト信号入力回路はリード・ライト信号のラッチ回路を有し、
前記タイミング発生回路は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n内部クロック信号を生成し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、第1内部クロック信号に同期して、リード動作が指示されたアドレス入力回路のアドレス信号を対応する2ポートRAMのポートに並列に供給してリード動作を可能にし、第1乃至第n内部クロック信号に順次同期して、ライト動作が指示されたアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを全ての2ポートRAMに供給してライト動作を可能にするものであるデータ処理システム。 - アクセス制御回路、ポート拡張回路、及び複数個のRAMを有するデータ処理システムであって、
前記ポート拡張回路は、前記アクセス制御回路に接続され、且つ前記複数個のRAMのアクセスポートに接続され、前記複数個のRAMを見掛上単一のマルチポートメモリとしてアクセス可能にするものであり、前記複数個のRAMをメモリサイクル毎に並列動作させるためのアクセス制御情報を複数メモリサイクル分まとめて入力可能とする入力回路と、外部から供給されるクロック信号の1サイクルの期間に前記メモリサイクルを直列的に複数回規定可能な制御クロック信号を生成するタイミング発生回路と、前記入力回路のアクセス制御情報を前記制御クロック信号に同期する直列的なメモリサイクル毎に分けて順次複数個のRAMに並列的に供給可能な論理回路と、を有し、
前記夫々のRAMは、データ入出力端子と選択端子とを2組有するメモリセルを内蔵し外部より並列的にアクセス可能な2ポートを持つn個の2ポートRAMであり、
前記入力回路は、夫々2n個のリードアドレス入力回路、ライトアドレス入力回路及びライトデータ入力回路を有し、
前記ライトアドレス入力回路はライトアドレスのラッチ回路を有し、
前記ライトデータ入力回路はライトデータのラッチ回路を有し、
前記タイミング発生回路は、前記内部クロック信号として相互にノンオーバーラップの第1乃至第n+1番目の内部クロック信号を生成し、
前記論理回路は、外部から供給されるクロック信号の1サイクル毎に、第1内部クロック信号に同期して、リードアドレス入力回路のアドレス信号を2ポートRAMに並列に供給して全てのRAMで別々のデータの並列リード動作を可能にし、第2乃至第n+1番目の内部クロック信号に順次同期して、ライトアドレス及びライトデータ入力回路のラッチ回路にラッチされたライトアドレス及びライトデータを順番に全ての2ポートRAMに供給して全てのRAMに同一データの順次ライト動作を可能にするものであるデータ処理システム。
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