JP4719425B2

JP4719425B2 - 二段階内部電圧生成回路及び方法

Info

Publication number: JP4719425B2
Application number: JP2004080708A
Authority: JP
Inventors: チュンチェン，チエン
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2011-07-06
Anticipated expiration: 2024-03-19
Also published as: JP2005267787A

Description

本発明は集積回路における内部電圧生成回路、特に、消費電力が低く、低消費電力集積回路に適した二段階内部電圧生成回路に関する。

科学技術の進歩及び環境保護の意識が高まることにつれて、集積回路が高速度化かつ低消費電力化に向かって進化しつつある。ゆえに、各種電子製品がさらに省電力化、軽量化、薄型化される一方、それらの機能が従来より向上されている。

低消費電力の集積回路のうち、例えば、ＤＲＡＭ（ＤｉｒｅｃｔＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に関して、いかに低消費電力化を達成することができるかは、回路設計上の一つ課題となっている。特に、ＤＲＡＭの応用はパーソナル・コンピュータにとどまらず、消費性電子製品にも及んでいるので、低消費電力化ための回路設計は更に不可欠になる。

図１は、従来の内部電圧生成回路の一例を示す回路図である。

図１に示す内部電圧生成回路１０は、固定した電圧を安定に生成するための内部電圧源であり、生成された内部電圧ＶＩＮＴが外部電圧源から供給される外部電圧ＶＥＸＴと異なる。例えば、外部電圧ＶＥＸＴは２．３Ｖから２．７Ｖの範囲に変動するのに対して、内部電圧ＶＩＮＴは２．１Ｖに固定される。

図１に示すように、内部電圧生成回路１０は、比較器１２、ＮＭＯＳパワートランジスタ１４、抵抗Ｒ１、及び抵抗Ｒ２からなる。内部電圧生成回路１０は、フィードバック回路を有し、該フィードバック回路は、抵抗Ｒ１と抵抗Ｒ２により、ＮＭＯＳパワートランジスタ１４から出力される内部電圧ＶＩＮＴを分圧し、フィードバック電圧を比較器１２に出力する。比較器１２は、フィードバック電圧と基準電圧ＶＲＥＦＤＣとを比較し、そしてＮＭＯＳパワートランジスタ１４を制御し、所望の内部電圧ＶＩＮＴを出力する。

従来の内部電圧生成回路１０において、抵抗Ｒ１と抵抗Ｒ２が直列され、かつ、その両端部が内部電源とグラウンドに接続されているので、かなりの直流電流を消耗する。具体的に、この回路が動作すると、必ず相当な電力を消費する。この種の内部電圧生成回路をＤＲＡＭに使う場合、また、その消費直流電流が６００μＡであるとすれば、ＤＲＡＭがリフレッシュされる時に、ＤＲＡＭにおいて８組の内部電圧生成回路が動作するので、その消費した平均直流電流は、
（６００μＡ×８×１００ｎｓ）／１６μｓ＝３０μＡとなる。

この消費電流が非常に大きいので、この種のＤＲＡＭは低消費電力集積回路と言えない。即ち、従来の内部電圧生成回路１０は低消費電力化に適しない。

本発明の目的は、内部電圧生成回路の消費電力を低減し、低消費電力集積回路に適した内部電圧生成回路及び方法を提供することにある。

以上の目的を達成するために、本発明の二段階内部電圧生成回路は、入力された外部電圧に応じて、第１の内部電圧を生成する第１の内部電圧生成回路、及び前記第１の内部電圧生成回路より消費電力が低く、第２の内部電圧を生成する第２の内部電圧生成回路を有し、前記第２の内部電圧が安定した後に、前記第１の内部電圧生成回路は前記第１の内部電圧の生成を停止する。

本発明の最適な実施例として、前記第２の内部電圧生成回路は、第１の制御信号に基づき、前記外部電圧を昇圧し、昇圧電圧を出力する電圧昇圧生成回路、前記電圧昇圧生成回路に接続され、第２の制御信号に基づき、前記昇圧電圧を降圧し安定させ、入力ゲート電圧を出力する入力ゲート電圧生成回路、及び前記入力ゲート電圧生成回路に接続され、前記入力ゲート電圧に基づき、前記第２の内部電圧を出力する電力出力回路を有する。

前記第１の内部電圧生成回路は、第３の制御信号に基づき、前記第１の内部電圧の生成を停止する。

前記電力出力回路は、パワートランジスタであり、具体的に、ＮＭＯＳパワートランジスタである。

本発明の二段階内部電圧生成方法は、第１の内部電圧生成回路と、当該第１の内部電圧生成回路より消費電力が低い第２の内部電圧生成回路とを備えた二段階内部電圧生成回路による内部電圧を生成する方法であって、入力された外部電圧に応じて前記第１の内部電圧生成回路が第１の内部電圧を生成する工程、前記第２の内部電圧生成回路は第２の内部電圧を生成する工程、及び前記第２の内部電圧が安定した後、前記第１の内部電圧生成回路は前記第１の内部電圧の生成を停止する工程を有する。

本発明の最適な実施例として、前記第２の内部電圧生成回路により前記第２の内部電圧を生成する工程は、第１の制御信号に基づき、前記外部電圧を昇圧し、前記昇圧電圧を出力する工程、第２の制御信号に基づき、前記昇圧電圧を降圧し安定させ、前記入力ゲート電圧を出力する工程、及び前記入力ゲート電圧に基づき、前記第２の内部電圧を出力する工程を有する。

以上の本発明は、二段階式の内部電圧生成回路構造を採用し、消費電力の高い第１の内部電圧生成回路が先に安定した第１の内部電圧を生成し、消費電力の低い第２の内部電圧生成回路が生成した第２の内部電圧が安定した後に、第１の内部電圧生成回路は第１の内部電圧の生成を停止する。

以上の本発明により、内部電圧生成回路の消費電力を低減させ、低消費電力集積回路に適した内部電圧生成回路を提供することができる。

本発明の以上の目的、特徴及び利点をより明確にするために、次に添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。

図２は本発明の二段階内部電圧生成回路の一例を示す回路図である。

図２に示す二段階内部電圧生成回路は、第１の内部電圧生成回路１００と第２の内部電圧生成回路２００とを備えている。第２の内部電圧生成回路２００は、第１の内部電圧生成回路１００より消費電力が低い。例えば、動作時に第１の内部電圧生成回路１００が消費する直流電流は６００μＡであり、この第１の内部電圧生成回路１００をＤＲＡＭに使うとすると、ＤＲＡＭがリフレッシュされる時に、ＤＲＡＭにおいて８組の第１の内部電圧生成回路１００が動作し、その消費した平均直流電流は３０μＡとなる。

これに対して、第２の内部電圧生成回路２００を採用した場合は、平均直流電流消費は僅か０．５μＡであるとの計算結果が得られた。

第１の内部電圧生成回路１００は、第１の内部電圧源を提供し、安定した第１の内部電圧ＶＩＮＴ１を出力する。電源が供給された時に、外部電圧ＶＥＸＴが印加されると、第１の内部電圧生成回路１００は安定した第１の内部電圧ＶＩＮＴ１を出力する。

好ましくは、第１の内部電圧生成回路１００は第３の制御信号ＣＨＲＤＹ３に基づいて、第１の内部電圧ＶＩＮＴ１の生成を停止する。

第２の内部電圧生成回路２００は、第２の内部電圧源を提供し、安定した第２の内部電圧ＶＩＮＴ２を出力する。

本発明の一つの特徴は、第２の内部電圧ＶＩＮＴ２が安定した後に、第１の内部電圧生成回路１００は第３の制御信号ＣＨＲＤＹ３に基づいて第１の内部電圧ＶＩＮＴ１の生成を停止することにある。

図３は図１に示す第１の内部電圧生成回路１００を示す回路図である。

第１の内部電圧生成回路１００は、比較器１０２、ＮＭＯＳトランジスタ１０４、第１の抵抗１０６、及び第２の抵抗１０８からなる。

ＮＭＯＳトランジスタ１０４は、その第１の不純物領域（ソース）に外部電圧ＶＥＸＴが入力され、その第２の不純物領域（ドレイン）からは第１の内部電圧ＶＩＮＴ１が出力される。

第１の抵抗１０６の一端はＮＭＯＳトランジスタ１０４の第２の不純物領域（ドレイン）に接続され、第２の抵抗１０８の一端は第１の抵抗１０６の他端と接続し、フィードバック電圧を提供する。第２の抵抗１０８の他端がグラウンドに接続されている。

第１の抵抗１０６と第２の抵抗１０８により、ＮＭＯＳトランジスタ１０４から出力された第１の内部電圧ＶＩＮＴ１が分圧され、フィードバック電圧として比較器１０２に出力される。比較器１０２は、そのフィードバック電圧と基準電圧ＶＲＥＦＤＣとを比較し、ＮＭＯＳトランジスタ１０４のゲート電極に制御電圧を出力し、ＮＭＯＳトランジスタ１０４を制御し、安定した第１の内部電圧ＶＩＮＴ１を出力する。

図４は図１に示す第２の内部電圧生成回路２００を示す回路図である。

第２の内部電圧生成回路２００は、電圧昇圧生成回路２０２、入力ゲート電圧生成回路２０４、及び電力出力回路２０６を備えている。

昇圧生成回路２０２は、第１の制御信号ＣＨＲＤＹ１に基づき、外部電圧ＶＥＸＴを昇圧し、昇圧電圧ＶＰＰを出力する。

入力ゲート電圧生成回路２０４は、電圧昇圧生成回路２０２に接続され、第２の制御信号ＣＨＲＤＹ２に基づき、昇圧電圧ＶＰＰを降圧し安定させ、入力ゲート電圧ｖＧＩを出力する。

電力出力回路２０６は、入力ゲート電圧生成回路２０４に接続され、入力ゲート電圧ｖＧＩに基づき、安定に第２の内部電圧ＶＩＮＴ２を出力する。

電力出力回路２０６として、ＮＭＯＳパワートランジスタ２０８を用いる。

該パワートランジスタ２０８のゲート電極は、入力ゲート電圧生成回路２０４に接続され、第１の不純物領域（ドレイン）に外部電圧ＶＥＸＴが入力され、第２の不純物領域（ソース）から第２の内部電圧ＶＩＮＴ２が出力される。

上記のＮＭＯＳパワートランジスタ１０４と２０８は、周知のものであり、本発明はこれらに限定されない。安定した大きいパワーを供給できる他の素子を用いても良く、また、ＭＯＳ類のパワートランジスタを用いなくても良い。

図５は、図１に示す本実施形態の二段階内部電圧生成回路の動作を示すタイミングチャートである。

図５に示すように、外部電圧ＶＥＸＴが入力されると、具体的に、外部電圧ＶＥＸＴが立ち上がるときに、第１の内部電圧生成回路１００が第１の内部電圧ＶＩＮＴ１を生成し、第１の内部電圧ＶＩＮＴ１が上昇する。

続いて、第１の制御信号ＣＨＲＤＹ１がＯＮにセットされ、それに応じて、電圧昇圧生成回路２０２が昇圧電圧ＶＰＰを出力し、昇圧電圧ＶＰＰが上昇する。

続いて、第２の制御信号ＣＨＲＤＹ２がＯＮにセットされ、それに応じて、入力ゲート電圧生成回路２０４が入力ゲート電圧ｖＧＩを出力する。電力出力回路２０６は、入力ゲート電圧ｖＧＩに基づき、第２の内部電圧ＶＩＮＴ２を安定に出力する。

その後、第１の内部電圧生成回路１００は、第３の制御信号ＣＨＲＤＹ３に基づき、第１の内部電圧ＶＩＮＴ１の生成を停止する。

以上のように、本発明は、二段階式の内部電圧生成回路構造を採用し、消費電力の高い第１の内部電圧生成回路１００が先に安定した第１の内部電圧ＶＩＮＴ１を生成し、消費電力の低い第２の内部電圧生成回路２００が生成した第２の内部電圧ＶＩＮＴ２が安定した後に、第１の内部電圧生成回路１００は第１の内部電圧ＶＩＮＴ１の生成を停止する。このように、内部電圧生成回路の消費電力を低減させることができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。

従来技術における内部電圧生成回路の一例を示す回路図である。本発明の二段階内部電圧生成回路の一例を示す回路図である。第１の内部電圧生成回路１００を示す回路図である。第２の内部電圧生成回路２００を示す回路図である。本発明の二段階内部電圧生成回路の動作を示すタイミングチャートである。

符号の説明

１０内部電圧生成回路
１２比較器
１４ＮＭＯＳトランジスタ
１００第１の内部電圧生成回路
１０２比較器
１０４ＮＭＯＳトランジスタ
１０６第１の抵抗
１０８第２の抵抗
２００第２の内部電圧生成回路
２０２電圧昇圧生成回路
２０４入力ゲート電圧生成回路
２０６電力出力回路
２０８ＮＭＯＳトランジスタ

Claims

入力された外部電圧に応じて、第１の内部電圧を生成する第１の内部電圧生成回路；及び
前記第１の内部電圧生成回路より消費電力が低く、第２の内部電圧を生成する第２の内部電圧生成回路；
を有し、
前記第２の内部電圧が安定した後に、前記第１の内部電圧生成回路は前記第１の内部電圧の生成を停止し、
前記第２の内部電圧生成回路は、
第１の制御信号に基づき、前記外部電圧を昇圧し、昇圧電圧を出力する電圧昇圧生成回路；
前記電圧昇圧生成回路に接続され、第２の制御信号に基づき、前記昇圧電圧を降圧し安定させ、入力ゲート電圧を出力する入力ゲート電圧生成回路；及び
前記入力ゲート電圧生成回路に接続され、前記入力ゲート電圧に基づき、前記第２の内部電圧を出力する電力出力回路；
を有する；
二段階内部電圧生成回路。
前記第１の内部電圧生成回路は、第３の制御信号に基づき、前記第１の内部電圧の生成を停止する；
請求項１に記載の二段階内部電圧生成回路。
前記第１の内部電圧生成回路が、前記外部電圧に応じて、前記第１の内部電圧を生成し；
前記電圧昇圧生成回路が、前記第１の制御信号に基づき、前記昇圧電圧を出力し；
前記入力ゲート電圧生成回路が、前記第２の制御信号に基づき、前記入力ゲート電圧を出力し；
前記電力出力回路が、前記入力ゲート電圧に基づき、前記第２の内部電圧を出力し；
前記第１の内部電圧生成回路は、前記第３の制御信号に基づき、前記第１の内部電圧の生成を停止する；
請求項２に記載の二段階内部電圧生成回路。
前記電力出力回路は、パワートランジスタであり；
当該パワートランジスタのゲート電極に前記入力ゲート電圧が入力され、当該パワートランジスタの第１の不純物領域に前記外部電圧が入力され、当該パワートランジスタの第２の不純物領域から前記第２の内部電圧が出力される：
請求項１に記載の二段階内部電圧生成回路。
前記パワートランジスタは、ＮＭＯＳパワートランジスタである：
請求項４に記載の二段階内部電圧生成回路。
前記第１の内部電圧生成回路は、
フィードバック電圧と基準電圧とを比較し、制御信号を出力する比較器；
ゲート電極に前記制御信号が入力され、第１の不純物領域に前記外部電圧が入力され、第２の不純物領域から前記第１の内部電圧が出力されるパワートランジスタ；
一端が前記パワートランジスタの第２の不純物領域に接続される第１の抵抗；
一端が前記第１の抵抗の他端と接続され前記フィードバック電圧を出力し、他端がグラウンドに接続される第２の抵抗；
を有する請求項１に記載の二段階内部電圧生成回路。
第１の内部電圧生成回路と、当該第１の内部電圧生成回路より消費電力が低い第２の内部電圧生成回路とを備えた二段階内部電圧生成回路による内部電圧を生成する方法であって：
入力された外部電圧に応じて、前記第１の内部電圧生成回路により第１の内部電圧を生成する工程；
前記第２の内部電圧生成回路により、第２の内部電圧を生成する工程；及び
前記第２の内部電圧が安定した後に、前記第１の内部電圧生成回路により前記第１の内部電圧の生成を停止する工程；
を有し、
前記第２の内部電圧生成回路により前記第２の内部電圧を生成する工程は、
第１の制御信号に基づき、前記外部電圧を昇圧し、前記昇圧電圧を出力する工程；
第２の制御信号に基づき、前記昇圧電圧を降圧し安定させ、前記入力ゲート電圧を出力する工程；及び
前記入力ゲート電圧に基づき、前記第２の内部電圧を出力する工程；
を有する；
二段階内部電圧生成方法。
前記第１の内部電圧生成回路は、第３の制御信号に基づき、前記第１の内部電圧の生成を停止する
請求項７に記載の二段階内部電圧生成方法。
前記第１の内部電圧生成回路が、前記外部電圧に応じて、前記第１の内部電圧を生成し；
前記第２の内部電圧生成回路が、第１の制御信号に基づき、前記外部電圧を昇圧し、前記昇圧電圧を出力し；
前記第２の内部電圧生成回路が、第２の制御信号に基づき、前記昇圧電圧を降圧し安定させ、前記入力ゲート電圧を出力し；
前記第２の内部電圧生成回路が、前記入力ゲート電圧に基づき、前記第２の内部電圧を出力し；
前記第１の内部電圧生成回路は、前記第３の制御信号に基づき、前記第１の内部電圧の生成を停止する；
請求項８に記載の二段階内部電圧生成方法。