JP2005122837A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 評価工程数が増えることおよび製造コストが上昇するのを防止することを可能にする。
【解決手段】 電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第１レベルに到達した場合に第１制御信号を発生し、前記昇圧回路の出力電圧が前記第１レベルよりも高い第２レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第２制御信号を発生するレベル判定回路とを有する第１内部電源電圧発生回路と、前記昇圧開始指令および前記第１制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、前記動作開始指令に基づいて、電源電圧を発生する第２内部電源電圧発生回路と、を備えたことを特徴とする。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関するものであって、特に、内部電源電圧発生回路を複数個有する半導体集積回路装置に関する。

近年、半導体メモリは、半導体チップに複数の内部電源電圧発生回路を搭載している。チップの電源投入をする際、搭載している全ての内部電源電圧発生回路を同時に動作させると数百ｍＡ程度のピークカレントが発生する。この対策として、電源投入時には複数ある内部電源電圧発生回路を、個別、又は少数グループに分けて活性化することでピークカレントを抑制する手法が取られる。

複数の内部電源電圧発生回路を個別、又は少数グループに分けて活性化するには、予め決めた活性化の順番で各内部電源電圧発生回路を動作させる制御回路が必要である。この制御回路には、個々の内部電源電圧発生回路の出力電圧が期待値に達したか否か(セット終了の合否)を判定するレベル判定回路の出力信号が必要であり、判定に合格した場合(すなわち、期待値に達した時)、次の内部電源電圧発生回路を活性化するように構成されている。

例えば、複数の内部電源電圧発生回路を有する従来の半導体集積回路装置の構成を図８に示す。この従来の半導体集積回路装置は、半導体メモリであって、複数の内部電源電圧発生回路、すなわちＶＰＰ発生回路５、ＶＢＬＨ発生回路６、およびＶＢＢ発生回路８を備えている。これらの内部電源電圧発生回路は、ＶＲＥＦ発生回路２から発生される基準電圧ＶＲＥＦと、半導体チップの外部から入力される電源電圧ＶＣＣ、ＶＳＳ（図示せず）が入力されている。

ＶＰＰ発生回路５から発生される電圧ＶＰＰは、ワード線を駆動するのに用いられ、ＶＢＬＨ発生回路６から発生される電圧ＶＢＬＨはビット線の「Ｈ」レベルを示す電位であり、ＶＢＢ発生回路８から発生される電圧ＶＢＢは基板電位として用いられる。

ＶＲＥＦ発生回路２は、半導体チップに電源電圧ＶＣＣ、ＶＳＳが投入されると、基準電圧ＶＲＥＦを発生する。ＶＣＣＯＮ信号発生回路１０は、半導体チップに電源電圧ＶＣＣ、ＶＳＳが投入され、電源電圧ＶＣＣが所定のレベル（例えば、１．５Ｖ）に達すると「Ｈ」レベルとなる信号ＶＣＣＯＮを出力する。ＶＲＥＦタイマ１２は、ＶＣＣＯＮ信号に基づいて動作し、基準電圧ＶＲＥＦのレベルが安定した所で「Ｈ」レベルとなる信号ＶＰＰＧＯを出力する。

ＶＰＰ発生回路５は、図９に示すように、昇圧回路５ａと、レベル判定回路５ｂとを備えている。昇圧回路５ａは、信号ＶＰＰＧＯおよびレベル判定回路５ｂの出力信号ＶＰＰＬＩＭＩＴに基づいて昇圧動作を行い、電圧ＶＰＰを発生する。レベル判定回路５ｂは、基準電圧ＶＲＥＦおよび昇圧回路５ａの出力電圧ＶＰＰに基づいて動作し、電圧ＶＰＰが期待値に到達したときに「Ｈ」レベルとなる制御信号ＶＰＰＬＩＭＩＴを発生する。

このレベル判定回路５ｂの具体的な構成を図１０に示す。このレベル判定回路５ｂは、直列に接続された抵抗６１、６２と、キャパシタ６３、６５と、カレントミラー回路６４と、インバータ６６、６７とを備えている。抵抗６１は一端にＶＰＰ電圧を受け、他端が抵抗６２の一端に接続されている。そして、抵抗６２の他端は電源ＶＳＳに接続されている。抵抗６１と抵抗６２の抵抗値の比は、例えば２２：１３となるように設計されている。これは、ＶＰＰ電圧が３．５Ｖのときに、抵抗６１と、抵抗６２の接続点における電位ＶＰＰＶＲＥＦ、すなわち分圧電圧を１．３Ｖとするためである。

カレントミラー回路６４は、ＰチャネルトランジスタＰ１、Ｐ２と、ＮチャネルトランジスタＮ１、Ｎ２、Ｎ３とから構成されている。トランジスタＮ１のゲートには分圧電圧ＶＰＰＶＲＥＦが印加され、トランジスタＮ２のゲートには基準電圧ＶＲＥＦが印加される。なお、トランジスタＮ１のゲートにはキャパシタ６３が接続され、トランジスタＮ２のゲートにはキャパシタ６５が接続されている。これらのキャパシタ６３、６５は、分圧電圧ＶＰＰＶＲＥＦと基準電圧ＶＲＥＦのレベルが振動を抑制するために設けられている。

インバータ６６、６７は直列に接続され、カレントミラー回路６４のトランジスタＰ２とトランジスタＮ２の接続ノードの電圧を受け、インバータ６７から制御信号ＶＰＰＬＩＭＩＴが出力される。ＶＰＰ電圧が３．５Ｖを超えると、ＶＰＰＶＲＥＦ＞ＶＲＥＦとなり、制御信号ＶＰＰＬＩＭＩＴが、「Ｌ」レベルから「Ｈ」レベルになる。なお、この制御信号ＶＰＰＬＩＭＩＴが、「Ｈ」レベルになると、昇圧回路５ａの昇圧動作が停止する。

このようにして、ＶＰＰ発生回路５から発生された制御信号ＶＰＰＬＩＭＩＴが「Ｈ」レベルになると、ＶＰＰＧＯ信号も「Ｈ」レベルであるから、図８に示すように、制御回路１４が動作し、ＶＢＬＨ発生回路６と、制御回路１６に、「Ｈ」レベルとなった制御信号ＶＢＬＨＧＯを送出する。制御回路１４の具体的な構成を図１１に示す。この具体例に制御回路１４は、インバータ７１と、交差接続されたＮＡＮＤ回路７２、７３と、インバータ７４とを備えている。制御信号ＶＰＰＧＯはＮＡＮＤ回路７２に入力され、制御信号ＶＰＰＬＩＭＩＴはインバータ７１を介してＮＡＮＤ回路７３に入力される。ＮＡＮＤ回路７２の出力がインバータ７４を介して制御信号ＶＢＬＨＧＯとなる。この制御回路１４の動作を図１２に示す。上述の説明と図１２から分かるように、まず、制御信号ＶＰＰＧＯが「Ｈ」レベルなり、その後、制御信号ＶＰＰＬＩＭＩＴが「Ｈ」レベルになると、制御回路１４が動作し、制御信号ＶＢＬＨＧＯが「Ｈ」レベルとなる。

「Ｈ」レベルとなった制御信号ＶＢＬＨＧＯが入力されると、図８に示すように、ＶＢＬＨ発生回路６が動作し、ＶＢＬＨ電圧を発生し、このＶＢＬＨ電圧が期待値に到達すると、ＶＢＬＨ発生回路から発生される制御信号ＶＢＬＨＬＩＭＩＴが「Ｈ」レベルとなる。すると、制御回路１６が動作して、制御信号ＶＢＢＧＯのレベルを「Ｌ」から「Ｈ」にする。この「Ｈ」レベルとなった制御信号ＶＢＢＧＯはＶＢＢ発生回路８と制御回路１８に送出される。この「Ｈ」レベルとなった制御信号ＶＢＢＧＯに基づいてＶＢＢ発生回路８が動作し、ＶＢＢ電圧を発生する。このＶＢＢ電圧が期待値に到達すると、ＶＢＢ発生回路８から制御回路１８に送られる制御信号ＶＢＢＬＩＭＩＴが「Ｈ」レベルとなり、制御回路１８が動作し、半導体チップの準備が完了したことを示す制御信号ＣＨＲＤＹを出力する。

図８に示す半導体メモリの電源投入時の各種の電圧の波形図を図１３に示す。まず、電源が投入されると、電圧ＶＣＣが上昇するとともに、基準電圧ＶＲＥＦも上昇する。そして、電圧ＶＣＣが所定のレベルに到達すると、ＶＣＣＯＮ信号も急速に立ち上がり、電圧ＶＣＣおよびＶＣＣＯＮ信号のレベルは一定のレベル（例えば２．５Ｖ）になる。その後ＶＰＰＧＯ信号が立ち上がり、電圧ＶＰＰが生成されてこのＶＰＰは急速に上昇する。その後、電圧ＶＢＬＨが生成されて、急速に立ち上がる。ＶＢＬＨが立ち上がった後、電圧ＶＢＢが生成され、所定値になる。すると、制御信号ＣＨＲＤＹが「Ｈ」レベルとなる。図１３においては、ＶＰＰＧＯ、ＶＣＣ、ＶＣＣＯＮ、ＣＨＲＤＹは立ち上がった後は、一定値（例えば、ＶＣＣ＝２．５Ｖ）となる。

このように、従来の半導体集積回路装置の内部電源電圧発生回路は、常にチップ内で生成する基準電位ＶＲＥＦと内部電源電圧レベル（期待値）を比較し、自動でレベル調整をする自己整合型の回路構成になっている。このため、このレベル判定回路には電源投入後の通常動作時に期待される各種内部電源電圧値がセットされている。今までは、このレベル判定回路の出力に基づいて電源投入時の制御回路を動作させていた。

半導体メモリの電源電圧ＶＣＣの低電圧化は進んでいるが、内部電源電圧の設定値はあまり減少していない。特に昇圧回路で作られるワード線を駆動する電源ＶＰＰは、回路の構造上、電源電圧の許容最小値ＶＣＣｍｉｎでの動作が厳しい。例えば、電源電圧ＶＣＣが２．５Ｖの製品でＶＰＰが３．５Ｖの製品を作る場合、昇圧回路は１段構成の物を使用するが、この昇圧回路は、理論上ＶＣＣ（２．５Ｖ）×２以下の電圧が限界になる。実際問題として、動作速度の保証範囲とは別に、デバイスの動作保証範囲と言うものがあり、これを考慮すると、ＶＣＣ＝２．１Ｖ付近でＶＰＰ＝３．５Ｖを作る必要がある。理論上、この程度なら回路動作に問題はない。

しかしながら、電源電圧ＶＣＣが許容最小値ＶＣＣｍｉｎのときには、電源投入時の電圧ＶＰＰに関するレベル判定回路５ｂの回路しきい値を越えられない場合がある。それはチップ内で生成される基準電圧ＶＲＥＦが、製造プロセスが起因で設計期待値よりも高くなる場合である。この場合のように基準電圧ＶＲＥＦが高くなった時には、図１０から分かるように、レベル判定回路５ｂの回路しきい値が上がり、昇圧回路５ａはより高いレベルの電圧ＶＰＰを出力する必要がある。この場合は、昇圧回路は、ＶＣＣｍｉｎでの動作限界値、すなわち、ＶＣＣｍｉｎに基づいて生成される電圧の限界値を越えた電圧を出力する動作が要求されるおそれがある。昇圧回路にＶＣＣｍｉｎでの動作限界値を越えた電圧を出力する動作が要求された場合には、制御信号ＶＰＰＬＩＭＩＴはいつまでも「Ｈ」レベルならず、制御回路１４が正常動作しない。したがって、電源投入時には半導体チップが正常動作しない状態になってしまう。

基準電圧ＶＲＥＦのレベルが、製造プロセスが起因で変動するのは仕方なく、これに対してはヒューズ回路等でＶＣＣｍｉｎのレベルを調整する対策を施している。しかしながら、半導体メモリにおいては、ヒューズ回路でのレベル調整は、メモリセルを冗長セルに置き換える場合に行われる。このため、基準電圧ＶＲＥＦのレベルが、製造プロセスが起因で変動した場合は、ＶＣＣｍｉｎのレベル評価を一旦中止し、メモリセルの良否を判定した後に、ヒューズ回路等でＶＣＣｍｉｎのレベルを調整し、その後に再度ＶＣＣｍｉｎのレベル評価を再度行っていた。このため、評価工程が増えて、評価時間がかかるともに製造コストが上昇するという問題がある。

本発明は、上記事情を考慮してなされたものであって、評価工程数が増えることおよび製造コストが上昇するのを防止することのできる半導体集積回路装置を提供することを目的とする。

本発明の一態様による半導体集積回路装置は、電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第１レベルに到達した場合に第１制御信号を発生し、前記昇圧回路の出力電圧が前記第１レベルよりも高い第２レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第２制御信号を発生するレベル判定回路とを有する第１内部電源電圧発生回路と、前記昇圧開始指令および前記第１制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、前記動作開始指令に基づいて、電源電圧を発生する第２内部電源電圧発生回路と、を備えたことを特徴とする。

本発明によれば、評価工程数が増えることおよび製造コストが上昇するのを防止することができる。

本発明の実施形態を以下、図面を参照して説明する。

（第１実施形態）
本発明の第１実施形態による半導体集積回路装置の構成を図２に示す。この実施形態による半導体集積回路装置は、半導体メモリであって、ＶＲＥＦ発生回路２と、ＶＰＰ発生回路４と、ＶＢＬＨ発生回路６と、ＶＢＢ発生回路８と、ＶＣＣＯＮ信号発生回路１０と、ＶＲＥＦタイマ１２と、制御回路１４、１６、１８とを備えている。すなわち、本実施形態による半導体集積回路装置は、図８に示す従来の半導体集積回路装置において、ＶＰＰ発生回路５をＶＰＰ発生回路４に置き換えた構成となっている。したがって、本実施形態の半導体集積回路装置においては、複数の内部電源電圧発生回路、すなわちＶＰＰ発生回路５、ＶＢＬＨ発生回路６、およびＶＢＢ発生回路８を備えている。これらの内部電源電圧発生回路は、ＶＲＥＦ発生回路２から発生される基準電圧ＶＲＥＦと、半導体チップの外部から入力される電源電圧ＶＣＣ、ＶＳＳ（図示せず）が入力されている。

ＶＰＰ発生回路４の構成を図１に示す。ＶＰＰ発生回路４は、昇圧回路４ａと、レベル判定回路４ｂとを備えている。昇圧回路４ａは、ＶＲＥＦタイマ１２の出力信号ＶＰＰＧＯおよびレベル判定回路４ｂの出力信号ＶＰＰＬＩＭＩＴ２に基づいて昇圧動作を行い、電圧ＶＰＰを発生する。レベル判定回路４ｂは、基準電圧ＶＲＥＦおよび昇圧回路４ａの出力電圧ＶＰＰに基づいて動作し、昇圧回路４ａの電圧ＶＰＰが第１期待値に到達したときに「Ｈ」レベルとなる制御信号ＶＰＰＬＩＭＩＴ１を発生し制御回路１４に送出する。また、昇圧回路４ａの電圧ＶＰＰが第１期待値よりも高い第２期待値に到達したときに「Ｈ」レベルとなる制御信号ＶＰＰＬＩＭＩＴ２を発生し、昇圧回路４ａに送出する。なお、昇圧回路４ａの昇圧動作は、信号ＶＰＰＬＩＭＩＴ２が「Ｈ」レベルになると停止する。

このレベル判定回路４ｂの具体的な構成を図３（ａ）、（ｂ）に示す。このレベル判定回路４ｂは、昇圧回路用と制御回路用の２種類のレベル判定回路２０、３０を備えており、昇圧回路用のレベル判定回路２０を図３（ａ）に制御回路用のレベル判定回路３０を図３（ｂ）に示す。

昇圧回路用のレベル判定回路２０は、図３（ａ）に示すように、直列に接続された抵抗２１、２２と、キャパシタ２３、２５と、カレントミラー回路２４と、インバータ２６、２７とを備えている。抵抗２１は一端にＶＰＰ電圧を受け、他端が抵抗２２の一端に接続されている。そして、抵抗６２の他端は電源ＶＳＳに接続されている。抵抗２１と抵抗２２の抵抗値の比は、例えば２２：１３となるように設計されている。これは、ＶＰＰ電圧が３．５Ｖのときに、抵抗２１と、抵抗２２の接続点における電位ＶＰＰＶＲＥＦ、すなわち分圧電圧を１．３Ｖとするためである。カレントミラー回路２４は、ＰチャネルトランジスタＰ１、Ｐ２と、ＮチャネルトランジスタＮ１、Ｎ２、Ｎ３とから構成されている。トランジスタＮ１のゲートには分圧電圧ＶＰＰＶＲＥＦが印加され、トランジスタＮ２のゲートには基準電圧ＶＲＥＦが印加される。なお、トランジスタＮ１のゲートにはキャパシタ２３が接続され、トランジスタＮ２のゲートにはキャパシタ２５が接続されている。これらのキャパシタ２３、２５は、分圧電圧ＶＰＰＶＲＥＦと基準電圧ＶＲＥＦのレベルが振動を抑制するために設けられている。インバータ２６、２７は直列に接続され、カレントミラー回路２４のトランジスタＰ２とトランジスタＮ２の接続ノードの電圧を受け、インバータ２７から制御信号ＶＰＰＬＩＭＩＴ２が出力される。ＶＰＰ電圧が３．５Ｖを超えると、ＶＰＰＶＲＥＦ＞ＶＲＥＦとなり、制御信号ＶＰＰＬＩＭＩＴ２が、「Ｌ」レベルから「Ｈ」レベルになる。

制御回路用のレベル判定回路３０は、図３（ｂ）に示すように、直列に接続された抵抗３１、３２と、キャパシタ３３、３５と、カレントミラー回路３４と、インバータ３６、３７とを備えている。抵抗３１は一端にＶＰＰ電圧を受け、他端が抵抗３２の一端に接続されている。そして、抵抗３２の他端は電源ＶＳＳに接続されている。抵抗３１と抵抗３２の抵抗値の比は、例えば１８：１３となるように設計されている。これは、昇圧回路用のレベル判定回路２０の期待値（すなわちＶＰＰ電圧が３．５Ｖのときの電位ＶＰＰＶＲＥＦの値（＝１．３Ｖ））よりも低い期待値で制御回路用のレベル判定回路３０が動作するようにするためである。カレントミラー回路３４は、ＰチャネルトランジスタＰ１、Ｐ２と、ＮチャネルトランジスタＮ１、Ｎ２、Ｎ３とから構成されている。トランジスタＮ１のゲートには分圧電圧ＶＰＰＶＲＥＦＰＷが印加され、トランジスタＮ２のゲートには基準電圧ＶＲＥＦが印加される。なお、トランジスタＮ１のゲートにはキャパシタ３３が接続され、トランジスタＮ２のゲートにはキャパシタ３５が接続されている。これらのキャパシタ３３、３５は、分圧電圧ＶＰＰＶＲＥＦＰＷと基準電圧ＶＲＥＦのレベルが振動を抑制するために設けられている。インバータ３６、３７は直列に接続され、カレントミラー回路３４のトランジスタＰ２とトランジスタＮ２の接続ノードの電圧を受け、インバータ３７から制御信号ＶＰＰＬＩＭＩＴ１が出力される。ＶＰＰ電圧が３．５Ｖより小さな値で、ＶＰＰＶＲＥＦＰＷ＞ＶＲＥＦとなり、制御信号ＶＰＰＬＩＭＩＴ１が、「Ｌ」レベルから「Ｈ」レベルになる。

昇圧回路４ａの一具体例の構成を図４に示す。この具体例の昇圧回路４０は、制御信号ＶＰＰＬＩＭＩＴ２を反転するインバータ４１と、リングオシレータ４２と、リングオシレータ４２の出力を反転するインバータ４３と、キャパシタ４４と、Ｎチャネルトランジスタ４５、４６とを備えている。リングオシレータ４２は、インバータ４１の出力、制御信号ＶＰＰＧＯ、およびリングオシレータ４２の出力を受けてＮＡＮＤ動作するＮＡＮＤ回路と、ＮＡＮＤ回路の出力を受る直列接続された複数段のインバータと、各インバータ間およびＮＡＮＤ回路と入力段のインバータ間にはキャパシタが設けられている。インバータ４３の出力はキャパシタ４４の一端に入力される。キャパシタ４４の他端はノードＰＭＰに接続されている。ノードＰＭＰには、トランジスタ４５のソースと、トランジスタ４６のドレインが接続されている。トランジスタ４５のゲートはトランジスタ４５のドレインに接続され、このドレインは駆動電圧ＶＣＣに接続されている。また、トランジスタ４６のゲートはトランジスタ４６のドレインに接続され、トランジスタ４６のソースから電源電圧ＶＰＰが出力される。

この昇圧回路４０の動作を図５に示す。ＶＰＰＧＯ信号が「Ｈ」レベルになると、昇圧回路４０は動作を開始し、インバータ４３からパルス出力ＲＩＮＧ−ｏｕｔが出力される。インバータ４３の出力ＲＩＮＧ−ｏｕｔが「Ｌ」レベルの期間は、トランジスタ４５の閾値電圧をＶｔｈとすると、ノードＰＭＰの電位は、トランジスタ４５によって、ＶＣＣ−Ｖｔｈまで充電される。パルス出力ＲＩＮＧ−ｏｕｔが「Ｈ」レベルの期間中は、ノードＰＭＰはＶＣＣ−Ｖｔｈ＋ＶＣＣのレベルまで昇圧されると同時に、電荷が電源線に流れる。

ＶＰＰ発生回路４から発生される電圧ＶＰＰは、ワード線を駆動するのに用いられ、ＶＢＬＨ発生回路６から発生される電圧ＶＢＬＨはビット線の「Ｈ」レベルを示す電位であり、ＶＢＢ発生回路８から発生される電圧ＶＢＢは基板電位として用いられる。

ＶＲＥＦ発生回路２は、半導体チップに電源電圧ＶＣＣ、ＶＳＳが投入されると、基準電圧ＶＲＥＦを発生する。ＶＣＣＯＮ信号発生回路１０は、半導体チップに電源電圧ＶＣＣ、ＶＳＳが投入され、電源電圧ＶＣＣが所定のレベル（例えば、１．５Ｖ）に達すると「Ｈ」レベルとなる信号ＶＣＣＯＮを出力する。ＶＲＥＦタイマ１２は、ＶＣＣＯＮ信号に基づいて動作し、基準電圧ＶＲＥＦのレベルが安定した所で「Ｈ」レベルとなる信号ＶＰＰＧＯを出力する。

次に、ＶＰＰ発生回路４の動作を、図６を参照して説明する。

電源ＶＣＣ、ＶＳＳが半導体チップの外部から投入されると、電圧ＶＣＣが上昇するとともに、基準電圧ＶＲＥＦも上昇する。このとき、ＶＰＰも上昇する。そして、基準電圧が所定値（１．３Ｖ）になると、ＶＲＥＦタイマ１２から「Ｈ」レベルとなる信号ＶＰＰＧＯが出力され、昇圧回路４ａが昇圧を開始し、電圧ＶＰＰが上昇する。図６に示すように、時刻ｔ１でＶＰＰが例えば３．１Ｖに到達すると、制御回路用のレベル判定回路３０のカレントミラー回路３４に入力される信号ＶＰＰＶＲＥＦＰＷのレベルは、３．１Ｖ×１３／（１３＋１８）＝１．３Ｖとなり、基準電圧ＶＲＥＦ（１．３Ｖ）に等しくなる。すると、制御回路用のレベル判定回路３０から「Ｈ」レベルの制御信号ＶＰＰＬＩＭＩＴ１が出力され、制御回路１４に送出される。これにより、制御回路１４が動作を開始する。

一方、昇圧回路用のレベル判定回路２０のカレントミラー回路２４に入力される電位ＶＰＰＶＲＥＦも、電圧ＶＰＰの上昇に応じて上昇する。そして、電圧ＶＰＰのレベルが３．５Ｖに到達すると、電位ＶＰＰＶＲＥＦは、３．５Ｖ×１３／（１３＋２２）＝１．３Ｖとなり、基準電圧ＶＲＥＦに等しくなる。すると、昇圧回路用のレベル判定回路３０から「Ｈ」レベルとなる制御信号ＶＰＰＬＩＭＩＴ２が出力され、昇圧回路４ａの昇圧動作が停止する。

このようにして、ＶＰＰ発生回路４から発生された制御信号ＶＰＰＬＩＭＩＴ１が「Ｈ」レベルになると、ＶＰＰＧＯ信号も「Ｈ」レベルであるから、図８に示すように、制御回路１４が動作し、ＶＢＬＨ発生回路６と、制御回路１６に、「Ｈ」レベルとなった制御信号ＶＢＬＨＧＯを送出する。

「Ｈ」レベルとなった制御信号ＶＢＬＨＧＯが入力されると、図１に示すように、ＶＢＬＨ発生回路６が動作し、ＶＢＬＨ電圧を発生し、このＶＢＬＨ電圧が期待値に到達すると、ＶＢＬＨ発生回路から発生される制御信号ＶＢＬＨＬＩＭＩＴが「Ｈ」レベルとなる。すると、制御回路１６が動作して、制御信号ＶＢＢＧＯのレベルを「Ｌ」から「Ｈ」にする。この「Ｈ」レベルとなった制御信号ＶＢＢＧＯはＶＢＢ発生回路８と制御回路１８に送出される。この「Ｈ」レベルとなった制御信号ＶＢＢＧＯに基づいてＶＢＢ発生回路８が動作し、ＶＢＢ電圧を発生する。このＶＢＢ電圧が期待値に到達すると、ＶＢＢ発生回路８から制御回路１８に送られる制御信号ＶＢＢＬＩＭＩＴが「Ｈ」レベルとなり、制御回路１８が動作し、半導体チップの準備が完了したことを示す制御信号ＣＨＲＤＹを出力する。

以上説明したように、本実施形態によれば、レベル判定回路４ｂに制御回路用と昇圧回路用の２つの期待値が設けられ、制御回路用の期待値が昇圧回路用の期待値よりも低く設定されている。このため、製造プロセスが起因して基準電圧ＶＲＥＦが上昇しても、制御回路１４が動作することが可能となり、ＶＣＣｍｉｎの評価での動作マージンが十分確保することができる。これにより、ＶＲＥＦ電位をトリム調整する前に、ＶＣＣｍｉｎの評価を行うことが可能となり、評価工程が増えることおよび製造コストが上昇することを防止することができる。

（第２実施形態）
次に、本発明の第２実施形態による半導体集積回路装置を、図７を参照して説明する。本実施形態の半導体集積回路装置は、第１実施形態の半導体集積回路装置において、ＶＰＰ発生回路４のレベル判定回路２０、３０を、図７に示すレベル判定回路５０に置き換えた構成となっている。このレベル判定回路５０は、図３（ａ）、（ｂ）に示すレベル判定回路２０、３０の抵抗２１、２２、３１、３２を直列に接続された抵抗５１、５２、５３に置き換えた構成となっている。そして、抵抗５１、５２、５３の抵抗値は、例えば、電圧ＶＰＰが３．１ＶのときにＶＰＰＶＲＥＦＰＷが１．３Ｖ、電圧ＶＰＰが３．５ＶのときにＶＰＰＶＲＥＦが１．３Ｖとなるように決定されればよい。

この実施形態は、抵抗が共有されているので、第１実施形態に比べて、レイアウトサイズが小さくなり、消費電流も少なくなる。

なお、この実施形態も第１実施形態と同様に、製造プロセスが起因して基準電圧ＶＲＥＦが上昇しても、制御回路１４が動作することが可能となり、ＶＣＣｍｉｎの評価での動作マージンが十分確保することができる。これにより、ＶＲＥＦ電位をトリム調整する前に、ＶＣＣｍｉｎの評価を行うことが可能となり、評価工程が増えることおよび製造コストが上昇することを防止することができる。

本発明の第１実施形態による半導体集積回路装置のＶＰＰ発生回路の構成を示すブロック図。 本発明の第１実施形態による半導体集積回路装置の構成を示すブロック図。 第１実施形態に係るレベル判定回路の一具体例の構成を示す回路図。 第１実施形態に係る昇圧回路の一具体例の構成を示す回路図。 図４に示す昇圧回路の動作を説明する波形図。 第１実施形態に係るレベル判定回路の動作を説明する図。 第２実施形態に係るレベル判定回路の一具体例の構成を示す回路図。 従来の半導体集積回路装置の構成を示すブロック図。 従来の半導体集積回路装置のＶＰＰ発生回路の構成を示すブロック図。 従来のレベル判定回路の構成を示す回路図。 制御回路の構成を示す回路図。 制御回路の動作を説明する波形図。 従来の半導体集積回路装置の動作を説明する波形図。

符号の説明

２ ＶＲＥＦ発生回路
４ ＶＰＰ発生回路
４ａ 昇圧回路
４ｂ レベル判定回路
６ ＶＢＬＨ発生回路
８ ＶＢＢ発生回路
１０ ＶＣＣＯＮ信号発生回路
１２ ＶＲＥＦタイマ
１４ 制御回路
１６ 制御回路
１８ 制御回路
２０ 昇圧回路用レベル判定回路
３０ 制御回路用レベル判定回路

Claims (4)

1. 電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第１レベルに到達した場合に第１制御信号を発生し、前記昇圧回路の出力電圧が前記第１レベルよりも高い第２レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第２制御信号を発生するレベル判定回路とを有する第１内部電源電圧発生回路と、
   前記昇圧開始指令および前記第１制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、
   前記動作開始指令に基づいて、電源電圧を発生する第２内部電源電圧発生回路と、
   を備えたことを特徴とする半導体集積回路装置。
2. 前記レベル判定回路は、
   前記昇圧回路の出力電圧を分圧する第１分圧回路と、
   前記第１分圧回路の出力電圧と基準電圧を比較し、前記昇圧回路の出力電圧が前記第１レベルに到達した場合に前記第１制御信号を出力する第１比較回路と、
   前記昇圧回路の出力電圧を分圧する第２分圧回路と、
   前記第２分圧回路の出力電圧と基準電圧を比較し、前記昇圧回路の出力電圧が前記第２レベルに到達した場合に前記第２制御信号を出力する第２比較回路と、
   を備えたことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１および第２比較回路はカレントミラー回路を含むことを特徴とする請求項２記載の半導体集積回路装置。
4. 前記半導体集積回路装置は、半導体メモリであって、前記第１内部電源電圧発生回路の発生電圧は、ワード線の駆動電圧として用いられることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。

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