JP2005122837A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】 評価工程数が増えることおよび製造コストが上昇するのを防止することを可能にする。
【解決手段】 電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第1レベルに到達した場合に第1制御信号を発生し、前記昇圧回路の出力電圧が前記第1レベルよりも高い第2レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第2制御信号を発生するレベル判定回路とを有する第1内部電源電圧発生回路と、前記昇圧開始指令および前記第1制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、前記動作開始指令に基づいて、電源電圧を発生する第2内部電源電圧発生回路と、を備えたことを特徴とする。
【選択図】 図1
【解決手段】 電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第1レベルに到達した場合に第1制御信号を発生し、前記昇圧回路の出力電圧が前記第1レベルよりも高い第2レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第2制御信号を発生するレベル判定回路とを有する第1内部電源電圧発生回路と、前記昇圧開始指令および前記第1制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、前記動作開始指令に基づいて、電源電圧を発生する第2内部電源電圧発生回路と、を備えたことを特徴とする。
【選択図】 図1
Description
本発明は、半導体集積回路装置に関するものであって、特に、内部電源電圧発生回路を複数個有する半導体集積回路装置に関する。
近年、半導体メモリは、半導体チップに複数の内部電源電圧発生回路を搭載している。チップの電源投入をする際、搭載している全ての内部電源電圧発生回路を同時に動作させると数百mA程度のピークカレントが発生する。この対策として、電源投入時には複数ある内部電源電圧発生回路を、個別、又は少数グループに分けて活性化することでピークカレントを抑制する手法が取られる。
複数の内部電源電圧発生回路を個別、又は少数グループに分けて活性化するには、予め決めた活性化の順番で各内部電源電圧発生回路を動作させる制御回路が必要である。この制御回路には、個々の内部電源電圧発生回路の出力電圧が期待値に達したか否か(セット終了の合否)を判定するレベル判定回路の出力信号が必要であり、判定に合格した場合(すなわち、期待値に達した時)、次の内部電源電圧発生回路を活性化するように構成されている。
例えば、複数の内部電源電圧発生回路を有する従来の半導体集積回路装置の構成を図8に示す。この従来の半導体集積回路装置は、半導体メモリであって、複数の内部電源電圧発生回路、すなわちVPP発生回路5、VBLH発生回路6、およびVBB発生回路8を備えている。これらの内部電源電圧発生回路は、VREF発生回路2から発生される基準電圧VREFと、半導体チップの外部から入力される電源電圧VCC、VSS(図示せず)が入力されている。
VPP発生回路5から発生される電圧VPPは、ワード線を駆動するのに用いられ、VBLH発生回路6から発生される電圧VBLHはビット線の「H」レベルを示す電位であり、VBB発生回路8から発生される電圧VBBは基板電位として用いられる。
VREF発生回路2は、半導体チップに電源電圧VCC、VSSが投入されると、基準電圧VREFを発生する。VCCON信号発生回路10は、半導体チップに電源電圧VCC、VSSが投入され、電源電圧VCCが所定のレベル(例えば、1.5V)に達すると「H」レベルとなる信号VCCONを出力する。VREFタイマ12は、VCCON信号に基づいて動作し、基準電圧VREFのレベルが安定した所で「H」レベルとなる信号VPPGOを出力する。
VPP発生回路5は、図9に示すように、昇圧回路5aと、レベル判定回路5bとを備えている。昇圧回路5aは、信号VPPGOおよびレベル判定回路5bの出力信号VPPLIMITに基づいて昇圧動作を行い、電圧VPPを発生する。レベル判定回路5bは、基準電圧VREFおよび昇圧回路5aの出力電圧VPPに基づいて動作し、電圧VPPが期待値に到達したときに「H」レベルとなる制御信号VPPLIMITを発生する。
このレベル判定回路5bの具体的な構成を図10に示す。このレベル判定回路5bは、直列に接続された抵抗61、62と、キャパシタ63、65と、カレントミラー回路64と、インバータ66、67とを備えている。抵抗61は一端にVPP電圧を受け、他端が抵抗62の一端に接続されている。そして、抵抗62の他端は電源VSSに接続されている。抵抗61と抵抗62の抵抗値の比は、例えば22:13となるように設計されている。これは、VPP電圧が3.5Vのときに、抵抗61と、抵抗62の接続点における電位VPPVREF、すなわち分圧電圧を1.3Vとするためである。
カレントミラー回路64は、PチャネルトランジスタP1、P2と、NチャネルトランジスタN1、N2、N3とから構成されている。トランジスタN1のゲートには分圧電圧VPPVREFが印加され、トランジスタN2のゲートには基準電圧VREFが印加される。なお、トランジスタN1のゲートにはキャパシタ63が接続され、トランジスタN2のゲートにはキャパシタ65が接続されている。これらのキャパシタ63、65は、分圧電圧VPPVREFと基準電圧VREFのレベルが振動を抑制するために設けられている。
インバータ66、67は直列に接続され、カレントミラー回路64のトランジスタP2とトランジスタN2の接続ノードの電圧を受け、インバータ67から制御信号VPPLIMITが出力される。VPP電圧が3.5Vを超えると、VPPVREF>VREFとなり、制御信号VPPLIMITが、「L」レベルから「H」レベルになる。なお、この制御信号VPPLIMITが、「H」レベルになると、昇圧回路5aの昇圧動作が停止する。
このようにして、VPP発生回路5から発生された制御信号VPPLIMITが「H」レベルになると、VPPGO信号も「H」レベルであるから、図8に示すように、制御回路14が動作し、VBLH発生回路6と、制御回路16に、「H」レベルとなった制御信号VBLHGOを送出する。制御回路14の具体的な構成を図11に示す。この具体例に制御回路14は、インバータ71と、交差接続されたNAND回路72、73と、インバータ74とを備えている。制御信号VPPGOはNAND回路72に入力され、制御信号VPPLIMITはインバータ71を介してNAND回路73に入力される。NAND回路72の出力がインバータ74を介して制御信号VBLHGOとなる。この制御回路14の動作を図12に示す。上述の説明と図12から分かるように、まず、制御信号VPPGOが「H」レベルなり、その後、制御信号VPPLIMITが「H」レベルになると、制御回路14が動作し、制御信号VBLHGOが「H」レベルとなる。
「H」レベルとなった制御信号VBLHGOが入力されると、図8に示すように、VBLH発生回路6が動作し、VBLH電圧を発生し、このVBLH電圧が期待値に到達すると、VBLH発生回路から発生される制御信号VBLHLIMITが「H」レベルとなる。すると、制御回路16が動作して、制御信号VBBGOのレベルを「L」から「H」にする。この「H」レベルとなった制御信号VBBGOはVBB発生回路8と制御回路18に送出される。この「H」レベルとなった制御信号VBBGOに基づいてVBB発生回路8が動作し、VBB電圧を発生する。このVBB電圧が期待値に到達すると、VBB発生回路8から制御回路18に送られる制御信号VBBLIMITが「H」レベルとなり、制御回路18が動作し、半導体チップの準備が完了したことを示す制御信号CHRDYを出力する。
図8に示す半導体メモリの電源投入時の各種の電圧の波形図を図13に示す。まず、電源が投入されると、電圧VCCが上昇するとともに、基準電圧VREFも上昇する。そして、電圧VCCが所定のレベルに到達すると、VCCON信号も急速に立ち上がり、電圧VCCおよびVCCON信号のレベルは一定のレベル(例えば2.5V)になる。その後VPPGO信号が立ち上がり、電圧VPPが生成されてこのVPPは急速に上昇する。その後、電圧VBLHが生成されて、急速に立ち上がる。VBLHが立ち上がった後、電圧VBBが生成され、所定値になる。すると、制御信号CHRDYが「H」レベルとなる。図13においては、VPPGO、VCC、VCCON、CHRDYは立ち上がった後は、一定値(例えば、VCC=2.5V)となる。
このように、従来の半導体集積回路装置の内部電源電圧発生回路は、常にチップ内で生成する基準電位VREFと内部電源電圧レベル(期待値)を比較し、自動でレベル調整をする自己整合型の回路構成になっている。このため、このレベル判定回路には電源投入後の通常動作時に期待される各種内部電源電圧値がセットされている。今までは、このレベル判定回路の出力に基づいて電源投入時の制御回路を動作させていた。
半導体メモリの電源電圧VCCの低電圧化は進んでいるが、内部電源電圧の設定値はあまり減少していない。特に昇圧回路で作られるワード線を駆動する電源VPPは、回路の構造上、電源電圧の許容最小値VCCminでの動作が厳しい。例えば、電源電圧VCCが2.5Vの製品でVPPが3.5Vの製品を作る場合、昇圧回路は1段構成の物を使用するが、この昇圧回路は、理論上VCC(2.5V)×2以下の電圧が限界になる。実際問題として、動作速度の保証範囲とは別に、デバイスの動作保証範囲と言うものがあり、これを考慮すると、VCC=2.1V付近でVPP=3.5Vを作る必要がある。理論上、この程度なら回路動作に問題はない。
しかしながら、電源電圧VCCが許容最小値VCCminのときには、電源投入時の電圧VPPに関するレベル判定回路5bの回路しきい値を越えられない場合がある。それはチップ内で生成される基準電圧VREFが、製造プロセスが起因で設計期待値よりも高くなる場合である。この場合のように基準電圧VREFが高くなった時には、図10から分かるように、レベル判定回路5bの回路しきい値が上がり、昇圧回路5aはより高いレベルの電圧VPPを出力する必要がある。この場合は、昇圧回路は、VCCminでの動作限界値、すなわち、VCCminに基づいて生成される電圧の限界値を越えた電圧を出力する動作が要求されるおそれがある。昇圧回路にVCCminでの動作限界値を越えた電圧を出力する動作が要求された場合には、制御信号VPPLIMITはいつまでも「H」レベルならず、制御回路14が正常動作しない。したがって、電源投入時には半導体チップが正常動作しない状態になってしまう。
基準電圧VREFのレベルが、製造プロセスが起因で変動するのは仕方なく、これに対してはヒューズ回路等でVCCminのレベルを調整する対策を施している。しかしながら、半導体メモリにおいては、ヒューズ回路でのレベル調整は、メモリセルを冗長セルに置き換える場合に行われる。このため、基準電圧VREFのレベルが、製造プロセスが起因で変動した場合は、VCCminのレベル評価を一旦中止し、メモリセルの良否を判定した後に、ヒューズ回路等でVCCminのレベルを調整し、その後に再度VCCminのレベル評価を再度行っていた。このため、評価工程が増えて、評価時間がかかるともに製造コストが上昇するという問題がある。
本発明は、上記事情を考慮してなされたものであって、評価工程数が増えることおよび製造コストが上昇するのを防止することのできる半導体集積回路装置を提供することを目的とする。
本発明の一態様による半導体集積回路装置は、電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第1レベルに到達した場合に第1制御信号を発生し、前記昇圧回路の出力電圧が前記第1レベルよりも高い第2レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第2制御信号を発生するレベル判定回路とを有する第1内部電源電圧発生回路と、前記昇圧開始指令および前記第1制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、前記動作開始指令に基づいて、電源電圧を発生する第2内部電源電圧発生回路と、を備えたことを特徴とする。
本発明によれば、評価工程数が増えることおよび製造コストが上昇するのを防止することができる。
本発明の実施形態を以下、図面を参照して説明する。
(第1実施形態)
本発明の第1実施形態による半導体集積回路装置の構成を図2に示す。この実施形態による半導体集積回路装置は、半導体メモリであって、VREF発生回路2と、VPP発生回路4と、VBLH発生回路6と、VBB発生回路8と、VCCON信号発生回路10と、VREFタイマ12と、制御回路14、16、18とを備えている。すなわち、本実施形態による半導体集積回路装置は、図8に示す従来の半導体集積回路装置において、VPP発生回路5をVPP発生回路4に置き換えた構成となっている。したがって、本実施形態の半導体集積回路装置においては、複数の内部電源電圧発生回路、すなわちVPP発生回路5、VBLH発生回路6、およびVBB発生回路8を備えている。これらの内部電源電圧発生回路は、VREF発生回路2から発生される基準電圧VREFと、半導体チップの外部から入力される電源電圧VCC、VSS(図示せず)が入力されている。
本発明の第1実施形態による半導体集積回路装置の構成を図2に示す。この実施形態による半導体集積回路装置は、半導体メモリであって、VREF発生回路2と、VPP発生回路4と、VBLH発生回路6と、VBB発生回路8と、VCCON信号発生回路10と、VREFタイマ12と、制御回路14、16、18とを備えている。すなわち、本実施形態による半導体集積回路装置は、図8に示す従来の半導体集積回路装置において、VPP発生回路5をVPP発生回路4に置き換えた構成となっている。したがって、本実施形態の半導体集積回路装置においては、複数の内部電源電圧発生回路、すなわちVPP発生回路5、VBLH発生回路6、およびVBB発生回路8を備えている。これらの内部電源電圧発生回路は、VREF発生回路2から発生される基準電圧VREFと、半導体チップの外部から入力される電源電圧VCC、VSS(図示せず)が入力されている。
VPP発生回路4の構成を図1に示す。VPP発生回路4は、昇圧回路4aと、レベル判定回路4bとを備えている。昇圧回路4aは、VREFタイマ12の出力信号VPPGOおよびレベル判定回路4bの出力信号VPPLIMIT2に基づいて昇圧動作を行い、電圧VPPを発生する。レベル判定回路4bは、基準電圧VREFおよび昇圧回路4aの出力電圧VPPに基づいて動作し、昇圧回路4aの電圧VPPが第1期待値に到達したときに「H」レベルとなる制御信号VPPLIMIT1を発生し制御回路14に送出する。また、昇圧回路4aの電圧VPPが第1期待値よりも高い第2期待値に到達したときに「H」レベルとなる制御信号VPPLIMIT2を発生し、昇圧回路4aに送出する。なお、昇圧回路4aの昇圧動作は、信号VPPLIMIT2が「H」レベルになると停止する。
このレベル判定回路4bの具体的な構成を図3(a)、(b)に示す。このレベル判定回路4bは、昇圧回路用と制御回路用の2種類のレベル判定回路20、30を備えており、昇圧回路用のレベル判定回路20を図3(a)に制御回路用のレベル判定回路30を図3(b)に示す。
昇圧回路用のレベル判定回路20は、図3(a)に示すように、直列に接続された抵抗21、22と、キャパシタ23、25と、カレントミラー回路24と、インバータ26、27とを備えている。抵抗21は一端にVPP電圧を受け、他端が抵抗22の一端に接続されている。そして、抵抗62の他端は電源VSSに接続されている。抵抗21と抵抗22の抵抗値の比は、例えば22:13となるように設計されている。これは、VPP電圧が3.5Vのときに、抵抗21と、抵抗22の接続点における電位VPPVREF、すなわち分圧電圧を1.3Vとするためである。カレントミラー回路24は、PチャネルトランジスタP1、P2と、NチャネルトランジスタN1、N2、N3とから構成されている。トランジスタN1のゲートには分圧電圧VPPVREFが印加され、トランジスタN2のゲートには基準電圧VREFが印加される。なお、トランジスタN1のゲートにはキャパシタ23が接続され、トランジスタN2のゲートにはキャパシタ25が接続されている。これらのキャパシタ23、25は、分圧電圧VPPVREFと基準電圧VREFのレベルが振動を抑制するために設けられている。インバータ26、27は直列に接続され、カレントミラー回路24のトランジスタP2とトランジスタN2の接続ノードの電圧を受け、インバータ27から制御信号VPPLIMIT2が出力される。VPP電圧が3.5Vを超えると、VPPVREF>VREFとなり、制御信号VPPLIMIT2が、「L」レベルから「H」レベルになる。
制御回路用のレベル判定回路30は、図3(b)に示すように、直列に接続された抵抗31、32と、キャパシタ33、35と、カレントミラー回路34と、インバータ36、37とを備えている。抵抗31は一端にVPP電圧を受け、他端が抵抗32の一端に接続されている。そして、抵抗32の他端は電源VSSに接続されている。抵抗31と抵抗32の抵抗値の比は、例えば18:13となるように設計されている。これは、昇圧回路用のレベル判定回路20の期待値(すなわちVPP電圧が3.5Vのときの電位VPPVREFの値(=1.3V))よりも低い期待値で制御回路用のレベル判定回路30が動作するようにするためである。カレントミラー回路34は、PチャネルトランジスタP1、P2と、NチャネルトランジスタN1、N2、N3とから構成されている。トランジスタN1のゲートには分圧電圧VPPVREFPWが印加され、トランジスタN2のゲートには基準電圧VREFが印加される。なお、トランジスタN1のゲートにはキャパシタ33が接続され、トランジスタN2のゲートにはキャパシタ35が接続されている。これらのキャパシタ33、35は、分圧電圧VPPVREFPWと基準電圧VREFのレベルが振動を抑制するために設けられている。インバータ36、37は直列に接続され、カレントミラー回路34のトランジスタP2とトランジスタN2の接続ノードの電圧を受け、インバータ37から制御信号VPPLIMIT1が出力される。VPP電圧が3.5Vより小さな値で、VPPVREFPW>VREFとなり、制御信号VPPLIMIT1が、「L」レベルから「H」レベルになる。
昇圧回路4aの一具体例の構成を図4に示す。この具体例の昇圧回路40は、制御信号VPPLIMIT2を反転するインバータ41と、リングオシレータ42と、リングオシレータ42の出力を反転するインバータ43と、キャパシタ44と、Nチャネルトランジスタ45、46とを備えている。リングオシレータ42は、インバータ41の出力、制御信号VPPGO、およびリングオシレータ42の出力を受けてNAND動作するNAND回路と、NAND回路の出力を受る直列接続された複数段のインバータと、各インバータ間およびNAND回路と入力段のインバータ間にはキャパシタが設けられている。インバータ43の出力はキャパシタ44の一端に入力される。キャパシタ44の他端はノードPMPに接続されている。ノードPMPには、トランジスタ45のソースと、トランジスタ46のドレインが接続されている。トランジスタ45のゲートはトランジスタ45のドレインに接続され、このドレインは駆動電圧VCCに接続されている。また、トランジスタ46のゲートはトランジスタ46のドレインに接続され、トランジスタ46のソースから電源電圧VPPが出力される。
この昇圧回路40の動作を図5に示す。VPPGO信号が「H」レベルになると、昇圧回路40は動作を開始し、インバータ43からパルス出力RING−outが出力される。インバータ43の出力RING−outが「L」レベルの期間は、トランジスタ45の閾値電圧をVthとすると、ノードPMPの電位は、トランジスタ45によって、VCC−Vthまで充電される。パルス出力RING−outが「H」レベルの期間中は、ノードPMPはVCC−Vth+VCCのレベルまで昇圧されると同時に、電荷が電源線に流れる。
VPP発生回路4から発生される電圧VPPは、ワード線を駆動するのに用いられ、VBLH発生回路6から発生される電圧VBLHはビット線の「H」レベルを示す電位であり、VBB発生回路8から発生される電圧VBBは基板電位として用いられる。
VREF発生回路2は、半導体チップに電源電圧VCC、VSSが投入されると、基準電圧VREFを発生する。VCCON信号発生回路10は、半導体チップに電源電圧VCC、VSSが投入され、電源電圧VCCが所定のレベル(例えば、1.5V)に達すると「H」レベルとなる信号VCCONを出力する。VREFタイマ12は、VCCON信号に基づいて動作し、基準電圧VREFのレベルが安定した所で「H」レベルとなる信号VPPGOを出力する。
次に、VPP発生回路4の動作を、図6を参照して説明する。
電源VCC、VSSが半導体チップの外部から投入されると、電圧VCCが上昇するとともに、基準電圧VREFも上昇する。このとき、VPPも上昇する。そして、基準電圧が所定値(1.3V)になると、VREFタイマ12から「H」レベルとなる信号VPPGOが出力され、昇圧回路4aが昇圧を開始し、電圧VPPが上昇する。図6に示すように、時刻t1でVPPが例えば3.1Vに到達すると、制御回路用のレベル判定回路30のカレントミラー回路34に入力される信号VPPVREFPWのレベルは、3.1V×13/(13+18)=1.3Vとなり、基準電圧VREF(1.3V)に等しくなる。すると、制御回路用のレベル判定回路30から「H」レベルの制御信号VPPLIMIT1が出力され、制御回路14に送出される。これにより、制御回路14が動作を開始する。
一方、昇圧回路用のレベル判定回路20のカレントミラー回路24に入力される電位VPPVREFも、電圧VPPの上昇に応じて上昇する。そして、電圧VPPのレベルが3.5Vに到達すると、電位VPPVREFは、3.5V×13/(13+22)=1.3Vとなり、基準電圧VREFに等しくなる。すると、昇圧回路用のレベル判定回路30から「H」レベルとなる制御信号VPPLIMIT2が出力され、昇圧回路4aの昇圧動作が停止する。
このようにして、VPP発生回路4から発生された制御信号VPPLIMIT1が「H」レベルになると、VPPGO信号も「H」レベルであるから、図8に示すように、制御回路14が動作し、VBLH発生回路6と、制御回路16に、「H」レベルとなった制御信号VBLHGOを送出する。
「H」レベルとなった制御信号VBLHGOが入力されると、図1に示すように、VBLH発生回路6が動作し、VBLH電圧を発生し、このVBLH電圧が期待値に到達すると、VBLH発生回路から発生される制御信号VBLHLIMITが「H」レベルとなる。すると、制御回路16が動作して、制御信号VBBGOのレベルを「L」から「H」にする。この「H」レベルとなった制御信号VBBGOはVBB発生回路8と制御回路18に送出される。この「H」レベルとなった制御信号VBBGOに基づいてVBB発生回路8が動作し、VBB電圧を発生する。このVBB電圧が期待値に到達すると、VBB発生回路8から制御回路18に送られる制御信号VBBLIMITが「H」レベルとなり、制御回路18が動作し、半導体チップの準備が完了したことを示す制御信号CHRDYを出力する。
以上説明したように、本実施形態によれば、レベル判定回路4bに制御回路用と昇圧回路用の2つの期待値が設けられ、制御回路用の期待値が昇圧回路用の期待値よりも低く設定されている。このため、製造プロセスが起因して基準電圧VREFが上昇しても、制御回路14が動作することが可能となり、VCCminの評価での動作マージンが十分確保することができる。これにより、VREF電位をトリム調整する前に、VCCminの評価を行うことが可能となり、評価工程が増えることおよび製造コストが上昇することを防止することができる。
(第2実施形態)
次に、本発明の第2実施形態による半導体集積回路装置を、図7を参照して説明する。本実施形態の半導体集積回路装置は、第1実施形態の半導体集積回路装置において、VPP発生回路4のレベル判定回路20、30を、図7に示すレベル判定回路50に置き換えた構成となっている。このレベル判定回路50は、図3(a)、(b)に示すレベル判定回路20、30の抵抗21、22、31、32を直列に接続された抵抗51、52、53に置き換えた構成となっている。そして、抵抗51、52、53の抵抗値は、例えば、電圧VPPが3.1VのときにVPPVREFPWが1.3V、電圧VPPが3.5VのときにVPPVREFが1.3Vとなるように決定されればよい。
次に、本発明の第2実施形態による半導体集積回路装置を、図7を参照して説明する。本実施形態の半導体集積回路装置は、第1実施形態の半導体集積回路装置において、VPP発生回路4のレベル判定回路20、30を、図7に示すレベル判定回路50に置き換えた構成となっている。このレベル判定回路50は、図3(a)、(b)に示すレベル判定回路20、30の抵抗21、22、31、32を直列に接続された抵抗51、52、53に置き換えた構成となっている。そして、抵抗51、52、53の抵抗値は、例えば、電圧VPPが3.1VのときにVPPVREFPWが1.3V、電圧VPPが3.5VのときにVPPVREFが1.3Vとなるように決定されればよい。
この実施形態は、抵抗が共有されているので、第1実施形態に比べて、レイアウトサイズが小さくなり、消費電流も少なくなる。
なお、この実施形態も第1実施形態と同様に、製造プロセスが起因して基準電圧VREFが上昇しても、制御回路14が動作することが可能となり、VCCminの評価での動作マージンが十分確保することができる。これにより、VREF電位をトリム調整する前に、VCCminの評価を行うことが可能となり、評価工程が増えることおよび製造コストが上昇することを防止することができる。
2 VREF発生回路
4 VPP発生回路
4a 昇圧回路
4b レベル判定回路
6 VBLH発生回路
8 VBB発生回路
10 VCCON信号発生回路
12 VREFタイマ
14 制御回路
16 制御回路
18 制御回路
20 昇圧回路用レベル判定回路
30 制御回路用レベル判定回路
4 VPP発生回路
4a 昇圧回路
4b レベル判定回路
6 VBLH発生回路
8 VBB発生回路
10 VCCON信号発生回路
12 VREFタイマ
14 制御回路
16 制御回路
18 制御回路
20 昇圧回路用レベル判定回路
30 制御回路用レベル判定回路
Claims (4)
- 電源投入後の昇圧開始指令に基づいて昇圧動作をする昇圧回路と、前記昇圧回路の出力電圧が第1レベルに到達した場合に第1制御信号を発生し、前記昇圧回路の出力電圧が前記第1レベルよりも高い第2レベルに到達した場合に、前記昇圧回路の昇圧動作を停止する第2制御信号を発生するレベル判定回路とを有する第1内部電源電圧発生回路と、
前記昇圧開始指令および前記第1制御信号に基づいて動作し、動作開始指令信号を発生する制御回路と、
前記動作開始指令に基づいて、電源電圧を発生する第2内部電源電圧発生回路と、
を備えたことを特徴とする半導体集積回路装置。 - 前記レベル判定回路は、
前記昇圧回路の出力電圧を分圧する第1分圧回路と、
前記第1分圧回路の出力電圧と基準電圧を比較し、前記昇圧回路の出力電圧が前記第1レベルに到達した場合に前記第1制御信号を出力する第1比較回路と、
前記昇圧回路の出力電圧を分圧する第2分圧回路と、
前記第2分圧回路の出力電圧と基準電圧を比較し、前記昇圧回路の出力電圧が前記第2レベルに到達した場合に前記第2制御信号を出力する第2比較回路と、
を備えたことを特徴とする請求項1記載の半導体集積回路装置。 - 前記第1および第2比較回路はカレントミラー回路を含むことを特徴とする請求項2記載の半導体集積回路装置。
- 前記半導体集積回路装置は、半導体メモリであって、前記第1内部電源電圧発生回路の発生電圧は、ワード線の駆動電圧として用いられることを特徴とする請求項1乃至3のいずれかに記載の半導体集積回路装置。
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