JP2008160580A - ディジタルアンプおよびスイッチング回数制御方法 - Google Patents

Abstract

【課題】３値の１ビットアンプにおける、スイッチング回路のスイッチング回数を制御することができ、その上で、ΔΣ変調回路からの３値の信号の値に対する忠実性が向上した、３値の信号を出力し、オーディオ性能の低下を防ぐことが可能となる３値の１ビットアンプ、およびスイッチング回数制御方法を提供する。
【解決手段】本発明の３値の１ビットアンプ１は、ΔΣ変調回路１０とスイッチング回路２０とＬＰＦ３０とスイッチング回数制御回路４０とを備え、スイッチング回数制御回路４０は、ΔΣ変調回路１０からの２つのディジタル信号毎に独立して、該ディジタル信号の値を制御し、出力することができる。よって、スイッチング回数制御回路４０より出力される３値の信号は、ΔΣ変調回路１０からの３値の信号の値に対する忠実性が向上することになり、スイッチング回数制御を行った上で、オーディオ性能の低下を防ぐことが可能となる。
【選択図】 図１

Description

ディジタルアンプのスイッチング回路と、スイッチング回数を制御するための、スイッチング回数制御回路とを備えたディジタルアンプ、および、該ディジタルアンプにおけるスイッチング回数制御方法に関するものである。

近年、ディジタルアンプ、あるいは１ビットアンプと呼ばれる、ディジタル・アナログ変換方式を採用したスイッチングアンプは、変換効率や集積回路での実現性が優れていることから、広く使用されている。

上記１ビットアンプにおいては、アナログオーディオ信号またはディジタルオーディオ信号を、デルタシグマ変調することにより、ディジタル信号を生成し、このディジタル信号を、スイッチング回路で所定の振幅に増幅する方法が利用されている。

ここで、図７を参照して、デルタシグマ変調を用いた、スイッチングアンプを説明する。
図７は、デルタシグマ変調回路、およびスイッチングアンプの構成の一例を示すブロック図である。

同図に示すように、１ビットアンプ１００は、ΔΣ変調回路１１０と、スイッチング回路１２０と、ＬＰＦ１３０（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：低域フィルター）とにより構成されており、さらに、ΔΣ変調回路１１０は、ΔΣ変調１Ｂｉｔ信号生成回路１１１と、量子化器１１２とから構成される。

以下に、１ビットアンプ１００における制御について説明する。入力部（図示せず）からのアナログオーディオ信号またはディジタルオーディオ信号である入力信号は、ΔΣ変調回路１１０に入力される。ΔΣ変調回路１１０に入力された入力信号は、ΔΣ変調１Ｂｉｔ信号生成回路１１１によりサンプリングされ、サンプリングされたデータを、量子化器１１２が量子化し、１ビットのディジタル信号を生成する。次に、ΔΣ変調回路１１０で生成された１ビットのディジタル信号は、スイッチング回路１２０によって所定の振幅に増幅され、ＬＰＦ１３０を通り、スピーカー等の図示しない出力部に出力される。

ここで、図７に示した、ΔΣ変調１Ｂｉｔ信号生成回路１１１および量子化器１１２は、図示しないクロック生成回路からのクロック信号を基準に動作している。したがって、基準となるクロック信号のクロック周波数を高速化することで、ΔΣ変調回路１１０におけるサンプリングの時間分解能が上がることになり、結果、オーディオ性能が向上することになる。

しかしながら、上記クロック周波数を高速化することにより、スイッチング回路１２０に入力されるディジタル信号の周波数も高速化され、結果、スイッチング回路１２０におけるスイッチング周波数が高くなる。ここで、スイッチング回路１２０のスイッチング周波数が高くなるにつれ、オーディオ性能の向上とは相反して、スイッチング回路１２０において発生する熱および不要輻射が問題となる。

まず、スイッチング回路１２０において発生する熱に関しては、発熱量が大きくなることにより、この熱が他の部品や、スイッチング回路１２０自体に影響を及ぼし、オーディオ性能を低下させることになる。よって、この熱を対策するためには、温度保証が高い部品への変更や、放熱ファン等の新たな部品の追加が、オーディオ機器に必要となり、コストアップにつながるという問題が発生する。

さらに、スイッチング周波数が高くなることの、もう１つの弊害として、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁障害）を引き起こす不要輻射等の電磁波ノイズが増えるという問題がある。この不要輻射等の電磁波ノイズは、国際的な規格によって、ある一定のレベルに抑えることに決められている。したがって、上記不要輻射等の電磁波ノイズを対策するためには、新たな部品等がオーディオ機器に必要となり、さらなるコストアップにつながるという問題が発生する。

上記問題を解決するために、特許文献１では、スイッチング回路におけるスイッチング周波数を抑えるために、ΔΣ変調回路から出力されたディジタル信号を、ある一定のパルス幅以上となるディジタル信号に変換している。ここで、スイッチング回路内のスイッチのＯＮおよびＯＦＦは、上記ディジタル信号によって制御されている。したがって、スイッチング回路に入力されるディジタル信号を、ある一定のパルス幅以上とすることにより、ΔΣ変調回路におけるサンプリング周波数を低くすることなく、スイッチング回路におけるスイッチング回数の制御を可能としている。

以下に、図８を参照して、ΔΣ変調回路１１０からのディジタル信号のパルス幅を変換し、スイッチング回数を減らすように制御する方法を説明する。
図８は、スイッチング周波数を制御する、スイッチング回数制御回路２１０（特許文献１においては、ディジタル信号変換部と記載）を備えた、１ビットアンプ２００のブロック図である。

同図に示すように、１ビットアンプ２００は、量子化器１１２から出力されたディジタル信号に対して、当該ディジタル信号のパルス幅が一定以上となるように制御する、スイッチング回数制御回路２１０を備えている。スイッチング回数制御回路２１０は、量子化器１１２からのディジタル信号を、ある一定のパルス幅以上となるように変換し、スイッチング回路１２０へ出力する。

なお、スイッチング回数制御回路２１０は、ΔΣ変調回路１１０の動作クロックに同期して、量子化器１１２より入力したディジタル信号のパルス幅を制御し、スイッチング回路１２０へ、制御後のディジタル信号を出力している。

一例として、スイッチング回路１２０に出力するディジタル信号のパルス幅を、上記動作クロック周期の２倍以上に制限するように、１ビットアンプ２００を設計した場合の、スイッチング回数制御回路２１０の動作を述べる。

スイッチング回数制御回路２１０は、まず、動作クロックの１周期分前の、スイッチング回数制御信号２１０からの出力信号の値と、動作クロックの２周期分前の、スイッチング回数制御回路２１０からの出力信号の値とを比較する。上記１周期分前の出力信号の値と、２周期分前の出力信号の値とが同じ場合、量子化器１１２からの入力信号の値を、スイッチング回数制御回路２１０は出力する。一方、上記１周期分前の出力信号の値と、２周期分前の出力信号の値とが異なる場合、量子化器１１２より入力された信号の値にかかわらず、上記１周期分前の出力信号の値と、同じ値を出力する。このようにして、スイッチング回数制御回路２１０は、動作クロックの２周期分は、同じ値を出力するように、出力信号を制御している。

以下に、図９（ａ）〜（ｃ）を参照して、特許文献１における、パルス幅を変換の、スイッチング回数制御方法の一例を述べる。
図９（ａ）は、スイッチング回数制御回路２１０に入力されるディジタル信号を示す説明図であり、図９（ｂ）は、スイッチング回数制御回路２１０より出力されるディジタル信号を示す説明図であり、図９（ｃ）は、ΔΣ変調回路１１０およびスイッチング回数制御回路２１０の動作クロック信号を示す説明図である。
なお、スイッチング回数制御回路２１０への入力信号、およびスイッチング回数制御回路２１０からの出力信号の値は、『＋１』および『−１』の２値とする。

例えば、図中におけるＴ１およびＴ２の出力信号は、図９（ｂ）に示すように、『−１』となる同じ値の出力信号であり、Ｔ３における入力信号は、図９（ａ）に示すように、『＋１』である。したがって、Ｔ３における出力信号は、Ｔ３における入力信号の値である、『＋１』となる。

一方、Ｔ２の出力信号は、『−１』であり、Ｔ３の出力信号は、『＋１』となり、異なる出力信号の値である。したがって、Ｔ４における入力信号は『−１』であるが、Ｔ４の出力信号は、１周期分前のＴ３の出力信号である『＋１』を出力する。

以上のように、スイッチング回数制御回路２１０において、量子化器１１２からの入力信号のパルス幅を制御し、スイッチング回路１２０へ出力することにより、スイッチング回路１２０におけるスイッチング周波数、つまりスイッチング回数を減らすように制御していることになる。

ここまでは、図示しない入力部からのオーディオ信号を、ΔΣ変調回路１１０およびスイッチング回数制御回路２１０、スイッチング回路１２０で、２値の信号に変換および表現した、２値の１ビットアンプについての説明である。

しかしながら、近年、この２値の１ビットアンプに代わり、オーディオ信号を３値の信号で表現する、３値の１ビットアンプが利用され始めている。

２値の１ビットアンプの場合、量子化器１１２（図８参照）において閾値を１つ設け、ΔΣ変調１Ｂｉｔ信号生成回路１１１（図８参照）からの信号を、量子化器１１２の閾値で弁別して２値の信号を生成している。具体的には、量子化器１１２は、入力される信号が、上記閾値を超えれば『＋１』の信号を出力し、閾値を超えなければ『−１』の信号を出力する。上記『＋１』または『−１』となる信号を、スイッチング回路１２０（図８参照）が、スイッチング回路の電源電圧である、『＋Ｖ』および『−Ｖ』に増幅している。したがって、スイッチング回路１２０では、負荷となるＬＰＦ１３０およびスピーカーに、『＋Ｖ』または『−Ｖ』の電圧を、常に掛けていることになる。

これに対し、３値の１ビットアンプの場合、量子化器において閾値を２つ設け、ΔΣ変調１ビット信号生成回路からの信号を、量子化器の２つの閾値で弁別して、３値の信号を生成している。具体的には、量子化器における２つの閾値を、閾値Ａと閾値Ｂとすると、量子化器は、ΔΣ変調１ビット生成回路からの信号が、閾値Ａおよび閾値Ｂを超えれば『＋１』の信号を出力し、閾値Ａを超えず、かつ、閾値Ｂを超える値であれば『０』を出力し、閾値Ａおよび閾値Ｂを超えなければ『−１』の信号を出力する。なお、量子化器から出力される３値の信号の値、『＋１』，『０』，『−１』は、２つのディジタル信号によって表現されている。

このように、３値の１ビットアンプでは、量子化器において、２つの閾値を設けることにより、『０』の値を持つ信号を出力することができる。このとき、スイッチング回路において、『０』の値の信号を増幅しても、出力は『０』の値のままである。したがって、スイッチング回路３２０は、入力された３値の信号のうち、『０』の信号を増幅する必要がないので、結果的に消費電力を抑えることが可能となる。

ここで、特許文献１においては、２値の１ビットアンプにおける、量子化器からのディジタル信号のパルス幅を変換して、スイッチング回数を制御する、スイッチング回数制御回路を、３値の１ビットアンプにも適用可能であるとしている。
特開平１１−２６６１５７号（平成１１年９月２８日公開）

しかしながら、特許文献１に記載されたスイッチング回数制御回路を、３値の１ビットアンプに適用した場合の具体的な手法に関しては、特許文献１には開示されていない。

ここで、上記３値の１ビットアンプに、従来例のスイッチング回数制御回路を適用した場合を考えると、従来例におけるスイッチング回数制御は、上記の変調回路からの３値の信号に対する忠実性が低下していることにより、オーディオ性能の低下を招くという問題がある。以下、その理由を説明する
まず、以下に、特許文献１を参考にして考えられる、スイッチング回数制御回路を備えた、３値の１ビットアンプの構成について説明する。
図１０は、スイッチング回数制御回路４１０を備えた、３値の１ビットアンプの構成を示すブロック図である。

同図に示すように、１ビットアンプ３００は、ΔΣ変調回路３１０と、スイッチング回路３２０と、ＬＰＦ３３０と、スイッチング回数制御回路４１０とにより構成されており、さらに、ΔΣ変調回路３１０は、ΔΣ変調１Ｂｉｔ信号生成回路３１１と、量子化器３１２とから構成される。さらに、スイッチング回数制御回路４１０は、変換部４１１を備える。

以下に、３値の１ビットアンプ３００における制御について説明する。入力部（図示せず）からのアナログオーディオ信号またはディジタルオーディオ信号である入力信号は、ΔΣ変調回路３１０に入力される。ΔΣ変調回路３１０に入力された入力信号は、ΔΣ変調１Ｂｉｔ信号生成回路３１１によりサンプリングされ、サンプリングされたデータを、量子化器３１２が量子化し、３値の信号を生成する。ここで、量子化器３１２から出力される３値の信号は、２つのディジタル信号によって表現される。

次に、スイッチング回数制御回路４１０は、ΔΣ変調回路３１０からの、２つのディジタル信号で表現された３値の信号の値を検出する。スイッチング回数制御回路４１０内の変換部４１１によって、この３値の信号は、同じ値を保持する時間が、クロック周期のＮ倍以上となるように変換される。具体的には、変換部４１１は、動作クロックのＮ周期前から１周期前までの、自身の出力信号が、同じ３値の信号の値であるかを比較する。ここで、Ｎ周期前から１周期前までの出力した３値の信号の値が、同じ値であった場合は、量子化器３１２から入力された３値の信号の値を、変換することなく出力する。一方、Ｎ周期前から１周期前までの出力した３値の信号の値が、異なる値であった場合は、１周期前に出力した３値の信号の値と、同じ値を出力する。なお、変換部４１１は、出力する３値の信号を、２つのディジタル信号によって、スイッチング回路３２０に出力する。

スイッチング回路３２０では、制御回路４１１からの３値の信号を、所定の振幅に増幅し、ＬＰＦ３３０を介して、スピーカー等の図示しない出力部に出力する。

次に、３値の１ビットアンプ３００における、スイッチング回路３２０の構成を説明する。
図１１は、スイッチング回路３２０の構成を示す説明図である。

同図に示すように、スイッチング回路３２０は、スイッチ３５０ａ〜スイッチ３５０ｄを備え、スイッチ３５０ａは、スイッチング回路３２０の電源電圧＋Ｖと、負荷３６０の＋側とを接続するスイッチであり、スイッチ３５０ｂは、スイッチング回路３２０の電源電圧＋Ｖと負荷３６０の−側とを接続するスイッチであり、スイッチ３５０ｃは、負荷３６０の＋側とＧＮＤとを接続するスイッチであり、スイッチ３５０ｄは、負荷３６０の−側とＧＮＤとを接続スイッチである。なお負荷３６０は、図１０における、ＬＰＦ３３０およびスピーカー等の出力部（図示せず）である。

スイッチング回路３２０は、入力した３値の信号に基づいて、スイッチング回路３２０内のスイッチのＯＮ・ＯＦＦを切り替え、『＋Ｖ』または『０』または『−Ｖ』の電位差を、負荷３６０の＋側と−側とに接続する２つの信号線に与えることにより、スイッチング回数制御回路４１０からの３値の信号を増幅している。

また、スイッチング回路３２０に入力される３値の信号は、スイッチング回数制御回路４１０からの２つのディジタル信号によって表現されており、同図に示す＋側入力には、スイッチング回数制御回路４１０からの２つのディジタル信号のうち、１つのディジタル信号が入力され、−側入力には、スイッチング回数制御回路４１０からの２つのディジタル信号のうち、もう一方のディジタル信号が入力される。

以下に、３値の１ビットアンプ３００において、従来例のスイッチング回数制御回路４１０を用いた場合に起こる問題点を、具体的な例を用いて説明する。
図１２は、３値の１ビットアンプ３００において、従来技術のスイッチング回数制御回路４１０を用いた場合の、量子化器３１２からの入力信号と、スイッチング回路３２０への出力信号とを示す説明図である。

同図において、時間Ｔ１〜Ｔ１４のそれぞれは、ΔΣ変調回路３１０およびスイッチング回数制御回路４１０の動作クロック周期単位の時間である。なお、スイッチング回数制御回路４１０より出力される出力信号のパルス幅は、動作クロック周期の２倍以上とするように制限されている。

さらに、変換部４１１からの出力信号は、２つのディジタル信号によって、３値の信号を表現している。よって、同図中においては、変換部４１１からの２つのディジタル信号のうち、１つをディジタル信号Ａとし、もう一方をディジタル信号Ｂとする。なお、３値の信号の値である『＋１』，『０』，『−１』と、ディジタル信号Ａ・Ｂの値である『Ｈ』・『Ｌ』の対応関係は、以下のとおりである。

３値の信号の値『＋１』は、ディジタル信号Ａを『Ｈ』、ディジタル信号Ｂを『Ｌ』として表現され、３値の信号の値『０』は、ディジタル信号Ａを『Ｌ』、ディジタル信号Ｂを『Ｌ』として表現され、３値の信号の値『−１』は、ディジタル信号Ａを『Ｌ』、ディジタル信号Ｂを『Ｈ』として表現されている。

同図中の時間Ｔ４に示すように、スイッチング回数制御を行った出力信号は、『０』の値となっている。これは、時間Ｔ２およびＴ３において、スイッチング回数制御を行った出力信号の値が異なる値であるため、スイッチング回数制御回路４１０が、時間Ｔ３の出力信号の値を出力しているからである。

ここで、スイッチング回数制御の目的を、再度確認すると、スイッチング回路３２０における各スイッチのスイッチング回数を制限することを目的としている。さらに、スイッチング回路３２０内の各スイッチは、図１１で示したように、＋側入力と−側入力とに入力される、３値の信号を表現する、２つのディジタル信号に基づいて切り替えられる。

そこで、Ｔ２からＴ４までにおけるディジタル信号の値を見ると、ディジタル信号Ａの値は、Ｔ２においてＬであり、Ｔ３においてＬとなっている。
また、ディジタル信号Ｂの値は、Ｔ２においてＨであり、Ｔ３においてＬとなっている。したがって、Ｔ４における、ディジタル信号Ｂの値は、Ｔ３の状態を保持して、Ｌに制限される必要がある。一方、ディジタル信号Ａの値については、Ｔ２とＴ３での値が同じ、言い換えれば、動作クロックの２周期分、同じ値であるため、Ｔ４における、ディジタル信号Ａの値は変換される必要がない。

しかしながら、同図のＴ４に示すように、スイッチング回数制御を行った際の、ディジタル信号Ａの値は、スイッチング回数制御を行っていない場合の値Ｈに対して、Ｌに制限されている。つまり、スイッチング回数制御によって、ＨからＬに変換する必要がないにもかかわらず、Ｔ４の出力値が、Ｌに変換されている。

その結果、同図のＴ４に示すように、量子化器３１２より入力された３値の信号の値『＋１』に対して、出力した３値の信号の値は『０』となり、３値の信号の値を変換している。

以上のように、２値の１ビットアンプで用いたスイッチング回数制限回路を、３値の１ビットアンプに応用した場合、スイッチング回数制御回路４１０は、量子化器３１２から出力される３値の信号の値に対して制御を行っているため、必要以上に、変調回路より入力した３値の信号の値を、変換することになる。つまり、制御回路より出力した３値の信号は、変調回路より入力した３値の信号の値に対する忠実性が低下していることになる。結果、従来例におけるスイッチング回数制御は、上記の変調回路からの３値の信号に対する忠実性が低下していることにより、オーディオ性能の低下を招くという問題がある。

本発明は、上記課題を解決するためになされたものであり、その目的は、３値の１ビットアンプにおける、スイッチング回路のスイッチング回数制御を行い、その上で、制御回路から出力する３値の信号の、変調回路からの３値の信号に対する忠実性を向上させることを可能とする、ディジタルアンプおよびスイッチング回数制御方法を提供することにある。

本発明に係るディジタルアンプは、上記の課題を解決するために、
外部からの電気信号を動作クロックに基づいて、３値の信号に変調し、当該３値の信号を２つの第１ディジタル信号で表現し、当該２つの第１ディジタル信号を出力する変調回路と、上記変調回路からの２つの第１ディジタル信号の値を所定の規則に基づいて設定し、設定後の２つの第２ディジタル信号を出力する制御回路と、上記制御回路により値が設定された２つの第２ディジタル信号に基づいて、ＯＮ・ＯＦＦが切り替わるスイッチを複数備え、制御回路からの２つの第２ディジタル信号で表現された３値の信号に対応する電圧を増幅し、差動信号として出力するスイッチング回路とを備え、上記所定の規則は、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前（Ｎは２以上の整数）から１周期前までの、上記制御回路からの第２ディジタル信号の値がすべて同じである場合、上記制御回路が、上記出力時に上記変調回路からの第１ディジタル信号の値を第２ディジタル信号の値として設定して出力し、かつ、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前から１周期前までの、上記制御回路からの第２ディジタル信号の値がいずれか１つでも異なる場合、上記制御回路が、上記出力時に、上記動作クロックの１周期前の上記制御回路からの第２ディジタル信号の値を第２ディジタル信号の値として設定して出力するように定められ、上記制御回路は、これらの第２ディジタル信号の値の設定を、上記変調回路から上記制御回路に入力される上記２つの第１ディジタル信号毎に独立して行うことを特徴とする。

さらに、本発明に係るスイッチング回数制御方法は、
外部からの電気信号を動作クロックに基づいて、３値の信号に変調し、当該３値の信号を２つの第１ディジタル信号で表現し、当該２つの第１ディジタル信号を出力する変調回路と、上記変調回路からの２つの第１ディジタル信号の値を所定の規則に基づいて設定し、設定後の２つの第２ディジタル信号を出力する制御回路と、上記制御回路により値が設定された２つの第２ディジタル信号に基づいて、ＯＮ・ＯＦＦが切り替わるスイッチを複数備え、制御回路からの２つの第２ディジタル信号で表現された３値の信号に対応する電圧を増幅し、差動信号として出力するスイッチング回路とを備えたスイッチングアンプにおけるスイッチング回数制御方法において、上記所定の規則は、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前（Ｎは２以上の整数）から１周期前までの、上記制御回路からの第２ディジタル信号の値がすべて同じである場合、上記制御回路が、上記出力時に上記変調回路からの第１ディジタル信号の値を第２ディジタル信号の値として設定して出力し、かつ、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前から１周期前までの、上記制御回路からの第２ディジタル信号の値がいずれか１つでも異なる場合、上記制御回路が、上記出力時に、上記動作クロックの１周期前の上記制御回路からの第２ディジタル信号の値を第２ディジタル信号の値として設定して出力するように定められ、上記制御回路は、これらの第２ディジタル信号の値の設定を、上記変調回路から上記制御回路に入力される上記２つの第１ディジタル信号毎に独立して行うことを特徴とする。

上記の構成において、上記ディジタルアンプに入力された外部からの電気信号は、ディジタルアンプ内の変調回路によって、動作クロック周期単位にサンプリングおよび量子化され、３値の信号（以下、３値信号と略す）に変調される。この変調回路は、上記３値信号を、２つの第１ディジタル信号で表現して出力している。

次に、変調回路からの２つの第１ディジタル信号は、制御回路に入力される。ここで、制御回路は、スイッチング回路におけるスイッチング回数を制御するために、スイッチング回路内のスイッチのＯＮ期間またはＯＦＦ期間を、変調回路の動作クロック周期のＮ倍以上となるように、入力された２つの第１ディジタル信号の値を、該第１ディジタル信号毎に独立して制御する。この制御された２つの第２ディジタル信号は、制御回路よりスイッチング回路に入力される。

ここで、スイッチング回路内のスイッチは、制御回路からの２つの第２ディジタル信号に基づいて、ＯＮ・ＯＦＦが切り替えられる。つまり、この２つの第２ディジタル信号の値である『Ｈ』または『Ｌ』が、上記スイッチのＯＮまたはＯＦＦに対応しており、第２ディジタル信号の値が切り替わることにより、スイッチのＯＮ・ＯＦＦも切り替わる。

したがって、制御回路が、変調回路より入力された２つの第１ディジタル信号の値を制御し、制御後の２つの第２ディジタル信号を出力することにより、スイッチのＯＮ期間またはＯＦＦ期間を、制御することになる。

ここで、変調回路からの第１ディジタル信号の値を制御し、制御後の第２ディジタル信号を出力するにあたり、制御回路は、動作クロック周期のＮ周期前から１周期前までの、自身が出力した第２ディジタル信号の値を検出する。このＮ周期前から１周期前までの第２ディジタル信号の値が、全て同じであれば、スイッチのＯＮ期間またはＯＦＦ期間が、動作クロック周期のＮ倍以上となっていることになるため、制御回路は、変調回路より入力された第１ディジタル信号の値を、そのまま出力する。

一方、このＮ周期前から１周期前までの、自身が出力した第２ディジタル信号の値が、いずれか１つでも異なれば、スイッチのＯＮ期間またはＯＦＦ期間が、動作クロック周期のＮ倍未満となっていることになるため、変調回路より入力された第１ディジタル信号の値にかかわらず、制御回路は、自身が１周期前に出力した第２ディジタル信号の値を出力する。

以上のように、制御回路は、第２ディジタル信号を出力する際に、自身が出力したＮ周期前から１周期前までの第２ディジタル信号の値を判定して、出力する第２ディジタル信号の値を決定している。これにより、制御回路より出力される第２ディジタル信号の値は、動作クロック周期のＮ倍以上、同じ値が続くことになり、スイッチング回数を制御することが可能となる。

ここで、従来例においては、変調回路からの２つの第１ディジタル信号で表現された、３値の信号の値に対して、同じ値が動作クロック周期のＮ倍以上続くように、制御回路は、３値の信号を制御し、その制御結果に基づいて生成された２つの第２ディジタル信号の値に応じて、スイッチング回路におけるスイッチング回数の制御を行っていた。

これに比べ、本発明では、変調回路からの２つの第１ディジタル信号の値に対して、同じ値が動作クロック周期のＮ倍以上続くように、制御回路は、２つの第１ディジタル信号毎に独立して、該第１ディジタル信号の値を制御し、制御後の２つの第２ディジタル信号を出力することで、スイッチング回路のスイッチング回数を制御している。

これにより、従来例のスイッチング回数制御では、制御回路から出力される３値の信号の値は、必ず動作クロック周期のＮ倍以上、同じ値が続くことになる。

一方、本発明におけるスイッチング回数制御では、制御回路から出力される２つの第２ディジタル信号の値が、動作クロック周期のＮ倍以上となっていれば、３値の信号の値が、動作クロック周期のＮ倍以上、同じ値が続く必要がない。

具体的に例を用いて説明すると、以下のとおりとなる。ここで、制御回路は、スイッチング回数制御を、動作クロック周期の２倍としたものとする。

さらに、上記２つの第２ディジタル信号の一方を第２ディジタル信号Ａとし、他方を第２ディジタル信号Ｂとした場合の、３値の信号の値と、２つの第２ディジタル信号の値との対応は、
３値の信号の値が『＋１』であれば、第２ディジタル信号Ａは『Ｈ』とし、かつ、第２ディジタル信号Ｂは『Ｌ』とし、
３値の信号の値が『０』であれば、第２ディジタル信号Ａは『Ｌ』とし、かつ、第２ディジタル信号Ｂは『Ｌ』とし、
３値の信号の値が『−１』であれば、第２ディジタル信号Ａは『Ｌ』とし、かつ、第２ディジタル信号Ｂは『Ｈ』とする。

たとえば、変調回路より制御回路が入力した３値の信号の値は、動作クロック周期毎に、２周期前が『−１』、１周期前が『０』、現時点が『＋１』とする。変調回路からの現時点の値『＋１』を入力した際の、制御回路より出力される２つの第２ディジタル信号の値および３値の信号の値を、従来例と本発明とで比較する。

尚、従来例および本発明においては、制御回路から出力された２周期前および１周期前の３値の信号の値は、変調回路から入力された３値の信号の値である、『−１』および『０』を、そのまま出力しているものとする。

まず、従来例においては、２周期前の制御回路より出力した３値の信号の値は『−１』であり、１周期前の制御回路より出力した３値の信号の値は『０』であり、２周期前と１周期前とでは、異なる値を出力しているため、制御回路は、１周期前の値である、『０』を再度出力する。

次に、本発明においては、スイッチング回数制御を行う際、変調回路からの２つの第１ディジタル信号毎に独立して、上記制御を行っている。

まず、第２ディジタル信号Ａをみると、２周期前の制御回路から出力した第２ディジタル信号Ａの値は『Ｌ』であり、１周期前の制御回路から出力した第２ディジタル信号Ａの値も『Ｌ』である。したがって、第２ディジタル信号Ａにおいては、２周期前および１周期前の、出力した第２ディジタル信号Ａの値が同じであるため、変調回路から入力した値『＋１』に対応する『Ｈ』を出力する。

一方、第２ディジタル信号Ｂをみると、２周期前の制御回路から出力した第２ディジタル信号Ｂの値は『Ｈ』であり、１周期前の制御回路から出力した第２ディジタル信号Ｂの値は『Ｌ』であるため、次に制御回路より出力する第２ディジタル信号Ｂの値は『Ｌ』となる。ここで、制御後の第２ディジタル信号ＡおよびＢの値をみると、第２ディジタル信号Ａは『Ｈ』であり、第２ディジタル信号Ｂは『Ｌ』であるため、３値の信号の値で表現すると、『＋１』となる。

ここで、従来例と本発明における、制御回路から出力された３値の信号の値を比較すると、変調回路から入力した値『＋１』に対して、従来例では、『０』に変換されて出力されているが、本発明においては、変調回路から入力した『＋１』と同じ値を出力できていいる。

このように、本発明においては、変調回路からの２つの第１ディジタル信号毎に独立して、スイッチング回数制御を行うことにより、従来例において、変調回路からの３値の信号の値を、必要以上に変換していることを防ぐことができる。

結果、上記制御回路は、スイッチング回路のスイッチング回数制御を行った上で、出力する３値の信号の、変調回路より入力した３値の信号の値に対する忠実性を向上させており、オーディオ性能の低下を抑える効果を奏する。

さらに、本発明に係るディジタルアンプは、
上記スイッチング回路から出力された差動信号が、上記変調回路にフィードバックされることを特徴とする。

上記の構成を備えたことにより、変調回路、制御回路、およびスイッチング回路で発生したノイズを含む信号を、変調回路にフィードバックすることになる。

ここで、変調回路は、フィードバックされたスイッチング回路からの信号をより、フィードバックされた信号に含まれるノイズ成分を抽出し、このノイズ成分を打ち消すかたちで、信号を出力することができ、スイッチング回路からの出力信号におけるノイズを低減する効果を奏する。

本発明に係るディジタルアンプでは、さらに、
上記制御回路から出力した２つのディジタル信号の値が記録される記録部を、備えることが好ましい。

さらに、本発明に係るディジタルアンプは、
上記スイッチング回路は、上記差動信号を出力するための２つの信号線を備え、上記スイッチング回路内の各スイッチによって、上記差動信号を出力する２つの信号線に対し、互いの信号線にスイッチング回路の電源電圧を接続する、または、互いの信号線にスイッチング回路のＧＮＤを接続するかの、どちらか一方で、差動信号の値をゼロとすることを特徴とする。

ここで、差動信号を出力する２つの信号線に対し、互いの信号線にスイッチング回路の電源電圧を接続した場合と、スイッチング回路のＧＮＤを接続した場合とでは、スイッチング回路内のスイッチのＯＮ・ＯＦＦの状態は異なることになる。

よって、上記の構成を備えたことにより、ディジタルアンプは、出力する差動信号の値を『０』とする場合、スイッチの状態を、２種類の状態のどちらかから選択することができ。スイッチの切替が少なくなるスイッチの状態を選択して、『０』となる差動信号の値を出力することができるという効果を奏する。

本発明に係るディジタルアンプおよびスイッチング回数制御方法は、以上のように、該ディジタルアンプ内に変調回路からのディジタル信号の値を制御する制御回路を備えており、この制御回路が、変調回路からの２つのディジタル信号に対し、該ディジタル信号毎に独立して、変調回路より入力されたディジタル信号の値を制御し、値を制御した２つのディジタル信号を、スイッチング回路に出力している。また、スイッチング回路内のスイッチは、制御回路から出力された２つのディジタル信号に接続され、該ディジタル信号に基づいてＯＮ・ＯＦＦの切替を行っている。これにより、従来例のスイッチング回数制御に比べ、変調回路からの３値の信号の値を、必要以上に変換することを防ぐことが可能となる。

結果、スイッチング回路におけるスイッチング回数を制御し、かつ、必要以上に、変調回路からの３値の信号の値が、変換されることを防ぐことが可能となる効果を奏する。

以下に、本発明に係る実施の形態を、図面に基づき説明する。

（３値の１ビットアンプの構成）
はじめに、図１に基づいて、本実施の形態に係る３値の１ビットアンプ１の骨子について説明する。
図１は、本実施の形態に係る、スイッチング回数制御回路を備えた、３値の１ビットアンプの構成を示すブロック図である。

同図に示すように、３値の１ビットアンプ１は、ΔΣ変調回路１０と、スイッチング回路２０と、ＬＰＦ３０と、スイッチング回数制御回路４０（特許請求の範囲に記載の、制御回路に相当）とにより構成されており、さらに、ΔΣ変調回路１０は、ΔΣ変調１Ｂｉｔ信号生成回路１１と、量子化器１２とから構成される。さらに、スイッチング回数制御回路４０は、変換部４１ａと、変換部４１ｂとを備える。

（３値の１ビットアンプの制御動作）
以下に、３値の１ビットアンプ１における制御について説明する。入力部（図示せず）からの電気信号は、ΔΣ変調回路１０に入力される。ΔΣ変調回路１０に入力された入力信号は、ΔΣ変調１Ｂｉｔ信号生成回路１１により、動作クロック周期単位でサンプリングされ、サンプリングされたデータを、量子化器１２が量子化し、３値の信号を生成する。ここで、量子化器１２から出力される３値の信号は、２つのディジタル信号（特許請求の範囲に記載の、第１ディジタル信号に相当）によって表現される。

なお、３値の１ビットアンプ１へ入力される、入力部（図示せず）からの電気信号は、アナログ信号またはディジタル信号（ＰＣＭ信号）のどちらであってもよい。アナログ信号を３値の１ビットアンプ１が入力した場合は、ΔΣ変調回路１０が入力したアナログ信号を３値の信号に変換し、ディジタル信号を３値の１ビットアンプ１が入力した場合は、ΔΣ変調回路１０が入力したディジタル信号であるＰＣＭ信号を３値の信号に変換する。

次に、スイッチング回数制御回路４０において、量子化器１２からの、３値の信号を表現する２つのディジタル信号は、個別に変換部４１ａ，４１ｂに入力される。各変換部４１ａ，４１ｂは、上記量子化器１２からのディジタル信号の値が、動作クロック周期のＮ倍以上、同じ値となるように制御する（Ｎは２以上の整数）。なお変換部４１ａ，４１ｂにおける、ディジタル信号の制御についての詳細な説明は後述する。

変換部４１ａ，４１ｂによって制御された２つのディジタル信号（特許請求の範囲に記載の、第２ディジタル信号に相当）は、スイッチング回路２０に入力される。スイッチング回路２０は、変換部４１ａ，４１ｂから出力された２つのディジタル信号に基づき、スイッチング回路２０内の各スイッチ２１ａ〜２１ｄ（図２参照）のＯＮ・ＯＦＦの切り替えを行う。このスイッチ２１ａ〜２１ｄ（図２参照）の切り替えによって、スイッチング回路２０は、上記２つのディジタル信号で表現された３値の信号に対応する電圧を増幅し、差動信号として出力する。なお、スイッチング回路２０より出力される信号は、差動信号であるため、出力先であるＬＰＦには、スイッチング回路が備える２つの信号線によって出力されている。

また、本実施の形態における３値の１ビットアンプ１は、スイッチング回路２０からの出力信号を、ΔΣ変調１Ｂｉｔ信号生成回路１１にフェードバックしている。

このように、ΔΣ変調１Ｂｉｔ信号生成回路１１に、スイッチング回路からの信号をフィードバックすることにより、ΔΣ変調回路１０、スイッチング回数制御回路４０、およびスイッチング回路２０で発生したノイズ等を含む信号を、ΔΣ変調１Ｂｉｔ信号生成回路１１にフィードバックすることになる。

ここで、ΔΣ変調１Ｂｉｔ信号生成回路１１は、フィードバックされたスイッチング回路２０からの信号より、フィードバックされた信号に含まれるノイズ成分を抽出し、このノイズ成分を打ち消すかたちで、１Ｂｉｔ信号を量子化器１２に出力し、さらに、量子化器１２は、スイッチング回数制御回路４０を介して、スイッチング回路２０に出力することで、スイッチング回路２０からの出力信号におけるノイズを低減することができる。

（スイッチング回路の構成）
以下に、３値の１ビットアンプにおける、スイッチング回路２０の構成について説明する。
図２はスイッチング回路２０の構成を示す、模式図である。

同図に示すように、スイッチング回路２０は、スイッチ２１ａ〜スイッチ２１ｄを備え、スイッチ２１ａは、スイッチング回路２０の電源電圧＋Ｖと、負荷５０の＋側とを接続するスイッチであり、スイッチ２１ｂは、スイッチング回路２０の電源電圧＋Ｖと負荷５０の−側とを接続するスイッチであり、スイッチ２１ｃは、負荷５０の＋側とＧＮＤとを接続するスイッチであり、スイッチ２１ｄは、負荷５０の−側とＧＮＤとを接続スイッチである。なお負荷５０は、図１における、ＬＰＦ３０およびスピーカー等の出力部（図示せず）である。

スイッチング回路２０は、スイッチング回数制御回路４０からの３値の信号を表現する２つのディジタル信号に基づいて、スイッチング回路２０内のスイッチのＯＮ・ＯＦＦを切り替え、『＋Ｖ』または『０』または『−Ｖ』の電位差を、負荷５０の＋側と−側とに接続する２つの信号線に与えることにより、スイッチング回数制御回路４０からの３値の信号を増幅している。

また、スイッチング回路２０に入力される３値の信号は、スイッチング回数制御回路４０内の変換部４１ａ，４１ｂからの２つのディジタル信号によって表現されており、同図に示す＋側入力には、変換部４１ａからのディジタル信号が入力され、−側入力には、変換部４１ｂからのディジタル信号が入力される。

さらに、スイッチ２１ａと２１ｃとは、互いに論理が反転した信号に基づいて、スイッチのＯＮおよびＯＦＦの動作を行っているため、スイッチ２１ａがＯＮのときは、スイッチ２１ｃがＯＦＦとなり、スイッチ２１ａがＯＦＦのときは、スイッチ２１ｃがＯＮとなる。同様に、スイッチ２１ｂおよび２１ｄも、互いに論理が反転した信号によって、スイッチのＯＮおよびＯＦＦの動作を行っているため、スイッチ２１ｂがＯＮのときは、スイッチ２１ｄがＯＦＦとなり、スイッチ２１ｂがＯＦＦのときは、スイッチ２１ｄがＯＮとなる。

次に、スイッチング回数制御回路４０からの３値の信号の値である、『＋１』，『０』，『−１』それぞれにおける、スイッチ２１ａ〜２１ｄの状態を、図３（ａ）〜（ｄ）に示す。
図３（ａ）は、スイッチング回数制御回路４０からの出力値が『＋１』となる際の、スイッチ２１ａ〜２１ｄの状態を示す説明図であり、図３（ｂ）は、スイッチング回数制御回路４０からの出力値が『−１』となる際の、スイッチ２１ａ〜２１ｄの状態を示す説明図であり、図３（ｃ）および（ｄ）は、スイッチング回数制御回路４０からの出力値が『０』となる際の、スイッチ２１ａ〜２１ｄの状態を示す説明図である。

（『＋１』でのスイッチの状態）
図３（ａ）に示すように、スイッチング回数制御回路４０からの３値の信号が『＋１』であった場合、言い換えれば、＋側入力に『Ｈ』、−側入力に『Ｌ』の信号が入力された場合、スイッチ２１ａはＯＮとなり、スイッチ２１ｃはＯＦＦとなり、スイッチ２１ｂはＯＦＦとなり、スイッチ２１ｄはＯＮとなる。これにより、負荷５０の＋側に、スイッチング回路の電源電圧である＋Ｖが接続され、負荷５０の−側に、ＧＮＤが接続される。つまり、負荷５０において、＋側の電位は、−側の電位に対して＋Ｖの電位差となる。

（『−１』でのスイッチの状態）
また、図３（ｂ）に示すように、スイッチング回数制御回路４０からの３値の信号が『−１』であった場合、言い換えれば、＋側入力に『Ｌ』、−側入力に『Ｈ』の信号が入力された場合、スイッチ２１ａはＯＦＦとなり、スイッチ２１ｃはＯＮとなり、スイッチ２１ｂはＯＮとなり、スイッチ２１ｄはＯＦＦとなる。これにより、負荷５０の−側に、スイッチングアンプ回路２０の電源電圧である＋Ｖが接続され、負荷５０の＋側に、ＧＮＤが接続される。つまり、負荷５０において、＋側の電位は、−側の電位に対して−Ｖの電位差となる。

次に、スイッチング回数制御回路４０からの出力信号が『０』であった場合の、スイッチ２１ａ〜スイッチ２１ｄの状態について説明する。

本実施の形態においては、スイッチング回数制御回路４０からの出力信号が『０』であった場合、上記『０』を表現する、スイッチング回数制限回路４０からの２つのディジタル信号は、ともに『Ｌ』の値となる場合と、ともに『Ｈ』となる場合との、どちらか一方で表現されることが好ましい。

（『０』でのスイッチの状態）
図３（ｃ）は、スイッチング回数制御回路４０からの３値の信号が『０』であり、この『０』を表現する、スイッチング回数制御回路４０からの２つのディジタル信号の値が、ともに『Ｌ』となる場合の、各スイッチ２１ａ〜２１ｄのＯＮ・ＯＦＦの状態をしめしている。

変換部４１ａ，４１ｂからの２つのディジタル信号が、＋側入力および−側入力に『Ｌ』として入力された場合、同図に示すように、スイッチ２１ａはＯＦＦとなり、スイッチ２１ｃはＯＮとなり、スイッチ２１ｂはＯＦＦとなり、スイッチ２１ｄはＯＮとなる。これにより、負荷の＋側および−側は、ともにＧＮＤに接続された状態となり、負荷の＋側と−側との電位差が０となる。

図３（ｄ）は、スイッチング回数制御回路４０からの３値の信号が『０』であり、この『０』を表現する、スイッチング回数制御回路４０からの２つのディジタル信号の値が、ともに『Ｈ』となる場合の、各スイッチ２１ａ〜２１ｄのＯＮ・ＯＦＦの状態をしめしている。

変換部４１ａ，４１ｂからの２つのディジタル信号が、＋側入力および−側入力に『Ｈ』として入力された場合、同図に示すように、スイッチ２１ａはＯＮとなり、スイッチ２１ｃはＯＦＦとなり、スイッチ２１ｂはＯＮとなり、スイッチ２１ｄはＯＦＦとなる。これにより、負荷の＋側および−側は、ともに＋Ｖに接続された状態となり、負荷の＋側と−側との電位差が０となる。

以上のように、変換部４１ａ，４１ｂからの２つのディジタル信号の値『Ｈ』・『Ｌ』に基づいて、スイッチ２１ａ〜２１ｂのＯＮ・ＯＦＦが切り替え、スイッチング回路２０は、３値の信号を増幅している。

なお、スイッチング回路２０における、スイッチ２１ａ〜２１ｄと、電源電圧と、ＧＮＤとの接続は、図２および図３（ａ）〜（ｄ）に示した、１つの電源電圧＋ＶとＧＮＤとで、負荷５０に対して、＋Ｖから−Ｖの電圧を掛ける接続方法となる、フルブリッジ型やＢＴＬ型と呼ばれるバランス接続であることが好ましい。このバランス接続は、必要とする電源電圧が＋Ｖの１種類のみでよく、電圧の利用効率が良いという効果がある。

なお、スイッチ２１ａ〜２１ｄは、一般的にパワーＭＯＳＦＥＴ（パワーＭＯＳ電解効果型トランジスタ）が用いてもよいし、スイッチのスイッチングスピードに合うデバイスであれば、これに限るものではない。

（スイッチング回数制御回路４０の構成および動作）
次に、図４を参照して、スイッチング回数制御回路４０の構成を説明する。
図４は、スイッチング回数制御回路４０の構成を示すブロック図である。

同図に示すように、スイッチング回数制御回路４０は、量子化器１２からのディジタル信号を入力し、スイッチング回路２０に信号を出力する変換部４１ａおよび変換部４１ｂと、変換部４１ａおよび変換部４１ｂからの出力信号の値を記録する、メモリ４２ａおよびメモリ４２ｂ（特許請求の範囲に記載の、記録部に相当）とを備えている。

ここで、変換部４１ａおよび変換部４１ｂは、量子化器１２からの２つのディジタル信号に対し、各スイッチ２１ａ〜２１ｄのＯＮ期間またはＯＦＦ期間を、動作クロック周期のＮ倍以上となるように、言い換えれば、各スイッチ２１ａ〜２１ｄのＯＮの状態またはＯＦＦの状態を、動作クロック周期のＮ倍以上維持するように、上記ディジタル信号毎に独立して、ディジタル信号の値を制御し、スイッチング回路２０に出力する。

一例として、スイッチング回路２０に出力するディジタル信号のパルス幅を、上記動作クロック周期の２倍以上に制限するようにした場合の、スイッチング回数制御回路４０の動作を述べる。なお、変換部４１ａと変換部４１ｂとは、同様の動作を行うため、以下の一例では、変換部４１ａについて説明を行う。

変換部４１ａは、動作クロックの１周期分前の、変換部４１ａからの出力信号の値と、動作クロックの２周期分前の、変換部４１ａからの出力信号の値とを比較する。このとき、１周期分前の出力信号の値と、２周期分前の出力信号の値は、図４におけるメモリ４２ａが記録している。

次に、上記１周期分前の出力信号の値と、２周期分前の出力信号の値とが同じ場合、量子化器１２からの入力信号の値を、変換部４１ａは出力する。一方、上記１周期分前の出力信号の値と、２周期分前の出力信号の値とが異なる場合、量子化器１２より入力された信号の値にかかわらず、変換部４１ａは、上記１周期分前の出力信号の値と、同じ値を出力する。このようにして、スイッチング回数制御回路４０は、動作クロックの２周期分、同じ値を出力するように、出力信号を制御している。

以下に、具体的な例を用いて、変換部４１ａおよび変換部４１ｂにおける、ディジタル信号の値の制御を説明する。
図５は、変換部４１ａおよび変換部４１ｂにおける、制御前の量子化器１２からの入力信号と、制御後のスイッチング回路２０への出力信号との関係を示す説明図である。

同図において、時間Ｔ１からＴ１４のそれぞれは、ΔΣ変調回路１０およびスイッチング回数制限回路４０における動作クロック周期である。なお、変換部４１ａおよび４１ｂより出力される出力信号のパルス幅は、動作クロック周期の２倍以上となるように制御されている。また、上記入力信号および出力信号は、ディジタル信号であるため、同図中において、入力信号および出力信号の値は、『Ｈ』または『Ｌ』で表現する。さらに、入力信号および出力信号の値『Ｈ』・『Ｌ』と、２つのディジタル信号で表現される３値の信号の値『−１』・『０』・『＋１』との対応は以下のとおりである。
３値の信号の値が『＋１』であれば、変換部４１ａに対応するディジタル信号は『Ｈ』となり、かつ、変換部４１ｂに対等するディジタル信号は『Ｌ』となる。
３値の信号の値が『０』であれば、変換部４１ａに対応するディジタル信号は『Ｌ』となり、かつ、変換部４１ｂに対等するディジタル信号は『Ｌ』となる。
３値の信号の値が『−１』であれば、変換部４１ａに対応するディジタル信号は『Ｌ』となり、かつ、変換部４１ｂに対等するディジタル信号は『Ｈ』となる。

同図中の時間Ｔ７〜Ｔ９を参照すると、変換部４１ｂの出力値は、Ｔ７において『Ｌ』であり、Ｔ８において『Ｈ』である。したがって、Ｔ９において、変換部４１ｂの入力値は『Ｌ』であるが、動作クロックの１周期前の出力値と、２周期前の出力値が異なるため、変換部４１ｂは、Ｔ９における出力値を、１周期前の出力値に変換し、言い換えれば、Ｔ８における出力値である『Ｈ』に変換し、スイッチング回路２０に出力する。

一方、変換部４１ａにおいては、Ｔ６とＴ７の出力信号の値は、ともに『Ｌ』であるため、Ｔ９における出力信号の値を、変換部４１ａは制御する必要がない。したがって、変換部４１ａは、変換部４１ａからの出力信号の値を、Ｔ９の入力信号である『Ｌ』として、スイッチング回路２０に出力する。結果、Ｔ９において、変換部４１ａの出力は『Ｌ』であり、変換部４１ｂの出力は『Ｈ』となるため、入力された３値の信号の値『０』に対して、出力する３値の信号の値は『−１』に変換されている。

さらに、同図中の時間Ｔ２〜Ｔ４を参照すると、変換部４１ｂの出力値は、Ｔ２において『Ｈ』であり、Ｔ３において『Ｌ』である。したがって、Ｔ４において、動作クロックの１周期前の出力値と、２周期前の出力値が異なるため、変換部４１ｂは、Ｔ９における出力値を、１周期前の出力値である『Ｌ』として、スイッチング回路２０に出力している。

また、変換部４１ａにおいては、Ｔ２とＴ３の出力信号の値は、ともに『Ｌ』であるため、Ｔ９における出力信号の値を、変換部４１ａは制御する必要がない。したがって、変換部４１ａは、変換部４１ａからの出力信号の値を、Ｔ９の入力信号である『Ｈ』として、スイッチング回路２０に出力する。

ここで、注目すべきは、Ｔ２〜Ｔ３における、出力信号の３値の信号の値である。Ｔ２における３値の信号の値は、『−１』であり、Ｔ３における３値の信号の値は、『０』であり、Ｔ４における３値の信号の値は、『＋１』となっている。本実施の形態では、量子化器１２からの２つのディジタル信号毎に独立して、変換部４１ａおよび変換部４１ｂが、パルス幅の制御を行っているため、２周期前（Ｔ２）の３値の信号の値と、１周期前（Ｔ３）の３値の信号の値とが異なる値であっても、１周期前（Ｔ３）の３値の信号の値とは異なる値を、スイッチング回数制御回路４０は出力することができる。結果、同図中のＴ４に示したように、スイッチング回数の制御を行いながらも、入力信号と同じ、３値の信号の値を出力することが可能となっている。

さらに、本実施の形態は、出力する３値の信号の値が『０』であった場合に、変換部４１ａおよび変換部４１ｂの出力値を、ともに『Ｈ』とすることができる。

同図中のＴ１２〜Ｔ１４を参照すると、変換部４１ｂの出力値は、Ｔ１２において『Ｌ』であり、Ｔ１３において『Ｈ』である。したがって、Ｔ１４において、変換部４１ｂの入力値は『Ｌ』であるが、動作クロックの１周期前（Ｔ１３）の出力値と、２周期前（Ｔ１２）の出力値が異なるため、変換部４１ｂは、Ｔ１４における出力値を、１周期前の出力値に変換し、言い換えれば、Ｔ１３における出力値である『Ｈ』に変換し、スイッチング回路２０に出力する。

一方、変換部４１ａにおいては、Ｔ６とＴ７の出力信号の値は、ともに『Ｌ』であるため、Ｔ９における出力信号の値を、変換部４１ａは制御する必要がない。ここで、Ｔ１４における入力信号の値である『Ｌ』を出力すると、Ｔ１４における変換部４１ｂの出力の値が『Ｈ』であるため、Ｔ１４の出力される３値の信号の値は、『−１』となってしまう。

したがって、変換部４１ａは、入力された３値の信号の値『０』と、変換部４１ｂの出力値『Ｈ』との情報より、『Ｈ』を出力している。これにより、Ｔ１４において、変換部４１ａと変換部４１ｂとは、ともに『Ｈ』を出力しているため、スイッチング回数制御回路２０は、３値の信号の出力値を、入力された３値の信号の値と同じ『０』として、出力している。

（従来例との比較）
以下に、図６を参照して、従来例のスイッチング回数制御と、本実施の形態のスイッチング回数制御とを比較する。
図６は、動作クロック周期毎の時間Ｔ１〜Ｔ１４における、スイッチング回路４０に入力される信号と、従来例のスイッチング回路２０への出力信号と、本実施の形態のスイッチング回路への出力信号との関係を示す説明図である。

同図においては、スイッチング回路２０内のスイッチ２１ａ〜２１ｄのＯＮ期間またはＯＦＦ期間を、動作クロック周期の２倍以上となるように、スイッチング回数制御を行った場合の一例である。

同図において、網掛けされた箇所は、従来例と本実施の形態の場合を含め、スイッチング回数制御回路４０に入力された３値の信号の値と、スイッチング回路２０へ出力した３値の信号の値とを比較し、異なる値となる箇所を示している。

従来例においては、スイッチング回数制御は、３値の信号を基準に行われている。つまり、スイッチング回数制御回路４１０（図１０参照）は、入力された３値の信号の値を、動作クロック周期の２倍以上となるように、スイッチング回数制御を行っている。

したがって、同図のＴ２〜Ｔ３に示すように、従来例において、Ｔ２における３値の信号の出力値は、『−１』であり、Ｔ３における３値の信号の出力値は、『０』であり、Ｔ４における３値の信号の出力値は、『０』である。これは、１周期前（Ｔ３）の出力値と、２周期前（Ｔ２）の出力値とが異なる値であるため、Ｔ４における３値の信号の出力値は、１周期前（Ｔ３）の出力値である『０』となっている。よって、スイッチング回数制御を行ったことにより、Ｔ４における入力された３値の信号の値と、出力した３値の信号の値とは、異なる値となっている。

さらに、同図に示すように、従来例においては、入力された３値の信号の値と、出力した３値の信号の値とを比較すると、Ｔ４，Ｔ８，Ｔ１４の３箇所の値が、スイッチング回数制御回路４１０によって、異なる値に変換されている。

一方、本実施の形態においては、入力された３値の信号の値と、出力した３値の信号の値とを比較すると、Ｔ８の１箇所の値が、スイッチング回数制御回路によって、異なる値に変換されている。

以上に述べたように、本実施の形態におけるスイッチング回数制御回路４０は、量子化器１２からの２つのディジタル信号毎に独立して、該ディジタル信号のパルス幅を制御することにより、スイッチング回数の制御を行いながらも、量子化器１２から入力された３値の信号の値を変換して出力する回数を、従来例に比べ、低減している。

このように、本発明においては、量子化器１２からの２つのディジタル信号毎に独立して、スイッチング回数制御を行うことにより、従来例における、量子化器３１２（図１０参照）からの３値の信号の値を必要以上に変換することを、防ぐことができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、３値の１ビットアンプにおいて、変調回路より出力された２つのディジタル信号に対して、該ディジタル信号毎に独立して、ディジタル信号の値を制御することで、変調回路からの３値の信号の値を、必要以上に制御することを防ぐことができるディジタルアンプを提供するものであり、特に、ディジタルアンプを備えたオーディオ機器や、携帯電話等の音声を出力する機器において利用することが可能である。

本実施の形態における、３値の１ビットアンプの構成を示すブロック図である。 本実施の形態における、スイッチング回路の構成を示す説明図である。 （ａ）〜（ｄ）は、本実施の形態における、スイッチング回路への入力信号の値に対する、スイッチング回路内のスイッチの状態を示す説明図である。 本実施の形態における、スイッチング回数制御回路の構成を示すブロック図である。 本実施の形態における、スイッチング回数制御回路の入力信号および出力信号の値を示す説明図である。 スイッチング回数制御回路の入力信号の値に対する、従来例における出力信号の値と、本実施の形態における出力信号の値とを示す、説明図である。 従来例における、１ビットアンプの構成を示すブロック図である。 従来例における、スイッチング回数制御回路を備えた、１ビットアンプの構成を示すブロック図である。 （ａ）は、従来例における、スイッチング回数制御回路への入力信号を示す説明図であり、（ｂ）は、従来例における、スイッチング回数制御回路からの出力信号を示す説明図であり、（ｃ）は、動作クロック信号を示す説明図である。 従来例における、スイッチング回数制御回路を備えた、３値の１ビットアンプの構成を示すブロック図である。 従来例における、スイッチング回路の構成を示す説明図である。 従来例における、量子化器からの３値の信号と、スイッチング回数制御回路からの出力信号と、スイッチング回路内のスイッチの状態とを示す説明図である。

符号の説明

１ ３値１ビットアンプ（ディジタルアンプ）
１０ ΔΣ変調回路（変調回路）
２０ スイッチング回路
２１ａ スイッチ
２１ｂ スイッチ
２１ｃ スイッチ
２１ｄ スイッチ
４０ スイッチング回数制御回路（制御回路）
４１ａ 変換部
４１ｂ 変換部
４２ａ メモリ（記録部）
４２ｂ メモリ（記録部）

Claims (5)

1. 外部からの電気信号を動作クロックに基づいて、３値の信号に変調し、当該３値の信号を２つの第１ディジタル信号で表現し、当該２つの第１ディジタル信号を出力する変調回路と、
   上記変調回路からの２つの第１ディジタル信号の値を所定の規則に基づいて設定し、設定後の２つの第２ディジタル信号を出力する制御回路と、
   上記制御回路により値が設定された２つの第２ディジタル信号に基づいて、ＯＮ・ＯＦＦが切り替わるスイッチを複数備え、制御回路からの２つの第２ディジタル信号で表現された３値の信号に対応する電圧を増幅し、差動信号として出力するスイッチング回路とを備え、
   上記所定の規則は、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前（Ｎは２以上の整数）から１周期前までの、上記制御回路からの第２ディジタル信号の値がすべて同じである場合、上記制御回路が、上記出力時に上記変調回路からの第１ディジタル信号の値を第２ディジタル信号の値として設定して出力し、かつ、
   上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前から１周期前までの、上記制御回路からの第２ディジタル信号の値がいずれか１つでも異なる場合、上記制御回路が、上記出力時に、上記動作クロックの１周期前の上記制御回路からの第２ディジタル信号の値を第２ディジタル信号の値として設定して出力するように定められ、
   上記制御回路は、これらの第２ディジタル信号の値の設定を、上記変調回路から上記制御回路に入力される上記２つの第１ディジタル信号毎に独立して行うことを特徴とする、ディジタルアンプ。
2. 上記スイッチング回路から出力された差動信号が、上記変調回路にフィードバックされることを特徴とする、請求項１に記載のディジタルアンプ。
3. 上記制御回路から出力した２つのディジタル信号の値が記録されている記録部を、備えたことを特徴とする、請求項１または２に記載のディジタルアンプ。
4. 上記スイッチング回路は、上記差動信号を出力するための２つの信号線を備え、
   上記スイッチング回路内の各スイッチによって、上記差動信号を出力する２つの信号線に対し、
   上記２つの信号線にスイッチング回路の電源電圧を接続する、または、
   上記２つの信号線にスイッチング回路のＧＮＤを接続することにより、上記差動信号の値をゼロとすることを特徴とする、請求項１から３のいずれか１項に記載のディジタルアンプ。
5. 外部からの電気信号を動作クロックに基づいて、３値の信号に変調し、当該３値の信号を２つの第１ディジタル信号で表現し、当該２つの第１ディジタル信号を出力する変調回路と、
   上記変調回路からの２つの第１ディジタル信号の値を所定の規則に基づいて設定し、設定後の２つの第２ディジタル信号を出力する制御回路と、
   上記制御回路により値が設定された２つの第２ディジタル信号に基づいて、ＯＮ・ＯＦＦが切り替わるスイッチを複数備え、制御回路からの２つの第２ディジタル信号で表現された３値の信号に対応する電圧を増幅し、差動信号として出力するスイッチング回路とを備えたスイッチングアンプにおけるスイッチング回数制御方法において、
   上記所定の規則は、上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前（Ｎは２以上の整数）から１周期前までの、上記制御回路からの第２ディジタル信号の値がすべて同じである場合、上記制御回路が、上記出力時に上記変調回路からの第１ディジタル信号の値を第２ディジタル信号の値として設定して出力し、かつ、
   上記制御回路からの第２ディジタル信号の出力時に対して、上記動作クロックのＮ周期前から１周期前までの、上記制御回路からの第２ディジタル信号の値がいずれか１つでも異なる場合、上記制御回路が、上記出力時に、上記動作クロックの１周期前の上記制御回路からの第２ディジタル信号の値を第２ディジタル信号の値として設定して出力するように定められ、
   上記制御回路は、これらの第２ディジタル信号の値の設定を、上記変調回路から上記制御回路に入力される上記２つの第１ディジタル信号毎に独立して行うことを特徴とする、スイッチング回数制御方法。

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