TWI399016B - 減少電磁干擾的電路和方法 - Google Patents

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Description

減少電磁干擾的電路和方法
本發明一般關於電子電路，且特別是關於數位控制電源轉換器的擴頻操作。
諸如汽車、航空、電信、消費電子等系統包括很多會受物理、環境和電應力不利影響的元件。這些元件包括電子元件、無源電路元件和互連的結構。一種干擾電子系統正常操作的力是電磁輻射。這種力也被稱為電磁干擾(EMI)。除了受EMI干擾，電子元件也發射電磁信號，該信號會不利影響到同一系統或其他系統中的其他電路元件。由於對更緊湊小巧的系統的需求增加，系統製造者減小系統的規模，其增加了輻射的EMI影響系統的可能性。例如，用於諸如手機、個人數位助理、電子遊戲的可擕式電腦、手提裝置及其它中的交換式電源供應器(SMPS)，通常是EMI的最嚴重來源之一。因為現代電子系統具有的規模在減小，對EMI敏感的元件被設置在電源的近處，因而增加了由於EMI而引起的其故障可能性。
去除包括切換式電源供應器的電子系統中輻射EMI的影響的消極手段包括EMI緩衝器的使用。但是，緩衝器很貴並且增加電子系統的體積。消除輻射和傳導的EMI的積極手段依賴於改變開關模式電源的切換頻率。這些手段包括偽隨機時脈、調頻時脈、峰值電流混沌控制和delta sigma調變的使用來獲得可變頻率的操作。藉由改變切換頻率， 由切換式電源供應器所產生的噪音散佈於頻域，基礎峰值極大減少。這些技術的缺點是他們只可在類比回饋控制器中實現。
因此，需要去除輻射和傳導的EMI的影響的電路和方法，其可以應用到有數位回饋控制器的切換式電源供應器中。另外，希望該電路和方法是經濟而節能的。
實施方式
通常，本發明包括一個使用數位電路結構和擴頻時脈減少或抑制電磁干擾的方法和電路。根據本發明的一個實施方式，一個電路的切換頻率的改變可使用數位偽隨機式產生器和延遲線數位脈寬調變器來產生一個數位擴頻來實現，也被稱為隨機脈寬調變信號。偽隨機圖形產生器發射偽隨機數字碼到一個雜訊重整數位類比(digital-to-analog)轉換器。延遲線數位脈寬調變器產生了一個系統時脈信號，該信號有一個頻率被延遲線的類比電源電壓控制，其值圍繞一個平均值是隨機的。該變化的時脈頻率在一個寬的頻率範圍內以隨機的方式而不是以固定的頻率傳播此輻射和傳導的EMI。這實際上減少了其他電路在電源轉換器附近受到的一般干擾。
圖1為根據本發明的實施方式的具有擴頻系統的數位控制電源轉換器10的方塊圖。圖1中所顯示的是與交換網路14連接的擴頻系統12。擴頻系統12包括一數位偽隨機圖形 產生器16、一數位類比轉換器(DAC)18、一線性穩壓器20以及一基於延遲線的數位脈寬調變器(DPMW)22。更特別的，DAC 18的輸入連接到數位偽隨機圖形產生器16的輸出，DAC 18的輸出連接到線性穩壓器20的輸入。基於延遲線的DWPM 22的輸入24連接到線性穩壓器20的輸出，基於延遲線的DWPM 22的輸入26連接到交換網路14的輸出。基於延遲線的DWPM 22具有一輸出28以及一輸出30，其中該輸出28與數位偽隨機圖形產生器16的輸入32和DAC 18的輸入34連接，而該輸出30則與交換網路14的輸入36連接。DAC 18可被視為一數位類比轉換器。
作為例子，交換網路14包括一電源轉換器15，該電源轉換器15具有一輸入作為交換網路14的輸入36，並具有與濾波級17的輸出連接的一輸出。濾波級17的輸出連接到負載19和類比數位轉換器(ADC)21的輸入。ADC 21可被視為一類比數位轉換器。需要注意的是，電源轉換器輸出電壓比需要的參考電壓的減少可在ADC 21中實現。ADC 21的輸出因此代表了在參考電壓和輸出電壓之間的差值的數位化當量。ADC 21的一輸出連接到數位補償器23，數位補償器23的輸出是作為交換網路14的輸出25。交換網路14的配置不是對本發明的限制。交換網路14可以是使用DPWM來調節輸出電壓的任何合適的數位電路或控制器結構。數位偽隨機圖形產生器16、和基於延遲線的DPWM 22的實施方式被進一步分別參考圖2到4來描述。電源轉換器15的實施方式和濾波級17進一步參考圖6來描述。
參照圖2，說明了根據本發明一個實施方式的數位偽隨機圖形產生器16的方塊圖。數位偽隨機圖形產生器16包括一時脈分頻器(clock divider)電路38，該時脈分頻器電路38具有一輸入作為輸入32。時脈分頻器電路38可被視為一時脈分頻器且其設定一過採樣比(OSR)。例如，OSR是4096。數位偽隨機圖形產生器16的輸出連接到線性回饋移位暫存器(LFSR)40，LFSR40的輸出連接到加法電路42。偏移量44被傳送到加法電路42的另一個輸出。加法電路42的一輸出信號作為數位偽隨機圖形產生器16的輸出信號。
參考圖3，顯示了DAC18的方塊圖。DAC18包括一個delta-sigma調變器50，其連接到低通濾波器52並作為雜訊重整電路。delta-sigma調變器50具有作為輸出34的一輸出，並為線性穩壓器20產生類比電壓參考。DAC18從數位偽隨機圖形產生器16接收偽隨機數字碼。根據一個實施方式，DAC18具有一抽樣率，該抽樣率是由時脈分頻器電路38所設定。抽樣率由EQT.1給出：fDAC=fsys/OSR EQT.1
其中：fDAC為抽樣率；fsys為系統時脈頻率；以及OSR為過採樣比。
作為例子，delta-sigma調變器50是一種一階delta-sigma調變器，該調變器50具有一個由EQT.2給出的雜訊轉移函數(NTF(z))： NTF(z)=1-z-1 EQT.2
對於一階delta-sigma調變器，雜訊下降了9分貝，因此每兩倍過採樣比，有效的解析度增加1.5位元。使用一位元delta-sigma拓撲結構的好處是其產生一個高的線性輸出，有基本為零的靜態電流(並因此是低功率電路結構)，以及能夠使用單塊積體電路製造技術來製造。
參照圖4，說明了根據本發明的一個實施方式的基於延遲線的DPWM22的方塊圖。基於延遲線的DPWM 22包括一延遲線56，其連接到計數器58和DPWM邏輯電路60。延遲線56包括一n到1(n-to-1)的多工器62，其連接到n個基於鎖存器的延遲元件641,642,643,644,645,646,647,…,64n，其中n代表一個整數。延遲元件641具有一與多工器62的輸入621連接的一輸入，並有與多工器62的一輸入622和延遲元件642的一輸入連接的一輸出。類似的，延遲元件642-647具有分別與多工器62的輸入623-62n和延遲元件643-64n的輸入連接的輸出。作為例子，多工器62是一個具有3位元選擇匯流排的8到1(8-to-1)的多工器，即DUTY位(2：0)。延遲元件64n的輸出經過一反相器66連接到延遲元件641的輸入並且作為延遲線56的時脈輸出。延遲線56的輸出連接到計數器58的輸入。多工器62具有作為輸入26的一輸入，並具有用於傳輸輸出信號OUT的一輸出。多工器62的體積和延遲元件的數量不是本發明的限制。
一個N位元混合DPWM包括一延遲線，其有2M元件來產生合適的延遲，跟隨一個2(N-M)位計數器來提供粗延遲調 整，其中N和M是整數。根據圖4顯示的實施方式，基於延遲線的DPWM 22是一個7-位DPWM，其具有提供時脈信號CLK的八元件延遲線振盪器，CLK有切換頻率fS八倍的頻率。要注意的是這種基於延遲線的混合DPWM不是本發明的限制。其他合適的延遲線DPWM包括混合DPWM、分段或不分段的DPWM、自校準的DPWM、或其組合。
主要參照圖5，其顯示了延遲元件(例如延遲元件641-64n)的概要圖。延遲元件的構造不是本發明的限制。例如，延遲元件或單元的構造可包括電流受控(current-starved)反相器的構造或替代的邏輯閘的構造。經由將DAC18的輸出連接到通用延遲單元的合適的延遲控制端，本發明可以應用到這些替代的延遲單元構造中。如果使用不要求DC電流的一端子來控制延遲單元的延遲，則線性穩壓器20可以省略。
再參考圖4及依照一個例子，計數器58是一個3位元的計數器，其具有一個輸出用來傳輸三位元輸出信號計數(2：0)，其中計數器58的輸出是作為輸出28。
DPWM邏輯電路60包括一相等檢測電路70、一反或閘72、一多工器74、及閘76和78、反相器77、鎖存器80和82、和一反或閘84。相等檢測(equality check)電路70也被叫做相等檢測器並具有與多工器62的輸入26連接的一輸入以及與計數器58的輸出28連接的一輸入。另外，與輸入26連接的輸入被連接到2到1(2-to-1)多工器74的輸出。相等檢測器70的輸出連接到及閘76的輸入。多工器74的一個輸 入與n位元多工器62的輸出和反或閘72的輸入連接。反或閘72的另一個輸入連接到延遲線56的輸出以及計數器58的輸入。反或閘72的輸出連接到多工器74的另一個輸入。多工器74的輸出連接到及閘76的第二輸入。及閘76的輸出連接到及閘78的輸入和鎖存器80的輸入，其中連接到及閘78的輸入通過反相器77。鎖存器78的輸出連接到鎖存器80的另一個輸入。鎖存器80的輸出是作為基於延遲線的DPWM 22的輸出30。反或閘84的輸入連接到計數器58的輸出，反或閘84的輸出連接到鎖存器82的輸入。鎖存器82具有經連接以用於接收一邏輯高信號(如邏輯1)的一輸入以及與延遲線56的輸出連接的一輸入。
通過一個信號元件的延遲△t是對應於PWM解析度的一個最低有效位元(LSB)。因此，3位元的總解析度可以藉由追蹤8元件延遲線而得到。需要注意的是，包含反或閘72和2到1多工器74允許額外的時序資訊從延遲線56析出，該過程可用於在2到1多工器74的輸出產生一個信號，多工器74具有一個4 PWM位元的有效的計時解析度。例如，當信號任務(3)為邏輯零，抽頭式延遲線輸出(3位元)是足夠的並通過了2到1多工器74。但是，當信號任務(3)改變成邏輯1，則需要增加等於八倍△t的額外的延遲到抽頭式延遲線輸出。該延遲通過選擇反或閘72的輸出以穿過2到1多路複合器74而被增加。最終的PMM脈衝由鎖存器80產生，鎖存器80在每一切換週期的開始被D觸發器82所設定，當計數器58的輸出信號和延遲線56的輸出信號的結合達到所需工 作循環(duty cycle)時被重新設定。
圖6表明根據本發明的一個實施方式的交換網路14的方塊圖，該交換網路14包括電源轉換器15、濾波級17、負載19、ADC 21、和數位補償器23。作為例子，電源轉換器15是一個降壓轉換器，其包括驅動器電路90和92，連接90和92來分別驅動切換場效應電晶體(FET)94和96。更特別的，驅動器電路90的一個輸出連接到切換FET94的閘極，驅動器92的輸出連接到切換FET96的閘極。切換FET94和96的汲極連在一起，連接切換FET94的源極以接收操作電源，例如VCC，連接切換FET96的源極以接收操作電源，例如VSS。空滯時間(dead time)延遲電路98的輸出連接到驅動電路器90的輸入，空滯時間延遲電路98的另一個輸出連接到驅動器電路92的輸入。空滯時間延遲電路98的輸入連接到基於延遲線的DPWM 22的輸出30。
濾波級17包括一電感器100，其連接到電容器106。更特別的是，電感器100的一端子連接到電晶體94和96的汲極，電感器100的另一個端子連接到電容器106的一個端子。連接電容器106的另一端子以接收操作電源，如VSS。
橫跨電容器106連接負載19。
ADC 21的輸入通過電感器100連接到切換電晶體94和96的汲極。
ADC 21的輸出連接到電感器100、電容器106、負載19的通常連接的端子和數位補償器23的輸入。數位補償器23的輸出作為交換網路14的輸出25並連接到延遲線DPWM 22 的輸入26。
操作中，擴頻時脈產生技術是用於藉由改變交換網路14的切換頻率來減少數位電路中的EMI，這樣交換網路產生的雜訊(比如SMPS)橫跨一個頻帶而擴展，因此減少雜訊在特定頻率的時均基礎峰值幅度。根據本發明的一個實施方式，時脈分頻器電路38接收一系統時脈信號(CLKSYS)並提供一個具有減少頻率的時脈信號(CLKDIV)給LSFR40，LSFR40產生一個均勻分佈的頻率目標。作為例子，LSFR40是一個9元件線性回饋移位暫存器，其產生一個512循環偽隨機序列來獲得一個均勻分佈的頻率目標。一個代表擴頻頻率freqss的7位元數字從LSFR40中擷取出來。
一加法電路42引出7位元數位的偏移來產生一個電平移動7位元數字。DAC18傳輸移位元的偏移數位到參考電壓VREF。作為例子，DAC18是一位delta-sigma(△-□)DAC,DAC18包括一delta-sigma調變器50和一個低通濾波器52。線性穩壓器20將參考電壓VREF轉換為輸出電壓，該輸出電壓作為延遲元件641-64n的電源電壓VDD。因此，該電源電壓被參考電壓為VREF的線性穩壓器20控制，該電源電壓改變來為交換網路14獲得一個可變的切換頻率fs。因此，該電源電壓VDD作為延遲線DPWM的一個控制信號，其改變數位控制電源轉換器10的頻率。需要注意的是該控制信號不限制為是電源電壓。
至此可以認為該發明提供了一種利用數位擴頻來減少EMI的數位擴頻電路和方法。根據本發明的實施方式，該 方法包括改變延遲線DPWM電路的操作參數，這樣其產生一個具有可變頻率的信號。根據一個實施方式，操作參數是一個時脈頻率。該信號輸入進一個交換網路，這樣該數位控制電源轉換器具有一個可變的切換頻率。
儘管於此是揭露特定的較佳實施方式和方法，然而對於本領域具有通常知識者，從上述所揭露的內容中很明顯可見，可以進行這樣的實施方式和方法的改變和修改而不偏離該發明的範圍和主旨。這意味著，該項發明應該僅被限於所附申請專利範圍第和可適用法律的法規條例所要求的範圍。
10‧‧‧數位控制電源轉換器
12‧‧‧擴頻系統
14‧‧‧交換網路
15‧‧‧電源轉換器
16‧‧‧數位偽隨機圖形產生器
17‧‧‧濾波級
18‧‧‧數位類比轉換器
19‧‧‧負載
20‧‧‧線性穩壓器
21‧‧‧類比數位轉換器
22‧‧‧基於延遲線的數位脈寬調變器
23‧‧‧數位補償器
38‧‧‧時脈分頻器(clock divider)電路
40‧‧‧線性回饋移位暫存器(LFSR)
42‧‧‧加法電路
44‧‧‧偏移量
50‧‧‧delta-sigma調變器
52‧‧‧低通濾波器
56‧‧‧延遲線
58‧‧‧計數器
60‧‧‧DPWM邏輯電路
62‧‧‧多工器
641‧‧‧延遲元件
642‧‧‧延遲元件
643‧‧‧延遲元件
644‧‧‧延遲元件
645‧‧‧延遲元件
646‧‧‧延遲元件
647‧‧‧延遲元件
64n‧‧‧延遲元件
66‧‧‧反相器
70‧‧‧相等檢測電路
72‧‧‧反或閘
74‧‧‧多工器
76‧‧‧閘
77‧‧‧反相器
78‧‧‧閘
80‧‧‧鎖存器
82‧‧‧鎖存器
84‧‧‧反或閘
90‧‧‧驅動器電路
92‧‧‧驅動器電路
94‧‧‧切換場效應電晶體
96‧‧‧切換場效應電晶體
98‧‧‧空滯時間(dead time)延遲電路
100‧‧‧電感器
106‧‧‧電容器
本發明可經由閱讀下面的詳細描述而被更好理解，考慮圖中的數字，其中相同的參考字元表示相同的元件，且其中：圖1為根據本發明一個實施方式的數位控制電源轉換器的方塊圖；圖2為根據本發明另一個實施方式的圖1的數位控制電源轉換器的一部分的方塊圖；圖3為根據本發明另一個實施方式的圖1的數位控制電源轉換器的另一部分的方塊圖；圖4為根據本發明另一個實施方式的圖1的數位控制電源轉換器的另一部分的示意圖；圖5為根據本發明另一個實施方式的圖1的數位控制電源轉換器的另一部分的示意圖；以及 圖6根據本發明另一個實施方式的數位控制電源轉換器的另一部分的示意圖。
10‧‧‧數位控制電源轉換器
12‧‧‧擴頻系統
14‧‧‧交換網路
15‧‧‧電源轉換器
16‧‧‧數位偽隨機圖形產生器
17‧‧‧濾波級
18‧‧‧數位類比轉換器
19‧‧‧負載
20‧‧‧線性穩壓器
21‧‧‧類比數位轉換器
22‧‧‧基於延遲線的數位脈寬調變器

Claims (20)

  1. 一種用以減少數位控制電源轉換器中電磁干擾的方法，包括藉由隨機改變一延遲線數位脈寬調變器電路的一時脈頻率產生一擴頻，該延遲線數位脈寬調變器電路具有一為一系統時脈的輸出及另一為一脈寬調變信號的輸出。
  2. 如申請專利範圍第1項所述的方法，其中該隨機改變該時脈頻率的步驟包括改變該延遲線數位脈寬調變器電路的一控制信號。
  3. 如申請專利範圍第2項所述的方法，其中該隨機改變該時脈頻率的步驟包括改變該延遲線數位脈寬調變器電路的一電源電壓。
  4. 如申請專利範圍第2項所述的方法，其中該隨機改變該時脈頻率的步驟進一步包括改變一線性穩壓器的一參考電壓。
  5. 如申請專利範圍第4項所述的方法，其中該隨機改變該時脈頻率的步驟進一步包括使用一線性回饋移位寄存器。
  6. 如申請專利範圍第5項所述的方法，進一步包括自該線性回饋移位寄存器擷取一信號並將該信號轉換成一參考電壓。
  7. 如申請專利範圍第6項所述的方法，進一步包括藉由使用一位元sigma-delta數位類比轉換器將該信號轉換成該參考信號。
  8. 如申請專利範圍第1項所述的方法，其中該隨機改變該時脈頻率的步驟包括傳輸偽隨機數位碼到一雜訊重整數位類比轉換器。
  9. 如申請專利範圍第8項所述的方法，其中該雜訊重整數位類比轉換器是一位元雜訊重整數位類比轉換器。
  10. 一種抑制電磁輻射干擾的方法，包括改變一延遲線數位脈寬調變器電路的一操作參數，其中改變該操作參數包括改變該延遲線數位脈寬調變器電路的一部份的一控制電壓。
  11. 如申請專利範圍第10項所述的方法，其中該改變該操作參數的步驟包括改變一時脈頻率來產生一數位擴頻。
  12. 如申請專利範圍第11項所述的方法，其中該改變該時脈頻率的步驟包括改變該延遲線的一部分的一電源電壓。
  13. 如申請專利範圍第12項所述的方法，其中該改變該控制電壓的步驟包括改變該基於延遲線的數位脈寬調變器的一延遲元件的該電源電壓。
  14. 如申請專利範圍第13項所述的方法，其中該改變該時脈頻率的步驟包括改變一系統時脈頻率。
  15. 如申請專利範圍第14項所述的方法，進一步包括使用來自該基於延遲線的數位脈寬調變器的一第一輸出信號來提供該系統時脈頻率，並使用來自該基於延遲線的數位脈寬調變器的一第二輸出信號來作為一電源轉換器的一輸入信號。
  16. 如申請專利範圍第12項所述的方法，其中該改變該控制 電壓的步驟進一步包括產生一參考電壓並改變該參考電壓。
  17. 如申請專利範圍第16項所述的方法，其中該產生該參考電壓的步驟包括使用一數位類比轉換器來產生並改變該參考電壓。
  18. 一種用以減少電磁干擾之電路，其包括：一圖形產生器，其有一輸入端和一輸出端；一第一數位類比轉換器，其有一第一和第二輸入端以及一輸出端，其中該圖形產生器的該輸出端與該第一數位類比轉換器的一第一輸入端連接；一線性穩壓器電路，其有一輸入端和一輸出端，該穩壓器電路的該輸入端與該第一數位類比轉換器的該輸出端連接；一延遲線數位脈寬調變器，其具有一第一輸入端和一第一輸出端，該第一輸入端與該線性穩壓電路的該輸出端連接，該第一輸出端與該圖形產生器的該輸入端和該第一數位類比轉換器的該第二輸入端連接。
  19. 如申請專利範圍第18項所述的電路，其中該電路為一電源轉換器，包括：一交換網路，其有一輸入端和一輸出端，一第二數位類比轉換器，其有一輸入端和一輸出端，該輸入端與該交換網路的該輸出端連接；一數位補償器，其有一輸入端和一輸出端，該輸入端與該第二數位類比轉換器的該輸出端連接，該數位補償 器的該輸出端與該基於延遲線的數位脈寬調變器的一第二輸入連接。
  20. 如申請專利範圍第18項所述的電路，其中該延遲線數位脈寬調變器包括：一延遲線，其有一輸入端以及第一和第二輸出端；一計數器，其有一輸入端和一輸出端，其中該延遲線的該輸入端與該計數器的該第一輸入端連接；及一數位邏輯電路，其有一輸入端，該輸入端連接到該延遲線的該第一輸入端。
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