JP4148077B2 - D級信号増幅回路 - Google Patents
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Description
〔構成〕
図1は、本発明の第1実施形態に係るD級信号増幅回路の電気回路図である。このD級信号増幅回路は、供給電源電圧の変動をフィードバック補正する機能を備えており、ここでは、オーディオ信号再生装置の出力に用いられ、スピーカ等の音声再生装置を駆動するD級信号増幅回路を例に挙げて説明する。
以下、上述したD級信号増幅回路における電源電圧変動のフィードバック補正制御について説明する。電源電圧VDDが供給されたD級アンプ3において増幅された出力信号は、スピーカ等に出力されるとともに、乗算回路5で1/2に分圧後、LPF6で不要な高周波成分が取り除かれてコンパレータ10に入力される。一方、電源電圧VDDの変動の影響を受けにくいレギュレータ電圧VDD/2が供給されたバッファ回路8で変換された参照信号も、LPF9で高周波成分を取り除かれてコンパレータ10に入力される。コンパレータ10では、分圧後の出力信号と参照信号とを比較し、その比較結果に応じてLowまたはHighを出力する。
本実施形態では、出力信号(ローパスフィルタ6の出力信号)と参照信号(ローパスフィルタ9の出力信号)とを比較し、その比較結果に応じて元信号に乗算する補正係数aを一定変化幅Δaで増減させるフィードバック補正を行うことによって、電源電圧VDDの変動による影響を抑制する。従って、コンパレータ10の比較結果に応じて補正係数aを一定変化幅で増加または減少させるのみで、電源電圧VDDの変動による影響を抑制するように補正係数aを最適化することができるので、元信号に乗算するデジタル補正信号を演算する場合のように複雑な演算処理をする必要がなく、アナログ・デジタル変換器(ADC)等の構成を省略でき、簡易かつ安価な構成によって、電源電圧VDDの変動による影響を抑制ことができる。
図4は、本発明の第2実施形態に係るD級信号増幅回路の電気回路図である。第1実施形態と異なる点は、補正タイミング調整回路12が追加されている点である。
図5は、本発明の第3実施形態に係るD級信号増幅回路の電気回路図である。本実施形態に係るD級信号増幅回路は、第2実施形態に係る補正タイミング調整回路12の代わりに補正タイミング調整回路16を備えている。第2実施形態では、コンパレータ10からの出力が連続して等しい回数をカウントし、連続して第1所定回数n1回等しい場合に調整許可信号Highを出力したが、本実施形態では、コンパレータ10からの連続する出力が互いに異なる回数をカウントし、連続して第2所定回数n2回互いに異なる場合に調整禁止信号Highを出力する。
図6は、本発明の第4実施形態に係るD級信号増幅回路の電気回路図である。本実施形態に係るD級信号増幅回路は、第1実施形態に係る信号増幅回路において係数調整回路19を備えている。係数調整回路19は、1サンプル遅延回路13と、排他的論理和否定回路14と、カウンタ回路20と、加減算回路21と、係数値レジスタ回路22とを備えている。1サンプル遅延回路13及び排他的論理和否定回路14については第2実施形態と同様の構成であるので、ここでは説明を省略する。
図8は、本発明の第5実施形態に係るD級信号増幅回路の電気回路図である。本実施形態に係る信号増幅回路は、第1実施形態に係る信号増幅回路において、周波数発生回路としての乱数発生回路23及び周波数調整回路24が追加されている。乱数発生回路23は、周波数調整回路24からのデータ要求に応じてランダムな数値データ(乱数データ)を出力する。周波数調整回路24は、この乱数データに基づいて決まるランダムなタイミングで調整許可信号Highを出力する。そして、係数制御回路11は、ランダムなタイミングの調整許可信号に応じて補正係数aの変更を行う。
必要ないが、このような場合にも、規則的な補正の周期、すなわちコンパレータ10からのフィードバック信号のサンプリング周波数で規則的に補正係数aを変更すると、サンプリング周波数の二分の一(1/2fs)のノイズが発生し易い。これに対して、本実施形態のように、調整許可信号Highをランダムに出力して、補正係数aを変更するタイミングをランダムに変更することによって、サンプリング周波数に依存するノイズを広い周波数に分散させて低減できる。
図9は、第6実施形態に係る信号増幅回路の電気回路図である。本実施形態では、ランダムに調整許可信号を出力する代わりに、元信号をディザ処理する。ディザ加算器25は、元信号に微小なランダム信号(白色ノイズ)を加える。一般にデジタル処理において信号に白色ノイズを加えると、信号の周波数に依存性を持ち特定周波数に偏ってしまう量子化ノイズを広い周波数に分散させて白色化させることができる。ディザ加算器25によって元信号に白色ノイズを予め加えることによって、第5実施形態と同様に、補正サンプリング周波数に依存する量子化ノイズを広い周波数に分散させて白色化させることができる。
図10は、第7実施形態に係る信号増幅回路の電気回路図である。上記実施形態では、元信号の波形レベルが中心よりも高いか低いかの判定をしたが、本実施形態では、レギュレータ電圧VDD/2を乗算回路27で二分の一に分圧した波形中心電圧VDD/4と、参照信号とを比較することによって、参照信号の波形レベルが中心よりも高いか低いか判定する。元信号は、デルタシグマ変調回路2及び7以降の回路、特にLPF6及び9で位相遅れが発生してしまうため、図11に示すように、元信号と参照信号とでは波形レベルが中心よりも高いか低いかの判定が異なる場合がある。例えば、同図B点においては元信号の波形レベルが中心よりも低いが、同時刻のA点においては参照信号の波形レベルが中心よりも高くなっている。第1実施形態において述べたように、コンパレータ10の出力が同じでも、波形レベルが中心よりも高いか低いかの判定に応じて補正係数aの増減の方向が異なるため、図11のB点とA点におけるように波形レベルが中心より高いか低いかの判定が異なると、補正係数aの増減方向が逆になり、電源電圧VDDによる影響を増幅してしまう虞がある。
上記第1乃至第7実施形態に係る構成を2つ又は3つ以上適宜組み合わせれば、各実施形態で述べた作用効果を得ることができる。例えば、図13は、第1実施形態に係る構成に、第3実施形態に係る補正タイミング調整回路16と、第4実施形態に係る係数調整回路19と、第5実施形態に係る乱数発生回路23及び周波数調整回路24及び第7実施形態に係るコンパレータ26とを組み合わせた信号増幅回路である。この場合には、補正タイミング調整回路16によって出力信号と参照信号が近い場合の補正を禁止し、係数調整回路19によって電源電圧変動が大きい場合の追従性を高めると共に電源電圧変動が微小な場合には補正係数の変化幅を小さくすることによってノイズの発生を抑制することができる。また、乱数発生回路23及び周波数調整回路24によって補正サンプリング周波数に依存する量子化ノイズを低減することができる。さらに、コンパレータ26において参照信号の波形レベルが波形中心よりも高いか低いかの判定を行うことによって、元信号と出力信号(参照信号)との位相差のために判定結果が逆になることを防止できる。
2、7 デルタシグマ変調回路
3 D級アンプ
4 内部コア用レギュレータ
6、9 ローパスフィルタ(LPF)
10 コンパレータ
11 係数制御回路
12、16 補正タイミング調整回路
13 1サンプル遅延回路
14 排他的論理和否定回路
15、18、20 カウンタ回路
17 排他的論理和回路
19 係数調整回路
21 加減算回路
22 係数値レジスタ
23 乱数発生回路
24 補正サンプリング周波数調整回路
25 ディザ加算回路
26 コンパレータ
Claims (9)
- 第1の電源電圧が供給され、入力ノードに入力された入力信号を増幅して出力ノードに出力信号を出力するD級信号増幅回路であって、
前記入力ノードに入力された入力信号に補正係数を乗算する乗算回路と、
前記乗算回路の出力信号をデルタシグマ変調する第1の変調回路と、
前記第1の電源電圧によって前記第1の変調回路の出力信号を増幅して前記出力ノードに前記D級信号増幅回路の出力信号を出力する第1のD級アンプと、
前記第1の電源電圧よりも低くかつ前記第1の電源電圧の変動に連動せず一定のレベルに保持された第2の電源電圧を前記第1の電源電圧から生成する電圧変換回路と、
前記第1のD級アンプの前記出力信号を、前記第1の電源電圧レベルから前記第2の電源電圧のレベルに変換して第1信号を生成するレベル変換回路と、
前記第1信号から高周波成分が除去された第2信号を生成する第1のローパスフィルタと、
前記入力ノードに入力された入力信号をデルタシグマ変調する第2の変調回路と、
前記第2の電源電圧によって前記第2の変調回路の出力信号を増幅して第3信号を生成する第2のD級アンプと、
前記第3信号から高周波成分が除去された第4信号を生成する第2のローパスフィルタと、
前記第2信号と前記第4信号との波形レベルの大小を比較する第1の比較回路と、
前記入力信号の波形レベルが中心より高いか低いかの判定を行うとともに、前記判定結果と前記第1の比較回路の比較結果に基づいて、前記第2信号と前記第4信号とが一致するように、前記乗算回路により乗算される前記補正係数を所定変化幅ずつ増減させる係数制御回路と、
を備えたことを特徴とするD級信号増幅回路。 - 前記第1の比較回路の前記比較結果が入力される第1の補正タイミング調整回路をさらに有し、
前記第1の補正タイミング調整回路は、前記比較結果が第1所定回数連続して等しい場合にのみ、前記補正係数の増減を実行することを許可する調整許可信号を前記係数制御回路に出力する、請求項1に記載のD級信号増幅回路。 - 前記第1の比較回路の前記比較結果が入力される第2の補正タイミング調整回路をさらに有し、
前記第2の補正タイミング調整回路は、前記比較結果が第2所定回数連続して異なる場合には、前記補正係数の増減を実行することを禁止する調整禁止信号を前記係数制御回路に出力する、請求項1に記載のD級信号増幅回路。 - 調整許可信号をランダムな周波数で発生する周波数発生回路をさらに備え、
前記係数制御回路は、前記調整許可信号のタイミングで前記補正係数を増減する、請求項1に記載のD級信号増幅回路。 - 前記入力信号に白色ノイズを加算して前記第2の変調回路に出力するディザ加算器をさらに備え、
前記第2の変調回路は、前記入力信号に代えて前記ディザ加算器からの出力信号をデルタシグマ変調する、請求項1から4のいずれかに記載のD級信号増幅回路。 - 第1の電源電圧が供給され、入力ノードに入力された入力信号を増幅して出力ノードに出力信号を出力するD級信号増幅回路であって、
前記入力ノードに入力された入力信号に補正係数を乗算する乗算回路と、
前記乗算回路の出力信号をデルタシグマ変調する第1の変調回路と、
前記第1の電源電圧によって前記第1の変調回路の出力信号を増幅して前記出力ノードに前記D級信号増幅回路の出力信号を出力する第1のD級アンプと、
前記第1の電源電圧よりも低くかつ前記第1の電源電圧の変動に連動せず一定のレベルに保持された第2の電源電圧を前記第1の電源電圧から生成する電圧変換回路と、
前記第1のD級アンプの前記出力信号を、前記第1の電源電圧レベルから前記第2の電源電圧のレベルに変換して第1信号を生成するレベル変換回路と、
前記第1信号から高周波成分が除去された第2信号を生成する第1のローパスフィルタと、
前記入力ノードに入力された入力信号をデルタシグマ変調する第2の変調回路と、
前記第2の電源電圧によって前記第2の変調回路の出力信号を増幅して第3信号を生成する第2のD級アンプと、
前記第3信号から高周波成分が除去された第4信号を生成する第2のローパスフィルタと、
前記第2信号と、前記第2の電源電圧の二分の一である波形中心電圧とを時分割で選択的に出力する切換回路と、
前記切換回路の出力信号と前記第4信号を受け付け、前記第2信号と前記第4信号とを比較することによって前記第2信号と前記第4信号との波形レベルの大小を比較する比較結果を出力するとともに、前記波形中心電圧と前記第4信号とを比較することによって前記第4信号の波形レベルが中心よりも高いか低いかの判定結果を出力する第1の比較回路と、
前記第1の比較回路の前記比較結果と前記判定結果に基づいて、前記第2信号と前記第4信号とが一致するように、前記乗算回路により乗算される前記補正係数を所定変化幅ずつ増減させる係数制御回路と、
を備えたことを特徴とするD級信号増幅回路。 - 第1の電源電圧が供給され、入力ノードに入力された入力信号を増幅して出力ノードに出力信号を出力するD級信号増幅回路であって、
前記入力ノードに入力された入力信号に補正係数を乗算する乗算回路と、
前記乗算回路の出力信号をデルタシグマ変調する第1の変調回路と、
前記第1の電源電圧によって前記第1の変調回路の出力信号を増幅して前記出力ノードに前記D級信号増幅回路の出力信号を出力する第1のD級アンプと、
前記第1の電源電圧よりも低くかつ前記第1の電源電圧の変動に連動せず一定のレベルに保持された第2の電源電圧を前記第1の電源電圧から生成する電圧変換回路と、
前記第1のD級アンプの前記出力信号を、前記第1の電源電圧レベルから前記第2の電源電圧のレベルに変換して第1信号を生成するレベル変換回路と、
前記第1信号から高周波成分が除去された第2信号を生成する第1のローパスフィルタと、
前記入力ノードに入力された入力信号をデルタシグマ変調する第2の変調回路と、
前記第2の電源電圧によって前記第2の変調回路の出力信号を増幅して第3信号を生成する第2のD級アンプと、
前記第3信号から高周波成分が除去された第4信号を生成する第2のローパスフィルタと、
前記第2信号と前記第4信号との波形レベルの大小を比較する第1の比較回路と、
前記第4信号と前記第2の電源電圧の二分の一である波形中心電圧とを比較することによって、前記第4信号の波形レベルが中心よりも高いか低いかを判定する第2の比較回路と、
前記第1の比較回路での比較結果と前記第2の比較回路での判定結果とに基づいて、前記第2信号と前記第4信号とが一致するように、前記乗算回路により乗算される前記補正係数を所定変化幅ずつ増減させる係数制御回路と、
を備えたことを特徴とするD級信号増幅回路。 - 前記D級信号増幅回路は半導体集積回路に含まれており、
前記電圧変換回路は前記半導体集積回路の内部コア用レギュレータである、請求項1から7のいずれかに記載のD級信号増幅回路。 - 前記第1及び第2の変調回路は、共通の変調回路で構成されており、前記乗算回路の出力信号と前記入力ノードに入力された前記入力信号とを時分割で選択的に受け付け、前記乗算回路の出力信号をデルタシグマ変調して前記第1のD級アンプに出力するとともに、
前記入力ノードに入力された前記入力信号をデルタシグマ変調して前記第2のD級アンプに出力する、請求項1から4、6から8のいずれかに記載のD級信号増幅回路。
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