JP5100805B2

JP5100805B2 - 薄膜磁性体記憶装置

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Publication number: JP5100805B2
Application number: JP2010212276A
Authority: JP
Inventors: 秀人日高
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-09-22
Filing date: 2010-09-22
Publication date: 2012-12-19
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Description

この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。

低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。

特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。

図４２は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。

図４２を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。

ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。

図４３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図４３を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。

データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。

磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。

したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。

図４４は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
図４４を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。

図４５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。

図４５を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。

自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。

したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。

データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。

上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。

"A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および"Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.

図４６は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図４６を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図４６においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。

既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｎとを配置する必要がある。

このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。

図４７は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図４７を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。

磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。

既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬはライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。

一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。

このような構成とすることにより、金属配線層の数を抑制して、ＭＴＪメモリセルを半導体基板上に集積配置することができる。しかしながら、リードワード線ＲＷＬは、ポリシリコン層などで形成されるために抵抗値が比較的大きくなってしまう。これにより、データ読出時においてリードワード線ＲＷＬにおける信号伝播遅延が大きくなり、データ読出動作の高速化が妨げられるという問題点が生じていた。

また、図４２に示したＭＴＪメモリセルと比較してさらに高集積化が可能なＭＴＪメモリセルの構造として、アクセストランジスタに代えてＰＮ接合ダイオードをアクセス素子として用いた構成が知られている。

図４８は、ダイオードを用いたＭＴＪメモリセルの構成を示す概略図である。
図４８を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤＤは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。

ＭＴＪメモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。

一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが導通して、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭはオフ状態を維持し、センス電流Ｉｓは流れない。

このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。

図４９は、図４８に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。

図４９を参照して、半導体主基板ＳＵＢ上のＮ型領域ＮＷＬと、Ｎ型領域ＮＷＬ上に設けられたＰ型領域ＰＡＲとによってアクセスダイオードＤＭが形成される。図４９には、Ｎ型領域の形成例として、Ｎ型ウェルが示される。

アクセスダイオードＤＭのカソードに相当するＮ型領域ＮＷＬは、金属配線層Ｍ１に配置されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するＰ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。

しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。

このように、アクセスダイオードを用いた従来のＭＴＪメモリセルは、高集積化に有利である反面、データ書込動作が不安定化するといった問題点を有していた。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ読出動作を高速化および安定化を図ることである。

請求項１記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部を含み、磁性体メモリセルの行に対応してそれぞれ設けられ、第１の抵抗率を有する配線で形成される複数の書込ワード線をさらに備え、複数の書込ワード線の各々は、データ書込時およびデータ読出時の両方において、行選択結果に応じて選択的に活性化され、複数の書込ワード線のうちの活性化された少なくとも１つに対して、データ書込時およびデータ読出時のそれぞれにおいて、第１のデータ書込電流の電流経路をそれぞれ形成および遮断するためのワード線電流制御回路と、磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、データ書込時およびデータ読出時のそれぞれにおいて、第２のデータ書込電流およびデータ読出電流のそれぞれを、複数のデータ線のうちの選択された前記列に対応する1本に流すための読出書込制御回路と、磁性体メモリセルの行に対応してそれぞれ設けられ、第１の抵抗率よりも高い第２の抵抗率を有する配線で形成される複数の読出ワード線とを備え、各読出ワード線は、データ読出時において、行選択結果に応じて対応する書込ワード線とともに選択的に活性化される。

請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、メモリアレイは、列方向に沿って複数の領域に分割され、複数の読出ワード線は、複数の領域ごとに分割して配置され、複数の書込ワード線の各々は、複数の領域に共通に配置され、薄膜磁性体記憶装置は、複数の読出ワード線に対応してそれぞれ設けられる複数の読出ワード線ドライバをさらに備え、複数の読出ワード線ドライバの各々は、データ読出時において、複数の書込ワード線のうちの対応する１つの活性化に応答して、複数の読出ワード線のうちの対応する１つを活性化する。

請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、行選択結果に応じて複数の書込ワード線を選択的に活性化するためのワード線ドライブ回路をさらに備え、ワード線ドライブ回路は、複数の書込ワード線のうちの活性化された少なくとも１つに対して、データ書込時およびデータ読出時のそれぞれにおいて、第１のデータ書込電流および充電電流をそれぞれ供給し、充電電流によって生じる磁界は所定磁界よりも小さい。

請求項４記載の薄膜磁性体記憶装置は、請求項３記載の薄膜磁性体記憶装置であって、ワード線ドライブ回路は、複数の書込ワード線に対応してそれぞれ設けられる複数の第１および第２の電流供給回路を含み、複数の第１の電流供給回路の各々は、データ書込時において対応する書込ワード線が活性化された場合に、第１のデータ書込電流を対応する書込ワード線に供給し、複数の第２の電流供給回路の各々は、データ読出時において、対応する書込ワード線が活性化された場合に、充電電流を対応する書込ワード線に供給する。

請求項５記載の薄膜磁性体記憶装置は、請求項３記載の薄膜磁性体記憶装置であって、ワード線ドライブ回路は、データ書込時において第１のデータ書込電流に相当する第１の動作電流を供給する第１の電流供給トランジスタと、データ読出時において充電電流に相当する第２の動作電流を供給する第２の電流供給トランジスタと、複数の書込ワード線に対応してそれぞれ設けられる複数の電流供給回路とを含み、複数の電流供給回路の各々は、対応する書込ワード線が活性化された場合において、第１および第２の電流供給トランジスタからのいずれか一方から供給された第１および第２の動作電流の一方を、対応する書込ワード線に供給する。

請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、データ書込磁界は、第１および第２のデータ書込電流によってそれぞれ生じる磁界の和によって形成され、第１のデータ書込電流の方向は、書込まれる記憶データのレベルにかかわらず一定であり、第２のデータ書込電流の方向は、書込まれる記憶データのレベルに応じて異なるように設定される。

請求項７記載の薄膜磁性体記憶装置は、請求項６記載の薄膜磁性体記憶装置であって、ワード線電流制御回路は、活性化された状態における複数の書込ワード線の電圧よりも低い電圧を供給する電源ノードと複数の書込ワード線との間にそれぞれ設けられる複数のスイッチ回路を含み、複数のスイッチ回路は、データ書込時においてオンする。

請求項８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、データ読出時において複数の書込ワード線および読出ワード線をそれぞれ活性化するための第１および第２の充電電流によって、記憶部にそれぞれ生じる第１および第２の磁界が打ち消し合う方向となるように、複数の書込ワード線および複数の読出ワード線は配置される。

請求項９記載の薄膜磁性体記憶装置は、請求項８記載の薄膜磁性体記憶装置であって、半導体基板上に形成されて、複数の書込ワード線および複数の読出ワード線は、記憶部を高さ方向にはさむように配置される。

請求項１０記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、複数の読出ワード線ドライバの各々は、列選択結果に応じて選択された複数の領域のうちの１つにおいて、データ読出時における複数の読出ワード線の活性化を実行する。

請求項１１記載の薄膜磁性体記憶装置は、請求項１０記載の薄膜磁性体記憶装置であって、読出書込制御回路は、複数の領域ごとに分割して配置される。

請求項１２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の読出ワード線の各々は、少なくとも１つのノードにおいて、複数の書込ワード線の対応する１つと電気的に結合される。

請求項１３記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置であって、データ書込時において複数の記憶部と複数のデータ線とを経由して流れる電流を強制的に遮断するための電流遮断回路をさらに備える。

請求項１４記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置であって、各磁性体メモリセルは、さらに、半導体基板上に形成される電界効果型トランジスタで形成されるアクセストランジスタを含み、アクセストランジスタは、読出基準電圧と結合される第１のソース・ドレイン領域と、記憶部と電気的に結合される第２のソース・ドレイン領域と、複数の読出ワード線のうちの対応する1本が形成されるゲートとを有し、複数の書込ワード線は、アクセストランジスタの上層に配置される第１および第２の金属配線層のうちのアクセストランジスタに近い一方に形成され、各データ線は、第1および第２の金属配線層のうちの他方に形成される。

請求項１５記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置であって、各磁性体メモリセルは、さらに、複数の読出ワード線のうちの対応する1本の活性化に応答して、複数のデータ線のうちの対応する1本と読出基準電圧との間に記憶部を電気的に結合するためのアクセストランジスタを含み、各複数のデータ線は、データ読出に先立って読出基準電圧にプリチャージされ、読出書込制御回路は、データ読出時において、複数のデータ線のうちの選択された磁性体メモリセルの列に対応する1本のみを読出基準電圧と異なる電圧と結合する。

請求項１６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、列に対応して、複数のデータ線と同一方向に沿ってそれぞれ設けられ、各々が読出基準電圧を供給するための複数のソース線をさらに備え、データ読出時において、選択された列に対応する、ソース線およびデータ線のデータ読出電流の経路に含まれる部分の配線抵抗の総和は、選択された行に依存せずほぼ一定となるように、複数のソース線および複数のデータ線は配置される。

請求項１７記載の薄膜磁性体記憶装置は、請求項１６記載の薄膜磁性体記憶装置であって、各ソース線は、メモリアレイの一端側において読出基準電圧と結合され、各データ線は、メモリアレイの他端側において読出書込制御回路と接続されて、データ読出電流の供給を受け、各ソース線およびデータ線は、単位長当たりの配線抵抗が同様の値に設計される。

請求項１８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の読出ワード線および複数の書込ワード線と同一方向に沿って、行にそれぞれ対応して設けられる複数のソース線と、複数のソース線と読出基準電圧との間にそれぞれ電気的に結合され、各々が複数の書込ワード線のうちの対応する1本の活性化および非活性化にそれぞれ応答して、導通および開放される複数の電流遮断スイッチとをさらに備える。

請求項１９記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、行にそれぞれ対応して、複数の読出ワード線および複数の書込ワード線と同一方向に沿って設けられ、各々が読出基準電圧を供給する複数のソース線をさらに備える。読出書込制御回路は、複数のソース線と同一方向に沿って設けられるグローバルデータ線と、グローバルデータ線と複数のデータ線との間にそれぞれ設けられ、各々が列選択結果に応じてオンする複数のコラム選択ゲートと、データ読出時において、グローバルデータ線に対してデータ読出電流を供給するためのデータ読出回路とを含む。データ読出時において、選択された行に対応するソース線とグローバルデータ線との、データ読出電流の経路に含まれる部分の配線抵抗の総和は、選択された磁性体メモリセルの列に依存せずほぼ一定となるように、複数のソース線およびグローバルデータ線は配置される。

請求項２０記載の薄膜磁性体記憶装置は、請求項１９記載の薄膜磁性体記憶装置であって、各ソース線は、メモリアレイの一端側において読出基準電圧と結合され、グローバルデータ線は、メモリアレイの他端側において読出書込制御回路と接続され、グローバルデータ線および各ソース線の単位長当たりの配線抵抗は、同様の値に設計される。

請求項２１記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、行にそれぞれ対応して、複数の読出ワード線および複数の書込ワード線と同一方向に沿って設けられ、各々が読出基準電圧を供給するための複数のソース線と、複数のデータ線と同一方向に沿って磁性体メモリセルに対して共通に設けられ、読出基準電圧および複数のソース線と電気的に結合されるダミーデータ線とをさらに備える。データ読出時において、選択された列に対応するデータ線とダミーデータ線との、データ読出電流の経路に含まれる部分の配線抵抗の総和は、選択された行に依存せずほぼ一定となるように、複数のデータ線およびダミーデータ線は配置される。

請求項２２記載の薄膜磁性体記憶装置は、請求項２１記載の薄膜磁性体記憶装置であって、ダミーデータ線は、メモリアレイの一端側において読出基準電圧と結合され、各データ線は、メモリアレイの他端側において、読出書込制御回路と接続されてデータ読出電流の供給を受け、各データ線およびダミーデータ線の単位長当たりの配線抵抗は、同様の値に設計される。

請求項２３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、行にそれぞれ対応して、複数の読出ワード線および複数の書込ワード線と同一方向に沿って設けられ、各々が読出基準電圧を供給する複数のソース線と、複数のデータ線と同一方向に沿って設けられ、読出基準電圧および複数のソース線の各々と電気的に結合されるダミーデータ線とをさらに備える。データ読出時において、選択された行に対応するソース線とグローバルデータ線との、データ読出電流の経路に含まれる部分の配線抵抗の総和は、選択された列に依存せずほぼ一定となるように、複数のソース線およびグローバルデータ線は配置され、データ読出時において、選択された列に対応するデータ線とダミーデータ線との、データ読出電流の経路に含まれる部分の配線抵抗の総和は、選択された行に依存せずほぼ一定となるように、複数のデータ線およびダミーデータ線は配置される。

請求項２４記載の薄膜磁性体記憶装置は、請求項１６から２３のいずれかに記載の薄膜磁性体記憶装置であって、各磁性体メモリセルは、さらに、対応する読出ワード線の活性化に応答して導通して、記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートを含み、メモリセル選択ゲートは、記憶部と対応する読出ワード線との間に結合されるダイオード素子を含む。

請求項２５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において、記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、２つの行ごとに書込ワード線対を構成する複数の書込ワード線をさらに備え、各書込ワード線対を構成する２本の書込ワード線は、少なくともデータ書込時において、メモリアレイの一端側で電気的に結合され、メモリアレイの他端側に配置され、データ書込時において第１のデータ書込電流を流すために、選択された行に対応する書込ワード線対を構成する２本の書込ワード線のそれぞれを、第１および第２の電圧の一方ずつに設定するためのワード線ドライブ回路と、磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、データ書込時およびデータ読出時のそれぞれにおいて、選択された列に対応するデータ線に対して、第２のデータ書込電流およびデータ読出電流をそれぞれ供給するための読出書込制御回路と、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを導通させるための複数の読出ワード線とをさらに備える。

請求項２６記載の薄膜磁性体記憶装置は、請求項２５記載の薄膜磁性体記憶装置であって、各書込ワード線は、第１の抵抗率を有する配線で形成され、各読出ワード線は、第１の抵抗率よりも高い第２の抵抗率を有する配線で形成され、メモリアレイの一端側において、書込ワード線対に対応してそれぞれ配置され、各々が、データ書込時およびデータ読出時のそれぞれにおいて、対応する２本の書込ワード線の間を電気的に結合および切離すための複数の短絡スイッチ回路をさらに備え、各読出ワード線は、データ読出時において、行選択結果に応じて対応する書込ワード線とともに選択的に活性化される。

請求項２７記載の薄膜磁性体記憶装置は、請求項２６記載の薄膜磁性体記憶装置であって、各読出ワード線は、複数の書込ワード線のうちの同一の行に対応する１本と電気的に結合される。

請求項２８記載の薄膜磁性体記憶装置は、請求項２６記載の薄膜磁性体記憶装置であって、メモリアレイは、列方向に沿って複数の領域に分割され、複数の読出ワード線は、複数の領域ごとに分割して配置され、複数の書込ワード線の各々は、複数の領域に共通に配置され、薄膜磁性体記憶装置は、複数の読出ワード線に対応してそれぞれ設けられる複数の読出ワード線ドライバをさらに備え、ワード線ドライブ回路は、データ読出時において、選択された行に対応する書込ワード線を活性化し、複数の読出ワード線ドライバの各々は、データ読出時において、複数の書込ワード線のうちの対応する１つの活性化に応答して、複数の読出ワード線のうちの対応する１つを活性化する。

請求項２９記載の薄膜磁性体記憶装置は、請求項２５記載の薄膜磁性体記憶装置であって、メモリアレイにおいて、選択された行に対応する書込ワード線対を構成する２本の書込ワード線に往復電流として流される第１のデータ書込電流と、選択された列に対応するデータ線に流される第２のデータ書込電流との組み合わせによって、１つの磁性体メモリセルに対してデータ書込が実行されるように、複数の磁性体メモリセルは配置される。

請求項３０記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において、記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応して設けられ、各々が２つの行ごとに共有される複数の書込ワード線と、複数の書込ワード線のうちの活性化された少なくとも１つに対して、データ書込時およびデータ読出時のそれぞれにおいて、第１のデータ書込電流の電流経路をそれぞれ形成および遮断するためのワード線電流制御回路と、データ読出時およびデータ書込時の各々において、選択された行に対応する書込ワード線を活性化するためのワード線ドライブ回路と、磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、データ書込時およびデータ読出時のそれぞれにおいて、選択された列に対応するデータ線に対して、第２のデータ書込電流およびデータ読出電流をそれぞれ供給するための読出書込制御回路と、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを導通させるための複数の読出ワード線とを備える。各読出ワード線は、データ読出時において、行選択結果に応じて対応する書込ワード線とともに選択的に活性化される。

請求項３１記載の薄膜磁性体記憶装置は、請求項３０記載の薄膜磁性体記憶装置であって、各書込ワード線は、第１の抵抗率を有する配線で形成され、各読出ワード線は、第１の抵抗率よりも高い第２の抵抗率を有する配線で形成され、メモリアレイにおいて、選択された行に対応する書込ワードに流される第１のデータ書込電流と、選択された列に対応するデータ線に流される第２のデータ書込電流との組み合わせによって、１つの磁性体メモリセルに対してデータ書込が実行されるように、複数の磁性体メモリセルは配置される。

請求項３２記載の薄膜磁性体記憶装置は、請求項３０記載の薄膜磁性体記憶装置であって、各読出ワード線は、複数の書込ワード線のうちの対応する１本と電気的に結合される。

請求項３３記載の薄膜磁性体記憶装置は、請求項３０記載の薄膜磁性体記憶装置であって、メモリアレイは、列方向に沿って複数の領域に分割され、複数の読出ワード線は、複数の領域ごとに分割して配置され、複数の書込ワード線の各々は、隣接する行によって共有されるとともに、複数の領域に共通に配置され、薄膜磁性体記憶装置は、複数の読出ワード線に対応してそれぞれ設けられる複数の読出ワード線ドライバをさらに備え、複数の読出ワード線ドライバの各々は、データ読出時において、偶数行および奇数行のいずれが選択されているかを示す情報と、複数の書込ワード線のうちの対応する１つの活性化とに応じて、対応する読出ワード線を活性化する。

請求項３４記載の薄膜磁性体記憶装置は、請求項２５から３３のいずれかに記載の薄膜磁性体記憶装置であって、メモリセル選択ゲートは、記憶部と対応する読出ワード線との間に結合されるダイオード素子を含む。

請求項３５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、メモリアレイは、列方向に沿って複数の領域に分割され、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部を含み、複数の領域に対して共通に、磁性体メモリセルの行に対応してそれぞれ設けられ、第１の抵抗率を有する配線で形成される複数の書込ワード線とを備え、複数の書込ワード線は、データ書込時において、第１のデータ書込電流を流すために、行選択結果に応じて選択的に活性化され、磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、データ書込時およびデータ読出時のそれぞれにおいて、第２のデータ書込電流およびデータ読出電流のそれぞれを、複数のデータ線のうちの選択された前記列に対応する1本に流すための読出書込制御回路と、複数の領域に対して共通に設けられ、第２の抵抗率を有する配線で形成される複数のメイン読出ワード線と、複数の領域ごとに、磁性体メモリセルの行に対応してそれぞれ設けられ、第１および第２の抵抗率よりも高い第３の抵抗率を有する配線で形成される複数の読出ワード線とを備え、複数の読出ワード線の各々は、複数のメイン読出ワード線のうちのいずれか１つと対応し、複数の読出ワード線に対応してそれぞれ設けられる複数の読出ワード線ドライバをさらに備え、複数の読出ワード線ドライバの各々は、データ読出時において、複数のメイン読出ワード線のうちの対応する１つの活性化に応答して、複数の読出ワード線のうちの対応する１つを活性化する。

請求項３６記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、半導体基板上に形成され、複数のメイン読出ワード線の各々は、磁性体メモリセルの複数行ごとに配置され、複数のメイン読出ワード線は、複数の書込ワード線と同一の金属回線層に形成される。

請求項３７記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置であって、半導体基板上に形成され、複数のメイン読出ワード線の各々は、磁性体メモリセルの複数行ごとに配置され、磁性体メモリセルは、データ読出時において記憶部にデータ読出電流を通過させるためのアクセストランジスタを有し、複数のメイン読出ワード線は、アクセストランジスタの上層に配置される複数の金属配線層のうちの最もアクセストランジスタに近い第１番目の金属配線層に形成される。

請求項３８記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部を含み、磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、データ書込時およびデータ読出時のそれぞれにおいて、第２のデータ書込電流およびデータ読出電流のそれぞれを、複数のデータ線のうちの選択された前記列に対応する1本に流すための読出書込制御回路と、磁性体メモリセルの行に対応してそれぞれ設けられる複数のワード線とをさらに備え、複数のワード線のうちの対応する１つの電圧レベルに応じて、対応する複数の記憶部と複数のデータ線とを含む第１の電流経路が形成され、データ書込時において、第１のデータ書込電流の流すための第２の電流経路を複数のワード線に形成するためのワード線電流制御回路をさらに備え、データ読出時において、ワード線電流制御回路は、複数のワード線において第２の電流経路を遮断する。

請求項３９記載の薄膜磁性体記憶装置は、請求項３８記載の薄膜磁性体記憶装置であって、アクセストランジスタは、半導体基板上に形成された電界効果型トランジスタであり、アクセストランジスタのゲートは、金属材料で形成され、複数のワード線は、ゲートと同一層に形成される。

請求項４０記載の薄膜磁性体記憶装置は、請求項３８記載の薄膜磁性体記憶装置であって、データ書込時において第１の電流経路を強制的に遮断するための電流遮断回路をさらに備える。

請求項１、２および１２に記載の薄膜磁性体記憶装置は、読出ワード線の信号伝搬遅延を低減して、データ読出動作を高速化することができる。

請求項３から５に記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時においてデータ書込に十分な電流量を書込ワード線に対して供給することができるとともに、データ読出時において磁性体メモリセルの記憶データが書込ワード線を流れる電流によって破壊されることを防止できる。

請求項６および７記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、ワード線電流制御回路の構成を簡略化することができる。

請求項８および９記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時において書込ワード線および読出ワード線に過渡的に生じる充電電流によって、磁性体メモリセルの記憶データが破壊されることを防止できる。

請求項１０記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置が奏する効果に加えて、データアクセス対象となる磁性体メモリセルが含まれる領域においてのみデータ読出動作を実行するので、低消費電力化を図ることができる。

請求項１１記載の薄膜磁性体記憶装置は、請求項１０記載の薄膜磁性体記憶装置が奏する効果に加えて、複数の領域のそれぞれにおいて独立したデータ読出およびデータ書込動作を実行することができる。

請求項１３記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時において磁性体メモリセルに無用のリーク電流が生じることを防止して、低消費電力化を図ることができる。

請求項１４記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置が奏する効果に加えて、２層の金属配線層を用いた簡単な縦構造を用いて、各磁性体メモリセルを半導体基板上に形成することができる。

請求項１５記載の薄膜磁性体記憶装置は、請求項１２記載の薄膜磁性体記憶装置が奏する効果に加えて、選択された列に対応するデータ線のみを充電すればよく、その他の列に対応するデータ線をデータ読出の都度プリチャージするための充電電流を供給する必要がなくなる。この結果、メモリアレイおける消費電力の低減が可能となる。

請求項１６、１７、１９および２０に記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、選択されたメモリセル行にかかわらず、データ読出電流の電流経路に含まれるデータ線およびソース線の抵抗値の和をほぼ一定に維持することができるので、選択されたメモリセル行の位置に依存してデータ読出電流が変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、薄膜磁性体記憶装置全体の動作マージンを十分に確保することができる。

請求項１８記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電圧あるいはロウデコード信号を、電流遮断スイッチの制御信号に共用することができる。この結果、周辺回路の構成を簡素化することができる。

請求項２１および２２に記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、選択されたメモリセル列にかかわらずデータ読出電流の電流経路に含まれるソース線およびグローバルデータ線の抵抗値の和をほぼ一定に維持することができるので、選択されたメモリセル列の位置に依存してデータ読出電流が変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、薄膜磁性体記憶装置全体の動作マージンを十分に確保することができる。

請求項２３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、選択された磁性体メモリセルが属する行および列にかかわらず、データ読出電流をほぼ一定に維持できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、薄膜磁性体記憶装置全体の動作マージンを十分に確保することができる。

請求項２４記載の薄膜磁性体記憶装置は、請求項１６から２３に記載の薄膜磁性体記憶装置が奏する効果に加えて、磁性体メモリセルをさらに高集積化して配置することができる。

請求項２５および２９に記載の薄膜磁性体記憶装置は、選択されたメモリセル行に対応するライトワード線対によって往復電流パスを形成してデータ書込電流を流す。この結果、ライトワード線の半分の数のライトワード線対の選択によって行選択を実行すればよいためワード線ドライブ回路の構成を簡素化できる。また、選択されたメモリセル行に対応するライトワード線対を構成する２本のライトワード線をそれぞれ流れるデータ書込電流によって、磁性体メモリセル周辺に生じる磁界は互いに打消し合う方向に作用するので、メモリセル周辺部に対する磁界ノイズを低減できる。

請求項２６、２７および２８に記載の薄膜磁性体記憶装置は、相対的に抵抗値の大きい読出ワード線の信号伝搬遅延を低減して、データ読出動作を高速化することができる。

請求項３０から３３に記載の薄膜磁性体記憶装置は、読出ワード線の信号伝搬遅延を低減して、データ読出動作を高速化するとともに、ライトワード線ＷＷＬを共有することによって、その配線ピッチを確保して断面積を容易に確保することができる。このため、ライトワード線の電流密度を低減することによってエレクトロマイグレーションの発生を抑制して、動作の信頼性の向上を図ることができる。

請求項３４記載の薄膜磁性体記憶装置は、請求項２５から３３に記載の薄膜磁性体記憶装置が奏する効果に加えて、磁性体メモリセルをさらに高集積化して配置することができる。

請求項３５記載の薄膜磁性体記憶装置は、読出ワード線を階層化することによって信号伝搬遅延を低減する。この結果、読出ワード線と書込ワード線とを独立に制御して、データ読出動作を高速化することができる。

請求項３６および３７に記載の薄膜磁性体記憶装置は、請求項３５記載の薄膜磁性体記憶装置が奏する効果に加えて、メイン読出ワード線の本数を抑制することによって新たな金属配線層を設けることなくメイン読出ワード線を半導体基板上に形成できる。

請求項３８記載の薄膜磁性体記憶装置は、ワード線をデータ読出時およびデータ書込時の両方において共用できるので、配線数の削減とデータ読出動作の高速化とを図ることができる。

請求項３９記載の薄膜磁性体記憶装置は、請求項３８記載の薄膜磁性体記憶装置が奏する効果に加えて、アクセストランジスタのゲート領域にワード線を配置できるため、半導体基板上に効率的なレイアウトで形成することができる。

請求項４０記載の薄膜磁性体記憶装置は、請求項３８記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時において磁性体メモリセルに無用のリーク電流が生じることを防止して、低消費電力化を図ることができる。

本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。実施の形態１に従うメモリアレイ１０の構成を詳細に説明するための図である。実施の形態１に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。ワード線ドライバ３０の構成例を示す回路図である。ワード線ドライバ３０の他の構成例を示す回路図である。半導体基板上に形成されたＭＴＪメモリセルの構造図である。実施の形態１の変形例１に従うメモリアレイ１０の構成を説明するための図である。実施の形態１の変形例２に従うメモリアレイ１０の構成を説明するための図である。実施の形態２に従うメモリアレイ１０の構成を説明するための図である。メインリードワード線ＭＲＷＬの配置の第１の例を説明する構造図である。メインリードワード線ＭＲＷＬの配置の第２の例を説明する構造図である。メインリードワード線ＭＲＷＬの配置の第３の例を説明する構造図である。実施の形態３に従うメモリアレイ１０の構成を説明するための図である。実施の形態３に従うワード線の配置を示す構造図である。実施の形態３に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。実施の形態３の変形例１に従うメモリアレイ１０の構成を説明するための図である。実施の形態３の変形例１に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。実施の形態３の変形例２に従うメモリアレイ１０の構成を説明するための図である。実施の形態３の変形例２に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。半導体基板上に配置された実施の形態３の変形例１および２に従うＭＴＪメモリセルの構造図である。実施の形態３の変形例３に従うメモリアレイ１０の構成を説明するための図である。本発明の実施の形態４に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。実施の形態４に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。実施の形態４に従うソース線ＳＬの配置例を示す構造図である。本発明の実施の形態４の変形例１に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。本発明の実施の形態４の変形例２に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。実施の形態５に従うライトワード線ＷＷＬの配置を説明する概念図である。実施の形態５の変形例１に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態５の変形例２に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態５の変形例２に従うメモリアレイにおける行選択動作を説明するためのタイミングチャートである。実施の形態５の変形例３に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態５の変形例４に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態５の変形例４に従うメモリアレイにおける行選択動作を説明するためのタイミングチャートである。実施の形態６に従うＭＴＪメモリセルの構成を示す図である。ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。ＭＴＪメモリセルＭＣＤに対する読出動作および書込動作を説明するタイミングチャートである。実施の形態６に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態６の変形例１に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態６の変形例２に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。実施の形態６の変形例３に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。磁気トンネル接合部を有するメモリセルの構成を示す概略図である。ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。行列状に集積配置されたＭＴＪメモリセルを示す概念図である。半導体基板上に配置されたＭＴＪメモリセルの構造図である。ダイオードを用いたＭＴＪメモリセルの構成を示す概略図である。図４８に示されたＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。

ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後に詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線ＢＬが配置される。

ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出／書込制御回路５０，６０とを備える。

読出／書込制御回路５０および６０は、メモリアレイ１０の両端部におけるビット線ＢＬの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬに流す。

図２は、メモリアレイ１０の構成を詳細に説明するための図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列に配列される図２２に示した構成を有するＭＴＪメモリセルＭＣによって構成される。メモリアレイ１０は、列方向に沿って領域ＡＲ１およびＡＲ２に２分割される。

リードワード線ＲＷＬは、領域ＡＲ１およびＡＲ２のそれぞれにおいて独立に設けられる。たとえば、メモリセルの第１行に対応して設けられるリードワード線は、領域ＡＲ１に対応するリードワード線ＲＷＬ１１と、領域ＡＲ２に対応して設けられるリードワード線ＲＷＬ２１とに分割配置される。その他の各行に対応して配置されるリードワード線も、同様に領域ＡＲ１およびＡＲ２のそれぞれに分割配置される。

なお、メモリアレイ１０を２分割するのは例示に過ぎず、本願発明の適用はこのような場合に限定されるものではない。以下に説明する本願発明の実施の形態のうち分割されたメモリアレイ１０を対象とするものは、メモリアレイを任意の複数個に分割する場合において、同様に適用することが可能である。

一方、ライトワード線ＷＷＬは、領域ＡＲ１およびＡＲ２に共通に、メモリセルの各行に対応して設けられる。したがって、メモリアレイ１０全体では、ライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎは、行方向に沿って配置される。

ビット線ＢＬは、メモリセルの各列に対応して、列方向に沿って配置される。したがって、メモリアレイ１０全体では、ビット線ＢＬ１〜ＢＬｍが配置される。

なお、以下においては、ライトワード線、リードワード線およびビット線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１１，ＲＷＬ２１のように表記するものとする。

ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｎにそれぞれ対応して設けられる電流制御トランジスタ４１−１〜４１−ｎを有する。電流制御トランジスタ４１−１〜４１−ｎは、データ書込時に活性化される制御信号ＷＥに応答してターンオンし、対応するライトワード線ＷＷＬと接地電圧Ｖｓｓと電気的に結合する。これにより、選択状態（高電圧状態：Ｈレベル）に活性化されたライトワード線にデータ書込電流を流すことができる。

一方、データ書込時以外には、制御信号ＷＥが非活性化されているので電流制御トランジスタ４１−１〜４１−ｎはターンオフされる。したがって、活性化されたライトワード線ＷＷＬにおいても、電流は流れない。

リードワード線ＲＷＬ１１〜ＲＷＬ１ｎ，ＲＷＬ２１〜ＲＷＬ２ｎのそれぞれに対応して、サブドライバＲＳＤ１１〜ＲＳＤ１ｎ，ＲＳＤ２１〜ＲＳＤ２ｎが設けられる。これらのサブドライバに対して、共通の制御信号ＳＤが与えられる。各サブドライバは、制御信号ＳＤの信号レベルおよび対応するライトワード線ＷＷＬの電圧に応じて、対応するリードワード線ＲＷＬを選択状態（高電圧状態：Ｈレベル）に活性化する。

既に説明したように、ライトワード線ＷＷＬ１〜ＷＷＬｎは、データ書込に必要な磁界を発生するために比較的大きなデータ書込電流（ライトワード線１本当り数ｍＡ程度）を流す必要があるため、金属配線層に形成される。この金属配線層は、抵抗値が小さく、かつエレクトロマイグレーション耐性の高い配線構造であることが望ましい。したがって、ライトワード線ＷＷＬが配置される配線層は、他の金属配線層より配線厚を厚く形成したり、他の金属配線層より低抵抗の金属材料で形成したりすることが望ましい。たとえば、他の金属配線層がアルミ合金で形成される場合に、ライトワード線ＷＷＬが形成される金属配線層をＣｕ（銅）配線で形成すればよい。

一方、リードワード線ＲＷＬは、メモリセルの高集積化を実現するために、アクセストランジスタＡＴＲのゲートと同一の配線層で、ポリシリコンやポリサイド構造によって形成される。実施の形態１においては、このように電気抵抗が高いリードワード線ＲＷＬを分割配置して配線長を短くし、ライトワード線ＷＷＬとの階層化によって行選択結果に応じたリードワード線ＲＷＬの活性化を行なうことにより、特に配線層数や配線数を増やすことなくリードワード線ＲＷＬにおける信号伝播遅延を低減する。これにより、メモリセルの高集積化を実現した上で、さらにデータ読出動作の高速化を図ることが可能となる。

図３は、メモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。

まず、データ書込時の動作について説明する。
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。

データ書込時においては、制御信号ＷＥがＨレベルに活性化されるため、電流制御トランジスタ４１−１〜４１−ｎのターンオンに応じて、選択行に対応するライトワード線ＷＷＬにおいて、データ書込電流Ｉｐが流れる。一方、制御信号ＳＤはＬレベルに非活性化されたままであるので、ライトワード線ＷＷＬが選択的にＨレベルに駆動されても、各リードワード線ＲＷＬは活性化されることがない。

読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これによって、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。

この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、列デコーダ２５の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。

図４は、データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。

図４を参照して、データ書込時において、ライトワード線ＷＷＬには磁界Ｈ（ＷＷＬ）を＋Ｈｘ方向に生じさせるためのデータ書込電流Ｉｐが流される。一方、ビット線ＢＬには、書込まれるデータレベルに対応して磁界Ｈ（ＢＬ）を＋Ｈｙ方向もしくは−Ｈｙ方向に生じさせるためのデータ書込電流＋Ｉｗもしくは−Ｉｗの電流が流される。

これにより、磁界Ｈ（ＷＷＬ）と磁界Ｈ（ＢＬ）との組合せによって、アステロイド特性線の外側領域に相当する磁界を発生させて、データレベルに応じた磁界の方向をＭＴＪメモリセル中の自由磁気層ＶＬに書込むことができる。

このように、データ書込時において、データレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択し、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、ワード線電流制御回路４０を、図２に示されるような電流制御トランジスタ４１−１〜４１−ｎのみで簡易に構成することができる。また、詳細は図示しないが、選択行に対応したライトワード線の電圧設定もデータレベルに関係なく一定とすることができるので、ワード線ドライバ３０も簡易に構成することができる。

次に、データ読出時の動作について説明する。
再び図３を参照して、データ読出時においても、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。

データ読出時においては、制御信号ＷＥはＬレベルに非活性されたままであるので、電流制御トランジスタ４１−１〜４１−ｎはオフ状態を維持する。したがって、選択行においてもライトワード線ＷＷＬには、電流が流れない。一方、制御信号ＳＤがＨレベルに活性化されるため、サブドライバＲＳＤ１１〜ＲＳＤ２ｎは、選択行において対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に活性化する。

データ読出動作前において、ビット線ＢＬは、たとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。これに応じて、ＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲを経由して、ビット線ＢＬから接地電圧Ｖｓｓの間にセンス電流Ｉｓの電流経路が形成される。

読出／書込制御回路５０は、データ読出動作時において、ビット線ＢＬに一定のセンス電流Ｉｓを供給する。一般的にセンス電流Ｉｓは、データ書込時のビット線電流±Ｉｗよりは２桁程度小さい電流とされる。たとえば、データ書込時におけるデータ書込電流±Ｉｗが１０ｍＡオーダの電流であるのに対し、センス電流Ｉｓは０．１ｍＡオーダの電流とされる。したがって、実施の形態１の構成では、データ読出時においても選択行に対応するライトワード線ＷＷＬがＨレベルに活性化されるものの、リードワード線ＲＷＬに電流は流されず、かつビット線に流れるセンス電流Ｉｓも小さい。したがって、データ読出時において誤ったデータ書込が実行されて、ＭＴＪメモリセルの記憶データが破壊される可能性は低い。

このようなセンス電流Ｉｓにより、ＭＴＪメモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線ＢＬに生じる。図３においては、一例として、記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が揃うものとすると、記憶データが "１”である場合に、ビット線ＢＬの電圧降下ΔＶ１は小さく、記憶データが "０”である場合のビット線ＢＬの電圧降下ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルからデータを高速に読み出せる。

図５は、ワード線ドライバ３０の構成例を示す回路図である。
ワード線ドライバ３０は、ライトワード線ＷＷＬ１〜ＷＷＬｎの各々に対応して設けられるインバータ３１およびインバータ３２を有する。各インバータ３１は、制御信号ＷＥに応答して動作する。一方、インバータ３２は、制御信号ＷＥの反転信号である／ＷＥに応答して動作する。すなわち、インバータ３１はデータ書込時において動作し、各インバータ３２は、データ読出時において動作する。

行デコーダ２０は、ロウアドレスＲＡに応じて、ロウデコード信号ＲＤ１〜ＲＤｎのうち選択行に対応する１つをＬレベルに活性化する。行デコーダ２０は、さらに、サブドライバに伝達される制御信号ＳＤを生成する。

ロウデコード信号ＲＤ１〜ＲＤｎは、ワード線ドライバ３０に伝達される。ワード線ドライバ３０において、インバータ３１およびインバータ３２の各々は、対応するメモリセル行についてのロウデコード信号を受ける。たとえば、ライトワード線ＷＷＬ１に対応して設けられるインバータ３１およびインバータ３２の各々は、ロウデコード信号ＲＤ１を受ける。インバータ３１およびインバータ３２は、伝達されるロウデコード信号がＬレベルに活性化された場合に、対応するライトワード線ＷＷＬを選択状態（Ｈレベル）に活性化する。

データ読出時およびデータ書込時の両方において、選択行に対応するライトワード線ＷＷＬは選択状態（Ｈレベル）に活性化される。したがって、データ読出時においても、ライトワード線ＷＷＬを非選択状態（Ｌレベル）から選択状態（Ｈレベル）に活性化する過程において、ライトワード線ＷＷＬに過渡的な充電電流が流れる。もし、この過渡的な充電電流によって、図４に示したアステロイド特性曲線を超える領域の磁界を発生すれば、誤ったデータ書込動作が実行されてＭＴＪメモリセルの記憶データが破壊される。一方、データ書込時においては、ライトワード線ＷＷＬに比較的大きなデータ書込電流Ｉｐを流すことが必要である。

したがって、ワード線ドライバ３０においては、データ書込時において対応するライトワード線ＷＷＬに電流を供給するためのインバータ３１と、データ読出時において対応するライトワード線ＷＷＬを充電するためのインバータ３２とを独立に設ける。インバータ３１の電流駆動能力は、データ書込電流Ｉｐの電流量に応じて、インバータ３２の電流駆動能力よりも大きく設定される。一方、インバータ３２の電流駆動能力は、発生する磁界が図４のアステロイド特性線の内側領域となるように抑制される。

電流駆動能力の調整は、たとえばインバータ３１および３２を構成するＭＯＳトランジスタのトランジスタサイズの設計によって行なうことができる。これにより、データ読出時における、ＭＴＪメモリセルの記憶データの破壊をさらに防止できる。

図６は、ワード線ドライバ３０の他の構成例を示す回路図である。
図６を参照して、ワード線ドライバ３０は、ライトワード線ＷＷＬ１〜ＷＷＬｎの各々に対応して設けられるインバータ３１と、インバータ３１の動作電流を供給するためのＰ型ＭＯＳトランジスタ３３および３４とを有する。トランジスタ３３および３４は、インバータ３３と電源電圧Ｖｃｃとの間に並列に配置される。トランジスタ３３のゲートには制御信号ＷＥが入力され、トランジスタ３４のゲートには制御信号ＷＥの反転信号／ＷＥが入力される。したがって、トランジスタ３３はデータ書込時にオンし、トランジスタ３４はデータ読出時に対応してオンする。

トランジスタ３３の電流駆動能力は、図５におけるインバータ３１と同様に設定される。一方、トランジスタ３４の電流駆動能力は、図５におけるインバータ３２と同様に設定される。このような構成とすることによっても、図５に示したワード線ドライバ３０の場合と同様に、データ読出時におけるＭＴＪメモリセルの記憶データの破壊をより確実に防止できる。さらに、図６に示すワード線ドライバ３０は、図５に示されるワード線ドライバ３０よりも少ないトランジスタ素子数で構成することができる。

次に、ＭＴＪメモリセルの実施の形態１に従う構造について説明する。
メモリアレイ１０におけるＭＴＪメモリセルは、従来の技術で説明した図４７と同一の構造に基づいて半導体基板上に形成することも可能である。しかし、以下においては、データ読出時においてもライトワード線ＷＷＬの活性化を行なってデータ読出の高速化を図る実施の形態１の構成に好適なＭＴＪメモリセルの構造について説明する。

図７は、半導体基板上に形成されたＭＴＪメモリセルの実施の形態１に従う構造を説明する図である。

図７を参照して、図４７と同様の構造に基づいて、半導体主基板ＳＵＢ上にアクセストランジスタＡＴＲが形成されて、接地電圧Ｖｓｓと結合される。また、リードワード線ＲＷＬも、図４７と同様の構造に基づいて、アクセストランジスタＡＴＲのゲート１３０と同一の配線層にポリシリコンやポリサイド構造によって構成される。

一方、図４７に示される構造とは異なり、磁気トンネル接合部ＭＴＪは、金属配線層Ｍ１およびＭ２の間に形成される。また、金属配線層Ｍ２にはビット線ＢＬが形成され、金属配線層Ｍ３にはライトワード線ＷＷＬが形成される。このような構造とすることによって、磁気トンネル接合部ＭＴＪは、高さ方向においてリードワード線ＲＷＬとライトワード線ＷＷＬにはさまれるように配置される。

これにより、データ読出時において、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動するために過渡的に生じる充電電流Ｉ（ＷＷＬ）およびＩ（ＲＷＬ）によって、磁気トンネル接合部ＭＴＪにそれぞれ生じる磁界Ｈ（ＷＷＬ）およびＨ（ＲＷＬ）の方向を互いに打消しあう方向に設定することができる。この結果、ＭＴＪメモリセルの構成上からも、データ読出時の過渡状態における記憶データの破壊をさらに確実に防止することがができる。

［実施の形態１の変形例１］
図８は、実施の形態１の変形例１に従うメモリアレイ１０の構成を説明するための図である。

図８を参照して、実施の形態１の変形例１においては、リードワード線ＲＷＬが独立して配置される領域ＡＲ１およびＡＲ２のそれぞれに対応して、独立の制御信号ＳＤ１およびＳＤ２が生成される。

領域ＡＲ１中のサブドライバＲＳＤ１１〜ＲＳＤ１ｎは、制御信号ＳＤ１に応答して動作し、ライトワード線ＷＷＬ１〜ＷＷｎの活性化に応じて対応するリードワード線ＲＷＬ１１〜ＲＷＬ１ｎを活性化する。同様に、領域ＡＲ２中のサブドライバＲＳＤ２１〜ＲＳＤ２ｎは、制御信号ＳＤ２に応答して動作し、ライトワード線ＷＷＬ１〜ＷＷｎの活性化に応じて対応するリードワード線ＲＷＬ２１〜ＲＷＬ２ｎを活性化する。その他の部分の構成および動作は、実施の形態１と同様であるので説明は繰り返さない。

これにより、リードワード線ＲＷＬが分割配置される領域ごとに、メモリセルアクセスを独立して行なうことができる。この結果、データ読出時において不要なメモリセルに対するアクセスを行なわずにすむので、データ読出動作時における消費電流を低減し低消費電力化を図ることが可能となる。なお、実施の形態１の変形例１においては、制御信号ＳＤ１およびＳＤ２の生成に列デコーダ２５の列選択結果を反映する必要がある。したがって、列選択結果を行デコーダ２０に伝達するか、もしくは制御信号ＳＤ１およびＳＤ２を列デコーダ２５によって直接生成すればよい。

［実施の形態１の変形例２］
図９は、実施の形態１の変形例２に従うメモリアレイ１０の構成を説明するための図である。

図９を参照して、実施の形態１の変形例２においては、読出／書込制御回路５０および６０が、領域ＡＲ１およびＡＲ２ごとに分割配置される。具体的には、領域ＡＲ１に対応して、読出／書込制御回路５０ａおよび６０ａが配置され、領域ＡＲ２に対応して、読出／書込制御回路５０ｂおよび６０ｂが配置される。その他の部分の構成および動作は、実施の形態１の変形例１と同様であるので説明は繰り返さない。

このように、独立したリードワード線ＲＷＬが設けられる領域ごとに、読出／書込制御回路を配置することによって、これらの領域のそれぞれにおいて、データ読出およびデータ書込動作を独立して実行できる。たとえば、領域ＡＲ１においてデータ読出動作を実行し、これと並行して領域ＡＲ２においてデータ書込動作を実行することができる。この結果、連続的にメモリアクセスを実行する場合において、トータルでのメモリアクセスタイムをさらに低減することが可能になる。

［実施の形態２］
図１０は、本発明の実施の形態２に従うメモリアレイ１０の構成を説明する図である。

図１０を参照して、実施の形態２においては、リードワード線ＲＷＬは、メインリードワード線ＭＲＷＬと階層的に配置される。リードワード線ＲＷＬは、実施の形態１と同様に、領域ＡＲ１およびＡＲ２に独立に、各メモリセル行ごとに配置される。したがって、メモリアレイ１０全体では、リードワード線ＲＷＬ１１〜ＲＷＬ１ｎ，ＲＷＬ２１〜ＲＷＬ２ｎが配置される。それぞれのリードワード線に対応して、サブドライバＲＳＤ１１〜ＲＳＤ１ｎ，ＲＳＤ２１〜ＲＳＤ２ｎが設けられる。

メインリードワード線ＭＲＷＬは、領域ＡＲ１およびＡＲ２に共通に、列方向に沿って設けられる。メインリードワード線ＭＲＷＬは、Ｌ個（Ｌ：自然数）のメモリセル行ごとに配置される。これにより、各リードワード線ＲＷＬは、メインリードワード線ＭＲＷＬ１〜ＭＲＷＬｊ（ｊ＝ｎ／Ｌで示される自然数）のうちのいずれか１本ずつと対応付けられる。

図９には、一例としてＬ＝４の場合、すなわち４個のメモリセル行ごとに１本のメインリードワード線ＭＲＷＬが配置される構成を示している。このように、複数のメモリセル行ごとにメインリードワード線ＭＲＷＬを配置することによって、メインリードワード線ＭＲＷＬの本数を、各メモリセル行ごとに配置されるライトワード線ＷＷＬの１／Ｌに削減することができる。この結果、メインリードワード線ＭＲＷＬを、新たな金属配線層を設けることなく既存の金属配線層を共有して、低抵抗配線として半導体基板上に形成することが可能となる。

１本のメインリードワード線ＭＲＷＬと対応付けられる４個のメモリセル行のうちから１個を選択する動作は、４ビットの制御信号ＳＤ１〜ＳＤ４によって実行される。制御信号ＳＤ１〜ＳＤ４は、ロウアドレスＲＡに基づいて、たとえば行デコーダ２０によって生成される。制御信号ＳＤ１〜ＳＤ４は、サブドライバＲＳＤ１１〜ＲＳＤ１ｎ，ＲＳＤ２１〜ＲＳＤ２ｎの各々に伝達される。各サブドライバは、対応するメインリードワード線ＭＲＷＬが選択状態に活性化されると、制御信号ＳＤ１〜ＳＤ４に応じて、対応する４本（Ｌ本）のリードワード線ＲＷＬのうちの１本を選択的に活性化する。

このように、リードワード線ＲＷＬを分割して短配線化し、金属配線で形成される抵抗値の小さいメインリードワード線ＭＲＷＬと階層化することにより、実施の形態１と同様に、リードワード線ＲＷＬにおける信号伝播遅延を低減して、データ読出を高速化することができる。

また、実施の形態２の構成においては、データ読出時とデータ書込時とにおけるリードワード線ＲＷＬおよびライトワード線ＷＷＬの活性化の制御を互いに独立に行なうことができる。この結果、ワード線電流制御回路４０においては、ライトワード線ＷＷＬ１〜ＷＷＬｎの各々を接地電圧Ｖｓｓと結合すればよく、実施の形態１で示したような電流制御トランジスタ４１−１〜４１−ｎを設ける必要がない。実施の形態２に従う構成においては、ライトワード線ＷＷＬは、データ読出時には活性化されることはなく、データ書込時のみに活性化される。したがって、ライトワード線ＷＷＬの活性化時においては、常にデータ書込電流Ｉｐを流すことができ、データ書込電流Ｉｐが流れる電流経路の形成／遮断を制御する必要がなくなるからである。このように、ワード線電流制御回路４０の構成を簡略化することも可能となる。

図１１、１２および１３は、メインリードワード線ＭＲＷＬの配置の第１、第２および第３の例をそれぞれ説明する構造図である。

図１１を参照して、アクセストランジスタＡＴＲ、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬは、図４７と同様の構造で配置される。メインリードワード線ＭＲＷＬは、ライトワード線ＷＷＬと同一の金属配線層Ｍ２に配置される。

図１２を参照して、アクセストランジスタＡＴＲ、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬは、図７と同様の構造で配置される。メインリードワード線ＭＲＷＬは、ライトワード線ＷＷＬと同一の金属配線層Ｍ３に配置される。

図１１および図１２に示したように、複数のメモリセル行ごとに配置されるメインリードワード線ＭＲＷＬは本数が少ないので、ライトワード線ＷＷＬと同一の金属配線層に配置することができる。これにより、メインリードワード線ＭＲＷＬを、新たな金属配線層を設けることなく既存の金属配線層を共有して半導体基板上に形成することができる。

図１３を参照して、メインリードワード線ＭＲＷＬは本数が少ないので、ＭＴＪメモリセル内において層間結合に使用される金属配線層Ｍ１に配置することも可能である。このような構造としても、新たな金属配線層を設けることなくメインリードワード線ＭＲＷＬを配置することが可能である。

［実施の形態３］
図１４は、実施の形態３に従うメモリアレイ１０の構成を説明するための図である。

図１４を参照して、実施の形態３においては、メモリアレイ１０においてリードワード線とライトワード線とが共通のワード線ＲＷＷＬによって形成される。すなわち、実施の形態３に従うメモリアレイ１０においては、各メモリセル行ごとにワード線ＲＷＷＬ１〜ＲＷＷＬｎが配置され、ワード線ＲＷＷＬは、データ読出およびデータ書込に共用される。ワード線電流制御回路４０は、ワード線ＲＷＷＬ１〜ＲＷＷＬｎのそれぞれに対応して電流制御トランジスタ４１−１〜４１−ｎを有する。

図１５は、実施の形態３に従うワード線の配置を示す構造図である。
図１５を参照して、ワード線ＲＷＷＬは、低抵抗材料で形成されたアクセストランジスタＡＴＲのゲート１３０と同一層に金属配線として配置される。アクセストランジスタＡＴＲのゲートを形成する低抵抗材料としては、たとえばタングステン等のメタル材料を用いることができる。これにより、従来のＭＴＪメモリセルの構造と比較して、ライトワード線ＷＷＬが従来配置されていた金属配線層（図４７における金属配線層Ｍ２）を省略することができる。これにより、金属配線層数を削減することが可能になる。

図１６は、実施の形態３に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。

図１６を参照して、データ書込動作時とデータ読出動作時の両方において、選択行に対応するワード線ＲＷＷＬの電圧は、選択状態（Ｈレベル）に活性化される。しかし、電流制御トランジスタ４１−１〜４１−ｎを制御信号ＷＥに応答して動作させるので、ワード線ＲＷＷＬに対しては、データ書込時のみ電流を流すことができる。

このように、図１６におけるワード線ＲＷＷＬのデータ書込時における電圧波形は、図３に示されるデータ書込時のライトワード線ＷＷＬの電圧波形に等しく、データ読出時における電圧波形は、図３に示されるリードワード線ＲＷＬの電圧波形に等しい。また、ワード線ＲＷＷＬの電流波形は、図３に示されるライトワード線ＷＷＬの電流波形と等しい。これにより、ワード線ＲＷＷＬを用いて、実施の形態１と同様のデータ読出およびデータ書込をＭＴＪメモリセルで構成されるメモリアレイ１０に対して実行することができる。

ワード線ＲＷＷＬは、金属配線であるため抵抗値が小さい。このため、データ書込時においてデータ書込電流Ｉｐを確保することができる。また、データ読出時においても高速に充電されて選択状態（Ｈレベル）に変化するため、信号伝搬遅延も小さい。

このように、アクセストランジスタＡＴＲのゲートを低抵抗材料で形成し、同一層にリードワード線ＲＷＬおよびライトワード線ＷＷＬとして共用されるワード線を低抵抗の金属配線として設けることによって、データ読出動作の高速化とともに、金属配線層数の削減による集積度の向上が可能となる。

［実施の形態３の変形例１］
図１７は、実施の形態３の変形例１に従うメモリアレイ１０の構成を説明するための図である。

図１７を参照して、実施の形態３の変形例１に従うメモリアレイ１０においては、アクセストランジスタＡＴＲのゲートを低抵抗材料を用いずに形成した場合においても、リードワード線を階層化することなくデータ読出動作の高速化が可能な構成を示している。

図１７を参照して、各メモリセル行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬとが、行方向に沿って配置される。メモリアレイ１０全体としては、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。

実施の形態３の変形例１においては、アクセストランジスタＡＴＲのゲートは、実施の形態１および２と同様にポリシリコン等で形成されるものとする。これに応じて、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと同一配線層にポリシリコン等で形成される。一方、ライトワード線ＷＷＬは、データ書込時に必要な磁界を生じさせるために十分なデータ書込電流Ｉｐを流すためにたとえば銅やアルミ合金などの低抵抗材料によって金属配線層に形成される。

各メモリセル行に対応する１組のリードワード線ＲＷＬとライトワード線ＷＷＬとは、少なくとも１つの接続ノードにおいて電気的に結合される。たとえば、リードワード線ＲＷＬ１は、接続ノードＮｃを含む少なくとも１つのノードにおいて、ライトワード線ＷＷＬ１と結合される
これにより、リードワード線ＲＷＬを活性化する場合においても、低抵抗材料で形成されるライトワード線ＷＷＬによってシャントすることによって、リードワード線ＲＷＬの実効的な配線抵抗を低減させることができる。すなわち、リードワード線ＲＷＬを非選択状態（Ｌレベル）から選択状態（Ｈレベル）へ活性化する場合において、リードワード線ＲＷＬとライトワード線ＷＷＬとが並列接続された全体のワード線を充電すればよいこととなるため、リードワード線ＲＷＬの実効的な配線抵抗を低減することができる。これにより、リードワード線ＲＷＬにおける信号伝播遅延を抑制して、データ読出を高速化できる。

図１８は、実施の形態３の変形例１におけるデータ読出動作およびデータ書込動作を説明するタイミングチャートである。

図１８を参照して、データ書込動作時およびデータ読出動作時の両方において、電気的に結合されたリードワード線ＲＷＬと、ライトワード線ＷＷＬとの電圧波形は等しくなる。これらのワード線の電圧波形は、図１６で説明したワード線ＲＷＷＬの電圧波形と等しいので説明は繰返さない。

また、リードワード線ＲＷＬの抵抗値はライトワード線ＷＷＬの抵抗値と比較してかなり大きいので、ライトワード線ＷＷＬの電流についても、図１６の場合とほぼ同様に設定することができ、データ書込時のデータ書込電流Ｉｐを確保することができる。同様に、データ書込時にリードワード線ＲＷＬに生じる電流Ｉｐ´は、データ書込電流Ｉｐと比較してかなり小さい値となるので、この電流Ｉｐ´がデータ書込に悪影響を与えることはない。

一方、データ読出時においては、制御信号ＷＥに応答して、電流制御トランジスタ４１-１〜４１−ｎがオフするので、ライトワード線ＷＷおよびリードワード線ＲＷＬの両方について、図１６のワード線ＲＷＷＬと同様に電流は流れない。

これにより、実施の形態１、２および３で説明したのと同様なデータ読出動作およびデータ書込動作を、ＭＴＪメモリセルで構成されるメモリアレイ１０に対して実行することができる。

［実施の形態３の変形例２］
図１９は、実施の形態３の変形例２に従うメモリアレイ１０の構成を説明するための図である。

図１９を参照して、実施の形態３の変形例２においては、図１７の構成と比較してリーク電流遮断回路７０がさらに配置される。リーク電流遮断回路７０は、ｍ個のメモリセル列に対応して、それぞれ設けられる電流遮断トランジスタ７１−１〜７１−ｍをさらに備える点で異なる。電流遮断トランジスタ７１−１〜７１−ｍの各々は、対応するメモリセル列に属するＭＴＪメモリセル中のアクセストランジスタＡＴＲのソースと接地電位Ｖｓｓとの間に結合される。電流遮断トランジスタ７１−１〜７１−ｍのゲートには、制御信号ＷＣ１〜ＷＣｍがそれぞれ入力される。なお、以下において、これらの電流遮断トランジスタを総称する場合には、単に符号７１を用いて表記するものとする。

再び図１７を参照して、実施の形態３の変形例１に従う構成の下では、リードワード線ＲＷＬとライトワード線ＷＷＬとが電気的に結合されるため、データ書込時においても、ＭＴＪメモリセルＭＣ中のアクセストランジスタＡＴＲがターンオンする。アクセストランジスタＡＴＲのソース端子は、接地電圧Ｖｓｓに結合されているので、データ書込時において、ビット線ＢＬ（データ書込電流±Ｉｗ）〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓのリーク電流経路が形成されてしまう。リーク電流によって、無用の消費電力が生じてしまう。

再び図１９を参照して、リーク電流遮断回路７０は、それぞれのビット線に対応して設けられた電流遮断トランジスタ７１−１〜７１−ｎのうちのデータ書込の対象となるメモリセル列に対応する部分をターンオフする。これにより、図１７を用いて説明したデータ書込時におけるリーク電流経路を遮断して、無用な電力消費の発生を回避できる。なお、電流遮断トランジスタ７１−１〜７１−ｎをオフしても、ビット線ＢＬおよびライトワード線ＷＷＬを流れる電流には影響がないため、データ書込動作は正常に行なえる。

図２０は、実施の形態３の変形例２に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。

図２０を参照して、制御信号ＷＣ１〜ＷＣｍを総称的にＷＣで示すと、制御信号ＷＣは、データ書込動作時においてデータ書込の対象となるメモリセル列に対応してＬレベルに設定される。これに応答して、対応する電流遮断トランジスタがターンオフして、アクセストランジシスタＡＴＲのソースと接地電圧Ｖｓｓとを切り離す。この結果、データ書込の対象となるＭＴＪメモリセルにおいて、無用のリーク電流が生ずることを回避できる。

一方、上記のデータ書込時以外においては、制御信号ＷＣを各電流遮断トランジスタに対応してＨレベルに設定する。これにより、データ読出時において、各ＭＴＪメモリセル中のアクセストランジスタＡＴＲのソース電圧は、接地電圧Ｖｓｓに設定される。これにより、ＭＴＪメモリセルで構成されるメモリアレイ１０に対するデータ読出は、実施の形態１から実施の形態３において説明したのと同様に正常に実行することができる。

次に、ライトワード線ＷＷＬによってシャントされたリードワード線ＲＷＬを有するＭＴＪメモリセルの構造について説明する。

図２１は、半導体基板上に配置された実施の形態３の変形例１および２に従うＭＴＪメモリセルの構造図である。

図２１を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲのソース／ドレイン領域１１０に相当するｎ型領域は、直接接地電圧Ｖｓｓと結合される。たとえば、同一のメモリセル行もしくはメモリセル列に属するＭＴＪメモリセルについて、ソース／ドレイン領域１１０に相当するｎ型領域同士を電気的に結合し、一括して接地電圧Ｖｓｓと結合することによって、効率的な配置が実現される。

ライトワード線ＷＷＬおよびビット線ＢＬは、第１および第２の金属配線層Ｍ１およびＭ２にそれぞれ配置される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪは、バリアメタル１４０および金属膜１５０を介して、アクセストランジスタＡＴＲのソース／ドレイン領域１２０と電気的に結合される。

ライトワード線ＷＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に設けられたリードワード線ＲＷＬと、少なくとも１つの接続ノードにおいて、コンタクトホールに形成された金属膜１５５によって電気的に結合される。

このように、高抵抗のリードワード線ＲＷＬを低抵抗材料で形成されるライトワード線ＷＷＬでシャントすることによって高速にデータ読出可能なＭＴＪメモリセルを、２層の金属配線層を用いた簡単な縦構造を用いて、半導体基板上に形成することができる。

［実施の形態３の変形例３］
図１９においては、実施の形態３の変形例１に従うメモリアレイ１０において、データ書込時における無用なリーク電流の発生を回避する構成を示したが、同様のリーク電流は、共通のワード線ＲＷＷＬを有する実施の形態３に従うメモリアレイ１０においても発生する。

図２２は、実施の形態３の変形例３に従うメモリアレイ１０の構成を説明するための図である。

図２２を参照して、図１５に示された実施の形態３に従う、ワード線ＲＷＷＬがメモリセルの各行に対応して配置されるメモリアレイ１０の構成に加えて、図１９と同様のリーク電流遮断回路７０がさらに配置される。リーク電流遮断回路７０は、ｍ個のメモリセル列にそれぞれ対応して設けられる電流遮断トランジスタ７１−１〜７１−ｍを含む。電流遮断トランジスタ７１−１〜７１−ｍのゲートには、制御信号ＷＣ１〜ＷＣｍがそれぞれ入力される。制御信号ＷＣ１〜ＷＣｍの設定は、すでに図２０で説明したとおりであるので説明は繰り返さない。

ワード線ＲＷＷＬを配置する構成においても、データ書込時においてアクセストランジスタＡＴＲがターンオンするので、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓのリーク電流経路が形成されると、無用な電流が消費されてしまう。

したがって、実施の形態３の変形例２で説明したのと同様に、データ書込時において、電流遮断トランジスタ７１−１〜７１−ｍのうちデータ書込の対象となるメモリセル列に対応する部分をターンオフする。これにより、同様に、データ書込時におけるリーク電流経路を遮断して、無用な電力消費の発生を回避することができる。

［実施の形態４］
図２３は、本発明の実施の形態４に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。

図２３を参照して、実施の形態４に従う構成においては、図１９に示した、実施の形態３の変形例２に従うメモリアレイ１０の構成に加えて、ビット線ＢＬ１〜ＢＬｍに共通に設けられる、データバスＤＢおよびデータ読出回路５１がさらに配置される。データ読出回路５１は、データ読出時において、センス電流ＩｓをデータバスＤＢに対して供給する。

さらに、ビット線ＢＬ１〜ＢＬｍの一端とデータバスＤＢとの間には、コラム選択ゲートがそれぞれ配置される。コラム選択ゲートＣＳＧ１，ＣＳＧ２，…は、列デコーダ２５による列選択結果に応答してオン／オフする。以下においては、コラム選択ゲートＣＳＧ，ＣＳＧ２，…を総称して、単にコラム選択ゲートＣＳＧとも称する。

したがって、列選択結果に対応するメモリセル列において、対応するビット線ＢＬとデータバスＤＢとがコラム選択ゲートＣＳＧを介して電気的に結合される。

その他の部分の構成は、図１９に示した実施の形態３の変形例２に従うメモリアレイ１０と同様であるので、詳細な説明は繰り返さない。

また、各メモリセル列において、アクセストランジスタＡＴＲのソースと電気的に結合される配線をソース線ＳＬと総称することとする。すなわち、メモリアレイ１０全体においては、メモリセル列のそれぞれに対応して、電流遮断トランジスタ７１−１〜７１−ｍをそれぞれ介して接地電圧Ｖｓｓを電気的に結合される、ソース線ＳＬ１〜ＳＬｍが設けられる。

図２４は、実施の形態４に従うメモリアレイ１０に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。

図２４を参照して、データ書込時におけるビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線の電圧および電流の設定は、データ書込時以外におけるビット線ＢＬの電圧レベルが電源電圧Ｖｃｃではなく接地電圧Ｖｓｓに設定される点以外は、図２０と同様であるので詳細な説明は繰返さない。

図２３においては、データ読出に関連する回路、すなわちデータバスＤＢおよびデータ読出回路５１によるセンス電流Ｉｓの供給のみを図示したが、ビット線ＢＬ１〜ＢＬｍの他端のそれぞれを、データバスＤＢと対をなすデータバス／ＤＢと結合し、データバスＤＢおよび／ＤＢの電圧レベルを、高電圧状態（Ｖｃｃ）、低電圧状態（Ｖｓｓ）の一方ずつに設定することによって、実施の形態１から３において説明したデータ書込電流±Ｉｗを同様に流して、同様のデータ書込動作を実行することができる。

また、データ書込時およびデータ読出時における、制御信号ＷＥおよびＷＣの信号レベルの設定は、図２０と同様であるので図示は省略する。

次に、データ読出時の動作について説明する。
データ読出に先立って、各ビット線ＢＬは、接地電圧Ｖｓｓにプリチャージされる。

データ読出時において、選択されたメモリセル列に対応するビット線ＢＬは、対応するコラム選択ゲートＣＳＧを介して、データバスＤＢと結合される。データ読出回路５１は、データバスＤＢを接地電圧Ｖｓｓと異なる電圧と結合する、たとえば電源電圧Ｖｃｃによってプルアップするとともに、データを読出すためのセンス電流Ｉｓを供給する。

この結果、選択されたメモリセルに対して、データ読出回路５１〜データバスＤＢ〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ソース線ＳＬ〜電流遮断トランジスタ７１〜接地電圧Ｖｓｓの電流経路が形成されて、センス電流Ｉｓが流される。

これにより、記憶データのレベルによって変化する、磁気トンネル接合部ＭＴＪの抵抗値に応じた電圧変化が、ビット線ＢＬおよびデータバスＤＢに生じる。

データ読出回路５１は、データバスＤＢの電圧レベルに応じて、読出データＤＯＵＴのレベルを設定する。このように、記憶されたデータレベルに応じた磁気トンネル接合部ＭＴＪの抵抗値の違いを、電圧差に変換して読出すことができる。

データ読出時においては、行選択結果に応答して、対応するライトワード線ＷＷＬが選択的にＨレベルに活性化され、当該ライトワード線ＷＷＬと電気的に結合されたリードワード線ＲＷＬも同様にＨレベルに活性化される。このように、低抵抗材料で形成されるライトワード線ＷＷＬによってシャントされたリードワード線ＲＷＬを活性化することになるため、リードワード線ＲＷＬの実効的な配線抵抗を低減させて、リードワード線ＲＷＬの信号伝搬遅延を抑制することができる。

上述したように、ビット線ＢＬのプリチャージ電圧を接地電圧Ｖｓｓとすることによって、選択されたメモリセル列に対応するビット線のみを電源電圧Ｖｃｃに充電すればよい。すなわち、他のメモリセル列においては、ビット線ＢＬをデータ読出の都度、電源電圧Ｖｃｃにプリチャージするための充電電流を供給する必要がなくなる。この結果、メモリアレイ１０における消費電力の低減が可能となる。

また、データ書込終了後におけるビット線ＢＬの電圧レベルを、プリチャージレベル（接地電圧Ｖｓｓ）と揃えていることから、データ読出時において新たなプリチャージ動作を実行する必要がなく、データ読出を高速化することができる。

再び図２３を参照して、既に説明したように、センス電流Ｉｓは、データバスＤＢ〜ビット線ＢＬ〜メモリセルＭＣ〜ソース線ＳＬ〜接地電圧Ｖｓｓの経路を流れるため、選択されたメモリセル行の位置によって、センス電流経路の抵抗値が変化し、センス電流の値が変動してしまう恐れがある。

このように、選択メモリセルの位置に依存してセンス電流が変動すると、メモリアレイ内においてデータ読出時の動作マージンを一様に保つことができず、ＭＲＡＭデバイス全体の動作マージンを十分に確保することが困難となる。この結果、はなはだしい場合には誤動作に至り、歩留まりが低下してしまうという問題点が生じる恐れがある。

図２５は、実施の形態４に従うソース線ＳＬの配置例を示す構造図である。
図２５を参照して、ソース線ＳＬは、ビット線ＢＬと同一配線層（Ｍ２）において、同一形状かつ同一材質で配置される。これにより、ソース線ＳＬおよびビット線ＢＬの単位長あたりの抵抗値は同様の値に設計される。

ソース線ＳＬおよびビット線ＢＬをこのように配置するとともに、図２４に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、各ソース線ＳＬと接地電圧Ｖｓｓとの結合個所（すなわち電流遮断トランジスタ７１）および、センス電流Ｉｓが供給されるデータバスＤＢと各ビット線ＢＬとの結合個所（すなわちコラム選択ゲートＣＳＧ）を設けることによって、選択されたメモリセル行の位置にかかわらず、センス電流Ｉｓの電流経路に含まれるビット線ＢＬおよびソース線ＳＬの抵抗値の和をほぼ一定に維持することができる。

これにより、選択されたメモリセル行に依存して、センス電流Ｉｓの電流値が変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。

なお、ソース線ＳＬは、ビット線ＢＬと単位長当たりの抵抗値が同様となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。

［実施の形態４の変形例１］
図２６は、本発明の実施の形態４の変形例１に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。

図２６を参照して、実施の形態４の変形例１に従う構成においては、ソース線ＳＬは、リードワード線ＲＷＬおよびライトワード線ＷＷＬと平行に配置される。メモリアレイ１０全体においては、メモリセル行のそれぞれに対応して、ソース線ＳＬ１〜ＳＬｎが設けられる。

電流遮断トランジスタ７１は、ソース線ＳＬ１〜ＳＬｎと接地電圧Ｖｓｓとの間にそれぞれ配置される。図２５においては、第１〜３、第（ｎ−１）および第ｎ行に対応する、電流遮断トランジスタ７１−１〜７１−３、７１−（ｎ−１）および７１−ｎが示される。

このような構成とすることにより、データ書込時におけるリーク電流経路を遮断して無用な電力消費の発生を回避するために、ソース線ＳＬと接地電圧Ｖｓｓとの間の結合／非結合を制御する電流遮断トランジスタ７１の制御信号に、ライトワード線電圧あるいはロウデコード信号を共用することができる。この結果、図１９における制御信号ＷＥ１〜ＷＥｍを特別に生成する必要がないので、周辺回路の構成を簡素化することが可能となる。

その他の部分の構成は、図２３に示した実施の形態４に従うメモリアレイ１０と同様であるので、詳細な説明は繰り返さない。また、メモリアレイ１０に配置された各メモリセルＭＣに対するデータ読出およびデータ書込についても、実施の形態４の場合と同様に実行できるので、詳細な説明は繰返さない。

さらに、実施の形態４におけるビット線ＢＬおよびソース線ＳＬと同様に、各ソース線ＳＬおよびデータバスＤＢの単位長当たりの配線抵抗が同様の値となるように設計するとともに、図２６に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、各ソース線ＳＬと接地電圧Ｖｓｓとの結合個所（すなわち電流遮断トランジスタ７１）および、データバスＤＢとデータ読出回路５１との結合個所を設けることによって、選択されたメモリセル列の位置にかかわらず、センス電流Ｉｓの電流経路に含まれるビット線ＢＬおよびソース線ＳＬの抵抗値の和をほぼ一定に維持することができる。

この結果、選択されたメモリセル列に依存して、センス電流Ｉｓの電流値が変動することを防止できる。したがって、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、ＭＲＡＭデバイス全体の動作マージンを十分に確保することができる。

なお、実施の形態４で説明したのと同様に、各ソース線ＳＬおよびデータバスＤＢは、単位長当たりの抵抗抵抗が同様の値となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。

［実施の形態４の変形例２］
図２７は、本発明の実施の形態４の変形例２に従うメモリアレイ１０およびその周辺回路のデータ読出に関連する構成を説明するための図である。

図２７を参照して、実施の形態４の変形例２に従う構成においては、列方向に沿って配置され、接地電圧Ｖｓｓと結合されるダミービット線ＤＭＢＬが新たに設けられる。ソース線ＳＬ１〜ＳＬｎの各々は、電流遮断トランジスタ７１−１〜７１−ｎを介して、ダミービット線ＤＭＢＬと電気的に結合される。

その他の部分の構成は、図２６に示した実施の形態４の変形例１に従うメモリアレイ１０と同様であるので、詳細な説明は繰り返さない。また、メモリアレイ１０に配置された各メモリセルＭＣに対するデータ読出およびデータ書込についても、実施の形態４の場合と同様に実行できるので、詳細な説明は繰返さない。

図２６に示した実施の形態４の変形例１に従う構成においては、ソース線ＳＬとデータバスＤＢとを適切に配置することによって、選択されたメモリセル列に依存したセンス電流の変動を抑制して、データ読出時の動作マージンをメモリアレイ内で揃えることができる。

しかしながら、図２６の構成においては、選択されたメモリセル行の位置に依存して、センス電流経路に含まれるビット線ＢＬの配線長が変化するので、電流経路の抵抗値が変動して、センス電流の値も変動してしまう恐れがある。

したがって、実施の形態４の変形例２に従う構成においては、データバスＤＢおよびソース線ＳＬを実施の形態４の変形例１と同様に配置するとともに、ダミービット線ＤＭＢＬおよび各ビット線ＢＬの間においても、単位長当たりの配線抵抗値が同様となるように設計する。さらに、図２７に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、ダミーワード線ＤＭＢＬと接地電圧Ｖｓｓとの結合個所および、センス電流Ｉｓが供給されるデータバスＤＢと各ビット線ＢＬとの結合個所（すなわちコラム選択ゲートＣＳＧ）を設けることによって、選択されたメモリセル列の位置にかかわらず、センス電流Ｉｓの電流経路に含まれるビット線ＢＬおよびダミービット線ＤＭＢＬの配線抵抗の和をほぼ一定値に維持することができる。これにより、選択されたメモリセル行に依存して、センス電流Ｉｓが変動することを防止できる。

ビット線ＢＬ、ダミービット線ＤＭＢＬ、ソース線ＳＬおよびデータバスＤＢを上述したように配置することによって、選択されたメモリセル行およびメモリセル列、すなわち選択メモリセルの位置に依存することなく、センス電流経路の配線抵抗の総和をほぼ一定値とすることができる。この結果、ＭＲＡＭデバイスのデータ読出時における動作マージンをさらに安定的に確保することができる。

［実施の形態５］
図２８は、実施の形態５に従うライトワード線ＷＷＬの配置を説明する概念図である。

図２８を参照して、実施の形態５に従う構成においては、メモリセル行のそれぞれに対応して配置されるライトワード線ＷＷＬは、２本ずつの組ごとにライトワード線対を構成する。

たとえば、隣接するライトワード線ＷＷＬ１およびＷＷＬ２は、ライトワード線対ＷＷＬＰ１を構成する。ライトワード線ＷＷＬ２は、データ書込時においては、ライトワード線ＷＷＬ１と逆方向のデータ書込電流を流す、相補のライトワード線／ＷＷＬ１として機能する。ライトワード線ＷＷＬ１は、トランジスタＱＤ１を介して、電源電圧Ｖｃｃと電気的に結合される。一方、ライトワード線ＷＷＬ２（／ＷＷＬ１）は、接地電圧Ｖｓｓと電気的に結合される。

以降のメモリセル行においても、ライトワード線ＷＷＬは同様に配置される。トランジスタＱＤ２を介して電源電圧Ｖｃｃと電気的に結合されるライトワード線ＷＷＬ３とライトワード線ＷＷＬ４（／ＷＷＬ３）とによって、ライトワード線対ＷＷＬＰ２が構成されるのを始め、２つのメモリセル行ごとに、奇数行に対応するライトワード線ＷＷＬは、ドライバトランジスタを介して電源電圧Ｖｃｃと電気的に結合される。一方、偶数行に対応するライトワード線ＷＷＬは、接地電圧Ｖｓｓと電気的に結合される。

各ドライバトランジスタは、行選択結果に対応して活性化される。たとえば、第１番目もしくは第２番目のメモリセル行が選択された場合には、ドライバトランジスタＱＤ１がオンされる。これに応じて、ライトワード線対ＷＷＬＰ１を構成するライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）に、データ書込電流が互いに逆方向に流される。このように、実施の形態５に従う構成においては、メモリセル行の選択は、２つのメモリセル行ごとに形成されるライトワード線対ごとに実行される。

以下においては、ライトワード線対およびドライバトランジスタを総称する場合には，単に符号ＷＷＬＰおよびＱＤをそれぞれ用いて表記するとともに、特定のライトワード線およびドライバトランジスタを示す場合には、添字を付してＷＷＬＰ１およびＱＤ１のように表記する。また、ライトワード線対ＷＷＬＰを構成するライトワード線の一方、すなわち奇数番目のメモリセル行に対応するライトワード線を総括的にＷＷＬで表記し、ライトワード線対を構成するライトワード線の他方、すなわち偶数番目のメモリセル行に対応するライトワード線を総称的に／ＷＷＬとも表記することとする。

メモリアレイ１０を挟んで、ドライバトランジスタＱＤが設けられる領域と反対側の領域において、同一のライトワード線対を形成するライトワード線ＷＷＬおよび／ＷＷＬは、電気的に結合される。これにより、選択されたメモリセル行に対応するライトワード線対を形成するＷＷＬおよび／ＷＷＬに対して、データ書込電流Ｉｐが、往復電流として流される。

ＭＴＪメモリセルは、列選択結果に応じて流される、データ書込電流Ｉｐおよび±Ｉｗの両方からデータ書込磁界が印加された場合に、単一の磁性体メモリセルがデータ書込の対象となるように、すなわち同時に複数のメモリセルがデータ書込対象とならないように、各メモリセル行において１列おきに配置される。

このように、ライトワード線対によって往復電流パスを形成することによって、ドライバトランジスタＱＤを２行ごとに設ければよいため、ワード線ドライバ３０の構成を簡素化できる。

また、選択されたメモリセル行に対応するライトワード線ＷＷＬを流れるデータ書込電流＋Ｉｐによる周辺磁界と、ライトワード線／ＷＷＬを流れるデータ書込電流−Ｉｐによる周辺磁界とは、互いに打消し合う方向に作用するので、メモリセル周辺部に対する磁界ノイズを低減できる。

［実施の形態５の変形例１］
図２９は、実施の形態５の変形例１に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図２９を参照して、実施の形態５の変形例１に従う構成においては、ライトワード線ＷＷＬは、隣接するメモリセル行間で共有される。たとえば、第１番目および第２番目のメモリセル行によって、１本のライトワード線ＷＷＬ１が共有される。以降のメモリセル行に対しても、同様にライトワード線ＷＷＬが配置される。ライトワード線ＷＷＬ１〜ＷＷＬＮ（Ｎ：ｎ／２で示される自然数）は、電流制御トランジスタ４１−１〜４１−Ｎをそれぞれ介して、接地電圧Ｖｓｓと結合される。

また、各ライトワード線ＷＷＬは、対応する２行分のリードワード線ＲＷＬと電気的に結合される。たとえば、第１番目および第２番目のメモリセル行にそれぞれ対応するリードワード線ＲＷＬ１およびＲＷＬ２は、ライトワード線ＷＷＬ１と電気的に結合される。これにより、データ読出時におけるリードワード線ＲＷＬの実質的な抵抗値はシャントによって低減されて、リードワード線ＲＷＬにおける伝搬遅延を低減してデータ読出の高速化を図ることができる。

さらに、ライトワード線ＷＷＬを共有することによって、メモリアレイ１０全体におけるライトワード線ＷＷＬの配置本数を減少することができる。この結果、ライトワード線ＷＷＬは、２行分のレイアウト領域を用いて配置することができるため、たとえばその配線幅を十分確保することによって、断面積を十分確保することができる。

これにより、比較的大きなデータ書込電流を流す必要があるライトワード線ＷＷＬにおいて、電流密度を低減させてエレクトロマイグレーションに起因する配線間短絡や配線断線等の危険性を回避して、動作の安定化を図ることが可能となる。

［実施の形態５の変形例２］
図３０は、実施の形態５の変形例２に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図３０を参照して、実施の形態５の変形例２に従う構成においては、各リードワード線ＲＷＬは、ライトワード線ＷＷＬと電気的に結合される。これにより、各リードワード線ＲＷＬをライトワード線ＷＷＬによってシャントして、データ読出時における伝搬遅延を低減することができる。

既に説明したように、このような構成においては、ライトワード線ＷＷＬがワード線ドライバ３０によって選択的に駆動される。

図３０の構成においては、２つのメモリセル行ごとに１つの組が形成されて、２本のライトワード線ＷＷＬによって、１対のライトワード線対ＷＷＬＰが形成される。たとえば、第１行目および第２行目にそれぞれ対応するライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）によって、ライトワード線対ＷＷＬＰ１が形成される。

同一のライトワード線対ＷＷＬＰを形成する２本のライトワード線ＷＷＬおよび／ＷＷＬは、短絡トランジスタ４２を介して電気的に結合される。すなわち、各ライトワード線対ＷＷＬＰに対応して、短絡トランジスタ４２が配置される。各短絡トランジスタ４２は、データ書込時にＨレベルに活性化される制御信号ＷＥに応答してオンされる。なお、短絡トランジスタについても、総称する場合には，単に符号４２を用いて表記し、特定の短絡トランジスタを示す場合には、添字を付して４２−１のように表記することとする。

図３０においては、代表的に第１番目および第２番目のメモリセル行に対応して配置される短絡トランジスタ４２−１と、第３番目および第４番目のメモリセル行に対応して配置される短絡トランジスタ４２−２とが示される。

図３１は、図３０に示した構成を有するメモリアレイにおける、データ読出時およびデータ書込時のそれぞれにおける行選択動作を説明するタイミングチャートである。

第ｉ番目（ｉ：１〜ｎの奇数の自然数）のメモリセル行に対応するリードロウデコード信号ＲＲＤｉは、第ｉ番目のメモリセル行がデータ読出の対象として選択された場合にＨレベルに活性化される。同様に、ライトロウデコード信号ＷＲＤｉは、データ書込時において、第ｉ番目のメモリセル行がデータ書込の対象として選択された場合にＨレベルに活性化される。リードロウデコード信号／ＲＲＤｉは、リードロウデコード信号ＲＲＤｉの反転信号であり、ライトロウデコード信号／ＷＲＤｉは、ライトロウデコード信号ＷＲＤｉの反転信号である。

ライトワード線ＷＷＬｉは、データ書込時においては、同一のライトワード線対ＷＷＬＰに対応する、第ｉ番目および第（ｉ＋１）番目のメモリセル行のいずれかが選択された場合に、Ｈレベルに活性化される。同一ライトワード線対を構成する他方のライトワード線／ＷＷＬｉおよび非選択メモリセル行に対応するライトワード線ＷＷＬの各々はＬレベル（接地電圧Ｖｓｓ）に設定される。

さらに、データ書込時においては、各短絡トランジスタ４２はオンするので、選択されたメモリセル行に対応するライトワード線対ＷＷＬＰを形成するライトワード線ＷＷＬおよび／ＷＷＬによって、データ書込電流Ｉｐを往復電流として流すことができる。

すなわち、データ書込時においては、選択されたメモリセル行に対応するライトワード線対を形成するライトワード線ＷＷＬおよび／ＷＷＬのそれぞれを、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定する必要がある。

一方、リードワード線ＲＷＬｉは、ライトワード線ＷＷＬｉと電気的に結合されているため、その電圧レベルは、ライトワード線ＷＷＬｉと同様に設定される。

したがって、データ読出時においては、各ライトワード線ＷＷＬの活性化（Ｈレベル）を独立に実行する必要がある。したがって、各短絡トランジスタ４２をオフするとともに、選択されたメモリセル行に対応するライトワード線ＷＷＬのみを選択的に電源電圧Ｖｃｃ（Ｈレベル電圧）に設定する必要がある。

このように、奇数行および偶数行にそれぞれ対応するライトワード線ＷＷＬに対して、異なる構成のワードドライバを設ける必要がある。

図３０においては、ライトワード線ＷＷＬ１に対応して設けられるライトワードドライバＷＤａ１の構成と、ライトワード線ＷＷＬ２（／ＷＷＬ１）に対応して設けられるライトワードドライバ／ＷＤａ１の構成について代表的に説明する。

再び、図３０を参照して、ライトワードドライバＷＤａ１は、ライトロウデコード信号ＷＲＤ１およびＷＲＤ２の論理和（ＯＲ）演算結果を出力する論理ゲートＬＧ１１と、論理ゲートＬＧ１１の出力信号とリードロウデコード信号ＲＲＤ１との間のＮＯＲ演算結果を出力する論理ゲートＬＧ１３と、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとライトワード線ＷＷＬ１との間にそれぞれ電気的に結合される、Ｐ型ＭＯＳトランジスタＱ１１およびＮ型ＭＯＳトランジスタＱ１２とを有する。トランジスタＱ１１およびＱ１２のゲートには、論理ゲートＬＧ１３の出力信号が入力される。

このような構成とすることにより、ライトワードドライバＷＤａ１は、データ書込時においては、ライトロウデコード信号ＷＲＤ１およびＷＲＤ２のいずれかがＨレベルに活性化されると、論理ゲートＬＧ１３の出力信号のＬレベルへの変化に応答して、ライトワード線ＷＷＬ１と電源電圧Ｖｃｃとを電気的に結合する。ライトロウデコード信号ＷＲＤ１およびＷＲＤ２の両方がＬレベルに非活性化されている場合には、論理ゲートＬＧ１３の出力信号がＬレベルに設定されることから、ライトワードドライバＷＤａ１は、ライトワード線ＷＷＬ１を接地電圧Ｖｓｓと電気的に結合する。

一方、ライトワード線ＷＷＬ２（／ＷＷＬ１）に対して設けられるライトワードドライバ／ＷＤａ１は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとライトワード線ＷＷＬ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＱ１３およびＮ型ＭＯＳトランジスタＱ１４とを有する。トランジスタＱ１３およびＱ１４のゲートには、リードロウデコード信号／ＲＲＤ２が入力される。

データ書込時においては、行選択結果に関わらず、リードロウデコード信号／ＲＲＤ２はＨレベルに設定されるので、ライトワードドライバ／ＷＤａ１は、ライトワード線ＷＷＬ２（／ＷＷＬ１）を接地電圧Ｖｓｓと電気的に結合する。

データ書込時においては、短絡トランジスタ４２−１が制御信号ＷＥの活性化（Ｈレベル）に応答してオンするため、第１番目もしくは第２番目のメモリセル行が選択されて、ライトワード線ＷＷＬ１が電源電圧Ｖｃｃに設定された場合において、ライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）によって往復パスが形成されて、データ書込電流Ｉｐが流される。

一方、データ読出時においては、ライトロウデコード信号ＷＲＤ１およびＷＲＤ２の両方がＬレベルに非活性化されることから、ライトワードドライバＷＤａ１は、リードロウデコード信号ＲＲＤ１がＨレベルに活性化される場合において、論理ゲートＬＧ１３の出力信号のＬレベルへの変化に応答して、ライトワード線ＷＷＬ１と電源電圧Ｖｃｃとを電気的に結合する。これにより、ライトワード線ＷＷＬ１と電気的に結合されるリードワード線ＲＷＬ１もＨレベルに活性化される。

同様に、ライトワードドライバ／ＷＤａ１は、リードロウデコード信号／ＲＲＤ２の活性化（Ｌレベル）に応答して、トランジスタＱ１３を介して、ライトワード線ＷＷＬ２を電源電圧Ｖｓｓと電気的に結合する。

データ読出時においては、短絡トランジスタ４２−１はターンオフされているので、ライトワード線ＷＷＬ１およびＷＷＬ２の各々は、独立してＨレベルに活性化される。これに応じて、リードワード線ＲＷＬ１およびＲＷＬ２の各々も、行選択結果に応じて独立してＨレベル（電源電圧Ｖｃｃ）に活性化される。

以降のメモリセル行に対しても、奇数行のライトワード線に対しては、ライトワードドライバＷＤａ１と同様の構成をするライトワードドライバが設けられ、偶数行に対応するライトワード線／ＷＷＬに対しては、ライトワードドライバ／ＷＤａ１と同様の構成をするライトワードドライバが配置される。

このような構成とすることにより、リードワード線ＲＷＬを配線抵抗の小さいライトワード線ＷＷＬによってシャントしてデータ読出の高速化を図るとともに、データ書込時におけるデータ書込電流Ｉｐを往復パスを形成するライトワード線対によって流すことができ、メモリセル外部に対する磁気ノイズを低減することができる。

［実施の形態５の変形例３］
図３２は、実施の形態５の変形例３に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図３２を参照して、実施の形態５の変形例３に従う構成においては、リードワード線は、図８に示した実施の形態２に従う構成と同様に、階層的に配置される。さらに、実施の形態４の場合と同様に、隣接するメモリセル行によって、ライトワード線ＷＷＬが共有される。

図８と同様に、リードワード線ＲＷＬが独立して配置される領域ＡＲ１およびＡＲ２のそれぞれにおいて、サブワードドライバＲＳＤ１１〜ＲＳＤ１ｎおよびＲＳＤ２１〜ＲＳＤ２ｎが配置される。同一のライトワード線ＷＷＬを共有する２つのメモリセル行にそれぞれ対応するサブワードドライバは、共通の当該ライトワード線ＷＷＬの活性化に応じて、対応するリードワード線ＲＷＬを活性化する。

ただし、奇数番目のメモリセル行に対応するサブワードドライバは、制御信号ＳＤ１の活性化に応答して動作する。同様に、偶数番目のメモリセル行に対応するサブワードドライバは、制御信号ＳＤ２の活性化に応答して動作する。制御信号ＳＤ１は、奇数番目のメモリセル行が選択された場合に活性化される。一方、制御信号ＳＤ２は、偶数番目のメモリセル行が選択された場合に活性化される。

したがって、ライトワード線ＷＷＬを隣接するメモリセル間で共有するとともに、新たにメインリードワード線を設けることなく、リードワード線ＲＷＬを階層的に分割配置して短線化することができる。

その他の部分の構成は、図８と同様であるので詳細な説明は繰り返さない。
この結果、各リードワード線ＲＷＬの配線抵抗を低減してデータ読出の高速化を図るともに、ライトワード線ＷＷＬを共有することによって、その配線ピッチを確保して、断面積を容易に確保することができる。このため、ライトワード線ＷＷＬにおけるエレクトロマイグレーションの発生可能性を低減して、動作の信頼性の向上を図ることがさらに可能となる。

また、リードワード線ＲＷＬの階層化とともに、領域ＡＲ１およびＡＲ２の各々においてデータ読出およびデータ書込動作を独立に実行するための図９の構成において、ライトワード線ＷＷＬの共有を図ることも可能である。

［実施の形態５の変形例４］
図３３は、実施の形態５の変形例４に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

実施の形態５の変形例４に従う構成においては、リードワード線ＲＷＬの階層化が図られるとともに、図３０に示した構成と同様に、２つのメモリセル行ごとに形成される１対のライトワード線対ＷＷＬＰによって形成される往復パスにデータ書込電流Ｉｐが流される。

図３３を参照して、リードワード線ＲＷＬが独立して配置される領域ＡＲ１およびＡＲ２のそれぞれにおいて、各々がインバータで構成される、サブワードドライバＲＳＩ１１〜ＲＳＩ１ｎおよびＲＳＩ２１〜ＲＳＩ２ｎが配置される。サブワードドライバＲＳＩ１１〜ＲＳＩ１ｎおよびＲＳＩ２１〜ＲＳＩ２ｎの各々は、制御信号ＳＤの活性化に応答して動作する。制御信号ＳＤが非活性状態である場合には、対応するライトワード線ＷＷＬの電圧にかかわらず、各リードワード線ＲＷＬは非活性状態に維持される。

サブワードドライバＲＳＩ１１〜ＲＳＩ１ｎおよびＲＳＩ２１〜ＲＳＩ２ｎの各々は、サブワードドライバＲＳＤ１１〜ＲＳＤ１ｎおよびＲＳＤ２１〜ＲＳＤ２ｎとは異なり、対応するライトワード線ＷＷＬの電圧レベルを反転して対応するリードワード線ＲＷＬを駆動する。

図３４は、図３３に示した構成を有するメモリアレイにおける、データ読出時およびデータ書込時のそれぞれにおける行選択動作を説明するタイミングチャートである。

リードロウデコード信号ＲＲＤｉ，／ＲＲＤｉおよびライトロウデコード信号ＷＲＤｉおよび／ＷＲＤは、図３１と同様に設定される。

データ読出時において、非選択行に対応するリードワード線ＲＷＬを接地電圧Ｖｓｓに設定するために、図３３に従う構成においては、非選択行に対応するライトワード線の電圧を電源電圧Ｖｃｃとする必要がある。

したがって、データ読出時においては、選択されたメモリセル行に対応するライトワード線ＷＷＬがＬレベルに活性化される。図３０の場合と同様に、データ読出時においては、各短絡トランジスタ４２はオフされるため、ライトワード線ＷＷＬの電圧は各メモリセル行ごとに独立に設定することができる。

さらに、データ読出時においては、制御信号ＳＤが活性化（Ｈレベル）されるので、選択されたメモリセル行において、リードワード線ＲＷＬは、Ｈレベル（電源電圧Ｖｃｃ）に活性化される。このように、行選択結果に応じた１本のリードワード線ＲＷＬを、選択的に活性化することができる。

データ書込時においては、同一のライトワード線対ＷＷＬＰに対応する、第ｉ番目および第（ｉ＋１）番目のメモリセル行のいずれかが選択された場合に、ライトワード線ＷＷＬｉはＬレベル（接地電圧Ｖｓｓ）に活性化される。同一のライトワード線対を構成する他方のライトワード線／ＷＷＬｉおよび非選択メモリセル行に対応するライトワード線ＷＷＬの各々はＨレベル（電源電圧Ｖｓｓ）に設定される。

図３０の場合と同様に、データ書込時においては、短絡トランジスタ４２はオンするので、選択されたメモリセル行に対応するライトワード線対ＷＷＬＰを形成するライトワード線ＷＷＬおよび／ＷＷＬによって、データ書込電流Ｉｐを往復電流として流すことができる。

一方、データ書込時においては、制御信号ＳＤが非活性化（Ｌレベル）されるので、各リードワード線ＲＷＬは、非活性状態（Ｌレベル：電源電圧Ｖｃｃ）に設定される。

したがって、図３０の場合と同様に、奇数行および偶数行にそれぞれ対応するライトワード線ＷＷＬに対して、異なる構成のワードドライバを設ける必要がある。図３３においては、ライトワード線ＷＷＬ１に対応して設けられるライトワードドライバＷＤｂ１の構成と、ライトワード線ＷＷＬ２（／ＷＷＬ１）に対応して設けられるライトワードドライバ／ＷＤｂ１の構成について代表的に説明する。

再び、図３３を参照して、ライトワードドライバＷＤｂ１は、ライトロウデコード信号／ＷＲＤ１および／ＷＲＤ２の論理積（ＡＮＤ）演算結果を出力する論理ゲートＬＧ２１と、論理ゲートＬＧ２１の出力信号とリードロウデコード信号／ＲＲＤ１との間のＮＡＮＤ演算結果を出力する論理ゲートＬＧ２３と、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとライトワード線ＷＷＬ１との間にそれぞれ電気的に結合される、Ｐ型ＭＯＳトランジスタＱ２１およびＮ型ＭＯＳトランジスタＱ２２とを有する。トランジスタＱ２１およびＱ２２のゲートには、論理ゲートＬＧ２３の出力信号が入力される。

このような構成とすることにより、ライトワードドライバＷＤｂ１は、データ書込時においては、ライトロウデコード信号／ＷＲＤ１および／ＷＲＤ２のいずれかがＬレベルに活性化されると、論理ゲートＬＧ２３の出力信号のＨレベルへの変化に応答して、ライトワード線ＷＷＬ１と接地電圧Ｖｓｓとを電気的に結合する。ライトロウデコード信号／ＷＲＤ１および／ＷＲＤ２の両方がＨレベルに非活性化されている場合には、論理ゲートＬＧ２３の出力信号がＬレベルに設定されることから、ライトワードドライバＷＤｂ１は、ライトワード線ＷＷＬ１を電源電圧Ｖｃｃと電気的に結合する。

一方、ライトワード線ＷＷＬ２（／ＷＷＬ１）に対して設けられるライトワードドライバ／ＷＤｂ１は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとライトワード線ＷＷＬ２との間にそれぞれ電気的に結合されるＰ型ＭＯＳトランジスタＱ２３およびＮ型ＭＯＳトランジスタＱ２４とを有する。トランジスタＱ２３およびＱ２４のゲートには、リードロウデコード信号ＲＲＤ２が入力される。

データ書込時においては、行選択結果に関わらず、リードロウデコード信号ＲＲＤ２はＬレベルに非活性化されるので、ライトワードドライバ／ＷＤｂ１は、ライトワード線ＷＷＬ２（／ＷＷＬ１）を電源電圧Ｖｃｃと電気的に結合する。

データ書込時においては、短絡トランジスタ４２−１が制御信号ＷＥの活性化（Ｈレベル）に応答してオンするため、たとえば第１番目もしくは第２番目のメモリセル行が選択されて、ライトワード線ＷＷＬ１が接地電圧Ｖｓｓに設定された場合において、ライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）に往復パスが形成されてデータ書込電流Ｉｐが流される。

データ読出時においては、ライトロウデコード信号／ＷＲＤ１および／ＷＲＤ２の両方がＨレベルに設定されることから、ライトワードドライバＷＤｂ１は、リードロウデコード信号／ＲＲＤ１がＬレベルに活性化される場合において、論理ゲートＧＬ２２の出力信号のＨレベルへの変化に応答して、ライトワード線ＷＷＬ１と接地電圧Ｖｓｓとを電気的に結合する。これにより、ライトワード線ＷＷＬ１と電気的に結合されるリードワード線ＲＷＬ１は、対応するサブワードドライバＲＳＩ１１もしくはＲＳＩ２１によって、Ｈレベルに活性化される。

データ読出時においては、ライトワードドライバ／ＷＤｂ１は、リードロウデコード信号／ＲＲＤ２の活性化（Ｈレベル）に応答して、トランジスタＱ２３を介して、ライトワード線ＷＷＬ２を接地電圧Ｖｓｓと電気的に結合する。

データ読出時においては、短絡トランジスタ４２−１はターンオフされているので、ライトワード線ＷＷＬ１およびＷＷＬ２の各々は、行選択結果に応じて、独立してＬレベルに活性化される。これに応じて、リードワード線ＲＷＬ１およびＲＷＬ２の各々も、対応するサブワードドライバによってＨレベル（電源電圧Ｖｃｃ）に活性化される。

以降のメモリセル行に対しても、奇数行のライトワード線に対しては、ライトワードドライバＷＤｂ１と同様の構成をするライトワードドライバが設けられ、偶数行に対応するライトワード線／ＷＷＬに対しては、ライトワードドライバ／ＷＤｂ１と同様の構成をするライトワードドライバが配置される。

このような構成とすることにより、リードワード線ＲＷＬの階層化によるデータ読出の高速化とともに、データ書込電流Ｉｐの往復パス化による磁気ノイズ低減を実現することができる。

［実施の形態６］
図３５は、実施の形態６に従うＭＴＪメモリセルの構成を示す図である。

図３５を参照して実施の形態６に従うＭＴＪメモリセルＭＣＤは、図４８に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図４８に示した構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。

アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。

図３６は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
図３６を参照して、半導体主基板ＳＵＢ上に形成されるＮ型領域ＮＷＬは、アクセスダイオードＤＭのカソードに相当する。半導体基板上にＭＴＪメモリセルを行列状に配置する場合においては、たとえば、同一行に属するＭＴＪメモリセルに対して、Ｎ型領域ＮＷＬ同士を電気的に結合することによって、リードワード線ＲＷＬを特に設けることなく、図２５に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現できる。図３６には、Ｎ型領域としてＮ型ウェルを形成する例を示しているが、Ｎ型ウェルに代えて、より抵抗値の小さいｎ＋拡散領域を用いることもできる。

Ｎ型領域ＮＷＬ上に設けられたＰ型領域ＰＡＲは、アクセスダイオードＤＭのアノードに相当する。Ｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して磁気トンネル接合部ＭＴＪと電気的に結合される。

ライトワード線ＷＷＬおよびビット線ＢＬは、金属配線層Ｍ１および金属配線層Ｍ２にそれぞれ配置される。ビット線ＢＬは、磁気トンネル接合部ＭＴＪと結合するように配置される。

ビット線ＢＬと磁気トンネル接合部ＭＴＪとの間の距離は、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線ＢＬを流れるデータ書込電流によって生じる磁界の方が、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界よりも大きい。

したがって、ほぼ同じ強度のデータ書込磁界を磁気トンネル接合部ＭＴＪに与えるためには、ライトワード線ＷＷＬに対して、ビット線ＢＬよりも大きなデータ書込電流を流す必要がある。ビット線ＢＬおよびライトワード線ＷＷＬは、配線抵抗値を小さくするためにメタル配線層に形成される。しかし、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。

したがって、実施の形態６に従うＭＴＪメモリセルＭＣＤを半導体基板上に配置する場合には、ライトワード線ＷＷＬの断面積を、より磁気トンネル接合部ＭＴＪに近いビット線ＢＬよりも大きくすることによって、大きなデータ書込電流を流す必要があるライトワード線ＷＷＬの電流密度を抑制して、ＭＲＡＭデバイスの信頼性を向上させることができる。

また、磁気トンネル接合部ＭＴＪとの距離が大きく、より大きなデータ書込電流を流す必要がある金属配線（図３６においてはライトワード線ＷＷＬ）を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金（Ａｌ合金）で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅（Ｃｕ）によって形成すればよい。

図３７は、ＭＴＪメモリセルＭＣＤに対する読出動作および書込動作を説明するタイミングチャートである。

図３７を参照して、データ書込時においては、リードワード線ＲＷＬ、すなわちＮ型領域ＮＷＬの電圧は、Ｈレベル（電源電圧Ｖｃｃ）に設定される。データ読出においては、リードワード線ＲＷＬには電流は流れない。

選択されたメモリセルに対応するライトワード線ＷＷＬは、電源電圧Ｖｃｃが印加されて、データ書込電流Ｉｐが流される。また、ビット線ＢＬについても、書込データのデータレベルに応じて、ビット線ＢＬの両端の一方ずつを電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに設定することにより、書込データのデータレベルに応じたデータ書込電流±Ｉｗをビット線ＢＬに流すことができる。

このようにして流されるデータ書込電流Ｉｐおよび±Ｉｗによって、ＭＴＪメモリセルに対するデータ書込が実行される。この場合において、リードワード線ＲＷＬが電源電圧Ｖｃｃに設定されていることから、データ書込時においては、アクセスダイオードＤＭは確実にオフされる。したがって、図４２に示されたＭＴＪメモリセルと比較して、データ書込動作の安定化を図ることができる。

次に、データ読出時の動作について説明する。
データ読出前において、ビット線ＢＬは、接地電圧Ｖｓｓにプリチャージされる。

データ読出の対象となるメモリセルＭＣＤに対応するリードワード線ＲＷＬは、データ読出時において活性状態（Ｌレベル：接地電圧Ｖｓｓ）に駆動される。これに応じて、アクセスダイオードＤＭは順バイアスされるので、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセスダイオードＤＭ〜ＲＷＬ（接地電圧Ｖｓｓ）の経路にセンス電流Ｉｓを流して、データ読出を実行することができる。

具体的には、センス電流Ｉｓによって、ビット線ＢＬに生じる電圧変化を増幅することによって、磁気トンネル接合部ＭＴＪに記憶されたデータの読出を行なうことができる。

図３８は、実施の形態６に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図３８を参照して、実施の形態６に従うメモリアレイ１０の構成においては、行列状に配置された、図３５に示された構成を有するメモリセルＭＣＤが配置される。メモリセルＭＣＤの各行に対応して、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。各ライトワード線ＷＷＬと接地電圧Ｖｓｓとの間には、電流制御トランジスタが配置される。各電流制御トランジスタは、制御信号ＷＥの活性化に応答してオンする。

図３８においては、第１番目から第４番目のメモリセル行に対応する、リードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ４および電流制御トランジスタ４１−１〜４１−４が代表的に示される。

各リードワード線ＲＷＬは、同一のメモリセル行に対応するライトワード線ＷＷＬと電気的に結合される。これにより、Ｎ型領域に形成され、比較的抵抗値の高いリードワード線ＲＷＬを、抵抗値の低い金属配線で形成されるライトワード線ＷＷＬによってシャントする。両者を複数のノードにおいて結合することにより、時定数をより小さくすることができる。これにより、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化することができる。

ワード線ドライバ３０は、各ライトワード線ＷＷＬに応答して設けられるワードドライバを有する。図３８においては、第１番目から第４番目のメモリセル行に対応するワードドライバＷＤ１〜ＷＤ４が代表的に示される。また、これらのワードドライバを総称する場合には、単に符号ＷＤを用いることとする。

各ワードドライバＷＤは、電源ノードおよび接地ノードから、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの供給を受ける。特に、接地電圧Ｖｓｓの供給は、ビット線ＢＬと同一方向に設けられたダミービット線ＤＭＢＬを介して実行される。

各ワードドライバＷＤは、データ読出時およびデータ書込時の両方において、対応するメモリセル行が選択された場合に、対応するライトワード線ＷＷＬを電源電圧Ｖｃｃと結合する。非選択時においては、対応するライトワード線ＷＷＬは接地電圧Ｖｓｓと結合される。

このような構成とすることにより、データ書込時において、選択されたメモリセル行に対応するライトワード線ＷＷＬに対してデータ書込電流Ｉｐを流すことができる。

ビット線ＢＬに対してデータ書込電流±Ｉｗを供給するための回路構成の図示は省略されるが、実施の形態１の場合と同様に、ビット線ＢＬの両端電圧を制御することによって、データ書込電流±Ｉｗを流すことができる。

データ読出時におけるセンス電流Ｉｓは、実施の形態４と同様に、データ読出回路５１によって供給される。センス電流Ｉｓは、データバスＤＢおよびデータバスＤＢとビット線ＢＬとの間に配置されるコラム選択ゲートＣＳＧを介して供給される。

データ読出時においては、非選択行に対応するリードワード線ＲＷＬは高電圧状態（Ｈレベル）に設定され、選択行に対応するリードワード線ＲＷＬは、接地電圧Ｖｓｓに活性化される。これにより、選択行において、アクセスダイオードＤＭのＰＮ接合が順バイアスされて、センス電流ＩｓがデータバスＤＢ〜コラム選択ゲートＣＳＧ〜ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセスダイオードＤＭ〜リードワード線ＲＷＬ〜ワードドライバＷＤ〜ダミービット線ＤＭＢＬ〜接地電圧Ｖｓｓの電流経路に流される。

したがって、データバスＤＢとリードワード線ＲＷＬとの配置を、図２６におけるソース線ＳＬおよびデータバスＤＢと同様に設計することによって、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。

また、ダミービット線ＤＭＢＬとビット線ＢＬとの配置を、図２７と同様に設計することによって、実施の形態４およびその変形例と同様に、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。

このように、高集積化に適したＭＴＪメモリセルＭＣＤを配置したメモリアレイにおいても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、ＭＲＡＭデバイスのデータ読出時における動作マージンを安定的に確保することができる。

［実施の形態６の変形例１］
図３９は、実施の形態６の変形例１に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図３９を参照して、実施の形態６の変形例１に従う構成においては、実施の形態５およびその変形例２，４と同様に、往復電流パスを形成するライトワード線対を用いてデータ書込電流が流される。

各リードワード線ＲＷＬは、図２と同様に、領域ＡＲ１およびＡＲ２のそれぞれにおいて独立に設けられる。各リードワード線ＲＷＬは、同一のメモリセル行に対応するライトワード線ＷＷＬの電圧状態を反転するドライブインバータによって駆動される。ドライブインバータは、リードワード線ＲＷＬにそれぞれ対応して配置される。ライトワード線ＷＷＬは、領域ＡＲ１およびＡＲ２に共通に設けられる。これにより、リードワード線ＲＷＬの配線抵抗が短線化によって低減できるので、データ読出を高速化することができる。

また、ライトワード線ＷＷＬが非選択状態（Ｌレベル）に設定される場合には、対応するリードワード線ＲＷＬの電圧は、Ｈレベルに設定されるので、アクセスダイオードＤＭの逆バイアス状態が確実に確保される。各ドライブインバータは、領域ＡＲ１およびＡＲ２にそれぞれに対応して、図３８と同様に設けられたダミービット線ＤＭＢＬ１およびＤＭＢＬ２によって、接地電圧Ｖｓｓを供給される。

図３９においては、第１番目から第３番目のメモリセル行に対応する、リードワード線ＲＷＬ１１〜ＲＷＬ１３，ＲＷＬ２１〜ＲＷＬ２３、ライトワード線ＷＷＬ１１〜ＷＷＬ１３，ＷＷＬ２１〜ＷＷＬ２３およびドライブインバータＤＩＶ１１〜ＤＩＶ１３，ＤＩＶ２１〜ＤＩＶ２３が代表的に示される。ライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）は、ライトワード線対ＷＷＬＰ１を形成し、両者の間には短絡トランジスタ４２−１が配置される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。

奇数番目のメモリセル行に対応するライトワード線ＷＷＬに対しては、図３３に示されたライトワードドライバＷＤｂ１と同様の構成を有するライトワードドライバが配置される。同様に、偶数番目のメモリセル行に対応するライトワード線ＷＷＬに対しては、図３３に示されたライトワードドライバ／ＷＤｂ１と同様の構成を有するライトワードドライバが配置される。

このような構成とすることにより、データ書込時においては、選択されたメモリセル行に対応するライトワード線対ＷＷＬＰによって往復電流パスを形成してデータ書込電流Ｉｐを流すことができる。これにより、周辺回路の簡素化と磁界ノイズの低減を図ることができる。

また、データバスＤＢとリードワード線ＲＷＬとの配置を、図２６におけるソース線ＳＬおよびデータバスＤＢと同様に設計することによって、領域ＡＲ１およびＡＲ２の各々の中において、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。

さらに、ダミービット線ＤＭＢＬ１およびＤＭＢＬ２とビット線ＢＬとの配置を、図２７で説明したのとと同様に設計することによって、領域ＡＲ１およびＡＲ２の各々の中において、選択されたメモリセル行の位置にかかわらずセンス電流経路の抵抗値の総和をほぼ一定に保つことができる。

また、図示しないが、データバスＤＢおよびデータ読出回路５１を、リードワード線ＲＷＬが独立に配置される領域ごとに配置すれば、メモリアレイ１０内において、選択されたメモリセルの位置にかかわらずセンス電流経路の抵抗値の総和をほぼ一定に保つことができる。

このようにして、高集積化に適したＭＴＪメモリセルＭＣＤを配置したメモリアレイにおいて、往復電流パスを形成してライトワード線ＷＷＬにデータ書込電流を流す構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、ＭＲＡＭデバイスのデータ読出時における動作マージンを安定的に確保することができる。

［実施の形態６の変形例２］
図４０は、実施の形態６の変形例２に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図４０を参照して、実施の形態６の変形例２に従う構成においては、実施の形態５の変形例１および３と同様に、ライトワード線ＷＷＬの共有が図られる。ライトワード線ＷＷＬは、隣接する２つのメモリセル行ごとに共有される。

図３９と同様に、リードワード線ＲＷＬは、領域ＡＲ１およびＡＲ２のそれぞれにおいて独立に配置され、ライトワード線ＷＷＬは、領域ＡＲ１およびＡＲ２に共通に設けられる。また、リードワード線ＲＷＬは、ライトワード線ＷＷＬと階層的に配置される。これにより、リードワード線ＲＷＬの配線抵抗が短線化によって低減できるので、データ読出を高速化することができる。

各リードワード線ＲＷＬは、対応するライトワード線ＷＷＬの電圧状態を反転するドライブインバータによって駆動される。ドライブインバータは、リードワード線ＲＷＬにそれぞれ対応して配置される。各ドライブインバータは、図３９と同様に配置されたダミービット線ＤＭＢＬ１，ＤＭＢＬ２によって、接地電圧Ｖｓｓを供給される。

同一のライトワード線ＷＷＬを共有する２つのメモリセル行にそれぞれ対応するドライブインバータは、共通の当該ライトワード線ＷＷＬが非選択状態（Ｌレベル）に設定される場合には、対応するリードワード線ＲＷＬの電圧を、Ｈレベルに設定する。したがって、非選択状態のメモリセル行に対応するアクセスダイオードＤＭの各々を確実に逆バイアスすることができる。

各ライトワード線ＷＷＬと接地電圧Ｖｓｓとの間には、電流制御トランジスタが配置される。各電流制御トランジスタは、制御信号ＷＥの活性化に応答してオンする。

図４０においては、第１番目から第４番目のメモリセル行に対応する、リードワード線ＲＷＬ１１〜ＲＷＬ１４，ＲＷＬ２１〜ＲＷＬ２４、ドライブインバータＤＩＶ１１〜ＤＩＶ１４，ＤＩＶ２１〜ＤＩＶ２４、ライトワード線ＷＷＬ１，ＷＷＬ２および電流制御トランジスタ４１−１，４１−２が代表的に示される。ライトワード線ＷＷＬ１は、第１番目および第２番目のメモリセル行によって共有され、ライトワード線ＷＷＬ２は、第３番目および第４番目のメモリセル行によって共有される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。

このような構成とすることにより、ライトワード線ＷＷＬを共有して、メモリアレイ１０全体におけるライトワード線ＷＷＬの配置本数を減少することができる。この結果、ライトワード線ＷＷＬは、２行分のレイアウト領域を用いて配置することができるため、たとえばその配線幅を十分確保することによって、断面積を十分確保することができる。

これにより、比較的大きなデータ書込電流を流す必要があるライトワード線ＷＷＬにおいて、電流密度を低減させてエレクトロマイグレーションに起因する配線間短絡や配線断線等の危険性を回避して、ＭＲＡＭデバイスの動作安定化を図ることが可能となる。

さらに、ダミービット線ＤＭＢＬ１，ＤＭＢＬ２とビット線ＢＬとの配置を図２７で説明したのと同様に設計することによって、領域ＡＲ１およびＡＲ２の各々の中において、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。

このようにして、高集積化に適したＭＴＪメモリセルＭＣＤを配置したメモリアレイにおいて、ライトワード線ＷＷＬを隣接するメモリセル間で共有する構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、ＭＲＡＭデバイスのデータ読出時における動作マージンを安定的に確保することができる。

［実施の形態６の変形例３］
図４１は、実施の形態６の変形例３に従うメモリアレイ１０およびその周辺回路の構成を説明するための図である。

図４１を参照して、実施の形態６の変形例３に従う構成においては、図４８に示したＭＴＪメモリセルＭＣＤＤが配置されたメモリアレイにおいて、データ書込電流を往復電流パスによって流される。

行列状に配置されたメモリセルＭＣＤＤのメモリセル行およびメモリセル列にそれぞれに対して、ワード線ＷＬおよびビット線ＢＬが配置される。

各ワード線ＷＬは、ワードドライバＷＤＤによって駆動される。奇数番目のメモリセル行に対応するワード線ＷＬに対しては、図３３に示されたライトワードドライバＷＤｂ１と同様の構成を有するワードドライバが配置される。同様に、偶数番目のメモリセル行に対応するワード線ＷＬに対しては、図３３に示されたライトワードドライバ／ＷＤｂ１と同様の構成を有するワードドライバが配置される。各ワードドライバに対する接地電圧Ｖｓｓの供給は、ビット線ＢＬと同一方向に設けられたダミービット線ＤＭＢＬを介して実行される。

したがって、データ書込時においては、選択されたメモリセル行に対応するライトワード線対を形成する、奇数行および偶数行にそれぞれ対応する２本のライトワード線ＷＷＬのそれぞれは、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃに設定される。さらに、各短絡トランジスタがオンすることによって、選択されたメモリセル行に対応するライトワード線対において、データ書込電流が往復電流として流される。

一方、データ読出時においては、各短絡トランジスタがオフされるとともに、選択されたメモリセル行に対応するワード線ＷＬのみが選択的に接地電圧Ｖｓｓ（Ｌレベル電圧）に設定される。

図４１においては、第１番目から第３番目のメモリセル行に対応する、ワード線ＷＬ１〜ＷＬ３およびワードドライバＷＤＤ１〜ＷＤＤ３が代表的に示される。ライトワード線ＷＷＬ１およびＷＷＬ２（／ＷＷＬ１）は、ライトワード線対ＷＷＬＰ１を形成し、両者の間には短絡トランジスタ４２−１が配置される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。

このような構成とすることにより、単一のワード線ＷＬを用いたメモリセルＭＣＤＤを配置したメモリアレイにおいても、往復パスを形成するワード線ＷＬによってデータ書込電流Ｉｐを供給することができる。この結果、周辺回路の簡素化と磁界ノイズの低減を図ることができる。

また、データバスＤＢとワード線ＷＬとの配置を、図２６におけるソース線ＳＬおよびデータバスＤＢと同様に設計することによって、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。

さらに、ダミービット線ＤＭＢＬとビット線ＢＬとの配置を、図２７と同様に設計することによって、実施の形態４およびその変形例と同様に、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。

このようにして、高集積化に適したＭＴＪメモリセルＭＣＤＤを配置したメモリアレイにおいて、往復電流パスを形成してデータ書込電流を流す構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、ＭＲＡＭデバイスのデータ読出時における動作マージンを安定的に確保することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０メモリアレイ、２０行デコーダ、２５列デコーダ、３０ワード線ドライバ、４０ワード線電流制御回路、４２短絡トランジスタ、５０，６０読出／書込制御回路、５１データ読出回路、７０リーク電流遮断回路、ＡＴＲアクセストランジスタ、ＢＬビット線、ＣＳＧコラム選択ゲート、ＤＭＢＬダミービット線、ＦＬ自由磁気層、ＭＲＷＬメインリードワード線、ＭＴＪ磁気トンネル接合部、ＲＷＬリードワード線、ＲＷＷＬワード線、ＳＬソース線、ＴＢトンネルバリア、ＶＬ固定磁気層、ＷＷＬライトワード線。

Claims

行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において、前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、２つの前記行ごとに書込ワード線対を構成する複数の書込ワード線をさらに備え、
各前記書込ワード線対を構成する２本の前記書込ワード線は、少なくとも前記データ書込時において、前記メモリアレイの一端側で電気的に結合され、
前記メモリアレイの他端側に配置され、前記データ書込時において前記第１のデータ書込電流を流すために、選択された前記行に対応する前記書込ワード線対を構成する２本の前記書込ワード線のそれぞれを、第１および第２の電圧の一方ずつに設定するためのワード線ドライブ回路と、
前記磁性体メモリセルの列に対応してそれぞれ設けられる複数のデータ線と、
前記データ書込時およびデータ読出時のそれぞれにおいて、選択された前記列に対応する前記データ線に対して、前記第２のデータ書込電流および前記データ読出電流をそれぞれ供給するための読出書込制御回路と、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを導通させるための複数の読出ワード線とをさらに備える、薄膜磁性体記憶装置。
各前記書込ワード線は、第１の抵抗率を有する配線で形成され、
各前記読出ワード線は、前記第１の抵抗率よりも高い第２の抵抗率を有する配線で形成され、
前記メモリアレイの一端側において、前記書込ワード線対に対応してそれぞれ配置され、各々が、前記データ書込時および前記データ読出時のそれぞれにおいて、対応する２本の前記書込ワード線の間を電気的に結合および切離すための複数の短絡スイッチ回路をさらに備え、
各前記読出ワード線は、前記データ読出時において、前記行選択結果に応じて対応する前記書込ワード線とともに選択的に活性化される、請求項１記載の薄膜磁性体記憶装置。
各前記読出ワード線は、前記複数の書込ワード線のうちの同一の前記行に対応する１本と電気的に結合される、請求項２記載の薄膜磁性体記憶装置。
前記メモリアレイは、列方向に沿って複数の領域に分割され、
前記複数の読出ワード線は、前記複数の領域ごとに分割して配置され、
前記複数の書込ワード線の各々は、前記複数の領域に共通に配置され、
前記薄膜磁性体記憶装置は、
前記複数の読出ワード線に対応してそれぞれ設けられる複数の読出ワード線ドライバをさらに備え、
前記ワード線ドライブ回路は、前記データ読出時において、選択された前記行に対応する書込ワード線を活性化し、
前記複数の読出ワード線ドライバの各々は、前記データ読出時において、前記複数の書込ワード線のうちの対応する１つの活性化に応答して、前記複数の読出ワード線のうちの対応する１つを活性化する、請求項２記載の薄膜磁性体記憶装置。
前記メモリアレイにおいて、選択された前記行に対応する前記書込ワード線対を構成する２本の前記書込ワード線に往復電流として流される前記第１のデータ書込電流と、選択された前記列に対応する前記データ線に流される前記第２のデータ書込電流との組み合わせによって、１つの前記磁性体メモリセルに対してデータ書込が実行されるように、前記複数の磁性体メモリセルは配置される、請求項１記載の薄膜磁性体記憶装置。