以下において、本発明の実施の形態について図面を参照して詳細に説明する。
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、n行×m列に行列状に配された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後に詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置され、MTJメモリセルの列にそれぞれ対応して複数のビット線BLが配置される。
MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAに応じてメモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAに応じて、メモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出/書込制御回路50,60とを備える。
読出/書込制御回路50および60は、メモリアレイ10の両端部におけるビット線BLの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線BLに流す。
図2は、メモリアレイ10の構成を詳細に説明するための図である。
図2を参照して、メモリアレイ10は、n行×m列に配列される図22に示した構成を有するMTJメモリセルMCによって構成される。メモリアレイ10は、列方向に沿って領域AR1およびAR2に2分割される。
リードワード線RWLは、領域AR1およびAR2のそれぞれにおいて独立に設けられる。たとえば、メモリセルの第1行に対応して設けられるリードワード線は、領域AR1に対応するリードワード線RWL11と、領域AR2に対応して設けられるリードワード線RWL21とに分割配置される。その他の各行に対応して配置されるリードワード線も、同様に領域AR1およびAR2のそれぞれに分割配置される。
なお、メモリアレイ10を2分割するのは例示に過ぎず、本願発明の適用はこのような場合に限定されるものではない。以下に説明する本願発明の実施の形態のうち分割されたメモリアレイ10を対象とするものは、メモリアレイを任意の複数個に分割する場合において、同様に適用することが可能である。
一方、ライトワード線WWLは、領域AR1およびAR2に共通に、メモリセルの各行に対応して設けられる。したがって、メモリアレイ10全体では、ライトワード線WWL1〜WWLnが配置される。リードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnは、行方向に沿って配置される。
ビット線BLは、メモリセルの各列に対応して、列方向に沿って配置される。したがって、メモリアレイ10全体では、ビット線BL1〜BLmが配置される。
なお、以下においては、ライトワード線、リードワード線およびビット線を総括的に表現する場合には、符号WWL、RWLおよびBLをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してRWL11,RWL21のように表記するものとする。
ワード線電流制御回路40は、ライトワード線WWL1〜WWLnにそれぞれ対応して設けられる電流制御トランジスタ41−1〜41−nを有する。電流制御トランジスタ41−1〜41−nは、データ書込時に活性化される制御信号WEに応答してターンオンし、対応するライトワード線WWLと接地電圧Vssと電気的に結合する。これにより、選択状態(高電圧状態:Hレベル)に活性化されたライトワード線にデータ書込電流を流すことができる。
一方、データ書込時以外には、制御信号WEが非活性化されているので電流制御トランジスタ41−1〜41−nはターンオフされる。したがって、活性化されたライトワード線WWLにおいても、電流は流れない。
リードワード線RWL11〜RWL1n,RWL21〜RWL2nのそれぞれに対応して、サブドライバRSD11〜RSD1n,RSD21〜RSD2nが設けられる。これらのサブドライバに対して、共通の制御信号SDが与えられる。各サブドライバは、制御信号SDの信号レベルおよび対応するライトワード線WWLの電圧に応じて、対応するリードワード線RWLを選択状態(高電圧状態:Hレベル)に活性化する。
既に説明したように、ライトワード線WWL1〜WWLnは、データ書込に必要な磁界を発生するために比較的大きなデータ書込電流(ライトワード線1本当り数mA程度)を流す必要があるため、金属配線層に形成される。この金属配線層は、抵抗値が小さく、かつエレクトロマイグレーション耐性の高い配線構造であることが望ましい。したがって、ライトワード線WWLが配置される配線層は、他の金属配線層より配線厚を厚く形成したり、他の金属配線層より低抵抗の金属材料で形成したりすることが望ましい。たとえば、他の金属配線層がアルミ合金で形成される場合に、ライトワード線WWLが形成される金属配線層をCu(銅)配線で形成すればよい。
一方、リードワード線RWLは、メモリセルの高集積化を実現するために、アクセストランジスタATRのゲートと同一の配線層で、ポリシリコンやポリサイド構造によって形成される。実施の形態1においては、このように電気抵抗が高いリードワード線RWLを分割配置して配線長を短くし、ライトワード線WWLとの階層化によって行選択結果に応じたリードワード線RWLの活性化を行なうことにより、特に配線層数や配線数を増やすことなくリードワード線RWLにおける信号伝播遅延を低減する。これにより、メモリセルの高集積化を実現した上で、さらにデータ読出動作の高速化を図ることが可能となる。
図3は、メモリアレイ10に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
まず、データ書込時の動作について説明する。
ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLの電圧を選択状態(Hレベル)に駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル:接地電圧Vss)のままである。
データ書込時においては、制御信号WEがHレベルに活性化されるため、電流制御トランジスタ41−1〜41−nのターンオンに応じて、選択行に対応するライトワード線WWLにおいて、データ書込電流Ipが流れる。一方、制御信号SDはLレベルに非活性化されたままであるので、ライトワード線WWLが選択的にHレベルに駆動されても、各リードワード線RWLは活性化されることがない。
読出/書込制御回路50および60は、メモリアレイ10の両端におけるビット線BLの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば、“1”の記憶データを書込む場合には、読出/書込制御回路60側のビット線電圧を高電圧状態(電源電圧Vcc)に設定し、反対側の読出/書込制御回路50側のビット線電圧を低電圧状態(接地電圧Vss)に設定する。これによって、読出/書込制御回路60から50へ向かう方向にデータ書込電流+Iwがビット線BLを流れる。一方、“0”の記憶データを書込む場合には、読出/書込制御回路50側および60側のビット線電圧を高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)にそれぞれ設定し、読出/書込制御回路50から60へ向かう方向にデータ書込電流−Iwがビット線BLを流れる。
この際に、データ書込電流±Iwを各ビット線に流す必要はなく、読出/書込制御回路50および60は、列デコーダ25の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Iwを選択的に流すように、上述したビット線BLの電圧を制御すればよい。
図4は、データ書込時におけるデータ書込電流とMTJメモリセルに生じる磁界の方向を説明する概念図である。
図4を参照して、データ書込時において、ライトワード線WWLには磁界H(WWL)を+Hx方向に生じさせるためのデータ書込電流Ipが流される。一方、ビット線BLには、書込まれるデータレベルに対応して磁界H(BL)を+Hy方向もしくは−Hy方向に生じさせるためのデータ書込電流+Iwもしくは−Iwの電流が流される。
これにより、磁界H(WWL)と磁界H(BL)との組合せによって、アステロイド特性線の外側領域に相当する磁界を発生させて、データレベルに応じた磁界の方向をMTJメモリセル中の自由磁気層VLに書込むことができる。
このように、データ書込時において、データレベル“1”,“0”に応じて、逆方向のデータ書込電流+Iwおよび−Iwのいずれか一方を選択し、ライトワード線WWLのデータ書込電流Ipをデータレベルに関係なく一定方向に固定することによって、ワード線電流制御回路40を、図2に示されるような電流制御トランジスタ41−1〜41−nのみで簡易に構成することができる。また、詳細は図示しないが、選択行に対応したライトワード線の電圧設定もデータレベルに関係なく一定とすることができるので、ワード線ドライバ30も簡易に構成することができる。
次に、データ読出時の動作について説明する。
再び図3を参照して、データ読出時においても、ワード線ドライバ30は、行デコーダ20の行選択結果に応じて、選択行に対応するライトワード線WWLを選択状態(Hレベル)に駆動する。非選択行においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル:接地電圧Vss)のままである。
データ読出時においては、制御信号WEはLレベルに非活性されたままであるので、電流制御トランジスタ41−1〜41−nはオフ状態を維持する。したがって、選択行においてもライトワード線WWLには、電流が流れない。一方、制御信号SDがHレベルに活性化されるため、サブドライバRSD11〜RSD2nは、選択行において対応するリードワード線RWLを選択状態(Hレベル)に活性化する。
データ読出動作前において、ビット線BLは、たとえば高電圧状態(電源電圧Vcc)にプリチャージされる。選択行においてリードワード線RWLがHレベルに活性化されると、対応するアクセストランジスタATRがターンオンする。これに応じて、MTJメモリセルにおいては、アクセストランジスタATRを経由して、ビット線BLから接地電圧Vssの間にセンス電流Isの電流経路が形成される。
読出/書込制御回路50は、データ読出動作時において、ビット線BLに一定のセンス電流Isを供給する。一般的にセンス電流Isは、データ書込時のビット線電流±Iwよりは2桁程度小さい電流とされる。たとえば、データ書込時におけるデータ書込電流±Iwが10mAオーダの電流であるのに対し、センス電流Isは0.1mAオーダの電流とされる。したがって、実施の形態1の構成では、データ読出時においても選択行に対応するライトワード線WWLがHレベルに活性化されるものの、リードワード線RWLに電流は流されず、かつビット線に流れるセンス電流Isも小さい。したがって、データ読出時において誤ったデータ書込が実行されて、MTJメモリセルの記憶データが破壊される可能性は低い。
このようなセンス電流Isにより、MTJメモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線BLに生じる。図3においては、一例として、記憶されるデータレベルが“1”である場合に、固定磁気層FLと自由磁気層VLとにおける磁界方向が揃うものとすると、記憶データが "1”である場合に、ビット線BLの電圧降下ΔV1は小さく、記憶データが "0”である場合のビット線BLの電圧降下ΔV2は、ΔV1よりも大きくなる。これらの電圧降下ΔV1およびΔV2の差を検知することによって、MTJメモリセルからデータを高速に読み出せる。
図5は、ワード線ドライバ30の構成例を示す回路図である。
ワード線ドライバ30は、ライトワード線WWL1〜WWLnの各々に対応して設けられるインバータ31およびインバータ32を有する。各インバータ31は、制御信号WEに応答して動作する。一方、インバータ32は、制御信号WEの反転信号である/WEに応答して動作する。すなわち、インバータ31はデータ書込時において動作し、各インバータ32は、データ読出時において動作する。
行デコーダ20は、ロウアドレスRAに応じて、ロウデコード信号RD1〜RDnのうち選択行に対応する1つをLレベルに活性化する。行デコーダ20は、さらに、サブドライバに伝達される制御信号SDを生成する。
ロウデコード信号RD1〜RDnは、ワード線ドライバ30に伝達される。ワード線ドライバ30において、インバータ31およびインバータ32の各々は、対応するメモリセル行についてのロウデコード信号を受ける。たとえば、ライトワード線WWL1に対応して設けられるインバータ31およびインバータ32の各々は、ロウデコード信号RD1を受ける。インバータ31およびインバータ32は、伝達されるロウデコード信号がLレベルに活性化された場合に、対応するライトワード線WWLを選択状態(Hレベル)に活性化する。
データ読出時およびデータ書込時の両方において、選択行に対応するライトワード線WWLは選択状態(Hレベル)に活性化される。したがって、データ読出時においても、ライトワード線WWLを非選択状態(Lレベル)から選択状態(Hレベル)に活性化する過程において、ライトワード線WWLに過渡的な充電電流が流れる。もし、この過渡的な充電電流によって、図4に示したアステロイド特性曲線を超える領域の磁界を発生すれば、誤ったデータ書込動作が実行されてMTJメモリセルの記憶データが破壊される。一方、データ書込時においては、ライトワード線WWLに比較的大きなデータ書込電流Ipを流すことが必要である。
したがって、ワード線ドライバ30においては、データ書込時において対応するライトワード線WWLに電流を供給するためのインバータ31と、データ読出時において対応するライトワード線WWLを充電するためのインバータ32とを独立に設ける。インバータ31の電流駆動能力は、データ書込電流Ipの電流量に応じて、インバータ32の電流駆動能力よりも大きく設定される。一方、インバータ32の電流駆動能力は、発生する磁界が図4のアステロイド特性線の内側領域となるように抑制される。
電流駆動能力の調整は、たとえばインバータ31および32を構成するMOSトランジスタのトランジスタサイズの設計によって行なうことができる。これにより、データ読出時における、MTJメモリセルの記憶データの破壊をさらに防止できる。
図6は、ワード線ドライバ30の他の構成例を示す回路図である。
図6を参照して、ワード線ドライバ30は、ライトワード線WWL1〜WWLnの各々に対応して設けられるインバータ31と、インバータ31の動作電流を供給するためのP型MOSトランジスタ33および34とを有する。トランジスタ33および34は、インバータ33と電源電圧Vccとの間に並列に配置される。トランジスタ33のゲートには制御信号WEが入力され、トランジスタ34のゲートには制御信号WEの反転信号/WEが入力される。したがって、トランジスタ33はデータ書込時にオンし、トランジスタ34はデータ読出時に対応してオンする。
トランジスタ33の電流駆動能力は、図5におけるインバータ31と同様に設定される。一方、トランジスタ34の電流駆動能力は、図5におけるインバータ32と同様に設定される。このような構成とすることによっても、図5に示したワード線ドライバ30の場合と同様に、データ読出時におけるMTJメモリセルの記憶データの破壊をより確実に防止できる。さらに、図6に示すワード線ドライバ30は、図5に示されるワード線ドライバ30よりも少ないトランジスタ素子数で構成することができる。
次に、MTJメモリセルの実施の形態1に従う構造について説明する。
メモリアレイ10におけるMTJメモリセルは、従来の技術で説明した図47と同一の構造に基づいて半導体基板上に形成することも可能である。しかし、以下においては、データ読出時においてもライトワード線WWLの活性化を行なってデータ読出の高速化を図る実施の形態1の構成に好適なMTJメモリセルの構造について説明する。
図7は、半導体基板上に形成されたMTJメモリセルの実施の形態1に従う構造を説明する図である。
図7を参照して、図47と同様の構造に基づいて、半導体主基板SUB上にアクセストランジスタATRが形成されて、接地電圧Vssと結合される。また、リードワード線RWLも、図47と同様の構造に基づいて、アクセストランジスタATRのゲート130と同一の配線層にポリシリコンやポリサイド構造によって構成される。
一方、図47に示される構造とは異なり、磁気トンネル接合部MTJは、金属配線層M1およびM2の間に形成される。また、金属配線層M2にはビット線BLが形成され、金属配線層M3にはライトワード線WWLが形成される。このような構造とすることによって、磁気トンネル接合部MTJは、高さ方向においてリードワード線RWLとライトワード線WWLにはさまれるように配置される。
これにより、データ読出時において、ライトワード線WWLおよびリードワード線RWLを選択状態(Hレベル)に駆動するために過渡的に生じる充電電流I(WWL)およびI(RWL)によって、磁気トンネル接合部MTJにそれぞれ生じる磁界H(WWL)およびH(RWL)の方向を互いに打消しあう方向に設定することができる。この結果、MTJメモリセルの構成上からも、データ読出時の過渡状態における記憶データの破壊をさらに確実に防止することがができる。
[実施の形態1の変形例1]
図8は、実施の形態1の変形例1に従うメモリアレイ10の構成を説明するための図である。
図8を参照して、実施の形態1の変形例1においては、リードワード線RWLが独立して配置される領域AR1およびAR2のそれぞれに対応して、独立の制御信号SD1およびSD2が生成される。
領域AR1中のサブドライバRSD11〜RSD1nは、制御信号SD1に応答して動作し、ライトワード線WWL1〜WWnの活性化に応じて対応するリードワード線RWL11〜RWL1nを活性化する。同様に、領域AR2中のサブドライバRSD21〜RSD2nは、制御信号SD2に応答して動作し、ライトワード線WWL1〜WWnの活性化に応じて対応するリードワード線RWL21〜RWL2nを活性化する。その他の部分の構成および動作は、実施の形態1と同様であるので説明は繰り返さない。
これにより、リードワード線RWLが分割配置される領域ごとに、メモリセルアクセスを独立して行なうことができる。この結果、データ読出時において不要なメモリセルに対するアクセスを行なわずにすむので、データ読出動作時における消費電流を低減し低消費電力化を図ることが可能となる。なお、実施の形態1の変形例1においては、制御信号SD1およびSD2の生成に列デコーダ25の列選択結果を反映する必要がある。したがって、列選択結果を行デコーダ20に伝達するか、もしくは制御信号SD1およびSD2を列デコーダ25によって直接生成すればよい。
[実施の形態1の変形例2]
図9は、実施の形態1の変形例2に従うメモリアレイ10の構成を説明するための図である。
図9を参照して、実施の形態1の変形例2においては、読出/書込制御回路50および60が、領域AR1およびAR2ごとに分割配置される。具体的には、領域AR1に対応して、読出/書込制御回路50aおよび60aが配置され、領域AR2に対応して、読出/書込制御回路50bおよび60bが配置される。その他の部分の構成および動作は、実施の形態1の変形例1と同様であるので説明は繰り返さない。
このように、独立したリードワード線RWLが設けられる領域ごとに、読出/書込制御回路を配置することによって、これらの領域のそれぞれにおいて、データ読出およびデータ書込動作を独立して実行できる。たとえば、領域AR1においてデータ読出動作を実行し、これと並行して領域AR2においてデータ書込動作を実行することができる。この結果、連続的にメモリアクセスを実行する場合において、トータルでのメモリアクセスタイムをさらに低減することが可能になる。
[実施の形態2]
図10は、本発明の実施の形態2に従うメモリアレイ10の構成を説明する図である。
図10を参照して、実施の形態2においては、リードワード線RWLは、メインリードワード線MRWLと階層的に配置される。リードワード線RWLは、実施の形態1と同様に、領域AR1およびAR2に独立に、各メモリセル行ごとに配置される。したがって、メモリアレイ10全体では、リードワード線RWL11〜RWL1n,RWL21〜RWL2nが配置される。それぞれのリードワード線に対応して、サブドライバRSD11〜RSD1n,RSD21〜RSD2nが設けられる。
メインリードワード線MRWLは、領域AR1およびAR2に共通に、列方向に沿って設けられる。メインリードワード線MRWLは、L個(L:自然数)のメモリセル行ごとに配置される。これにより、各リードワード線RWLは、メインリードワード線MRWL1〜MRWLj(j=n/Lで示される自然数)のうちのいずれか1本ずつと対応付けられる。
図9には、一例としてL=4の場合、すなわち4個のメモリセル行ごとに1本のメインリードワード線MRWLが配置される構成を示している。このように、複数のメモリセル行ごとにメインリードワード線MRWLを配置することによって、メインリードワード線MRWLの本数を、各メモリセル行ごとに配置されるライトワード線WWLの1/Lに削減することができる。この結果、メインリードワード線MRWLを、新たな金属配線層を設けることなく既存の金属配線層を共有して、低抵抗配線として半導体基板上に形成することが可能となる。
1本のメインリードワード線MRWLと対応付けられる4個のメモリセル行のうちから1個を選択する動作は、4ビットの制御信号SD1〜SD4によって実行される。制御信号SD1〜SD4は、ロウアドレスRAに基づいて、たとえば行デコーダ20によって生成される。制御信号SD1〜SD4は、サブドライバRSD11〜RSD1n,RSD21〜RSD2nの各々に伝達される。各サブドライバは、対応するメインリードワード線MRWLが選択状態に活性化されると、制御信号SD1〜SD4に応じて、対応する4本(L本)のリードワード線RWLのうちの1本を選択的に活性化する。
このように、リードワード線RWLを分割して短配線化し、金属配線で形成される抵抗値の小さいメインリードワード線MRWLと階層化することにより、実施の形態1と同様に、リードワード線RWLにおける信号伝播遅延を低減して、データ読出を高速化することができる。
また、実施の形態2の構成においては、データ読出時とデータ書込時とにおけるリードワード線RWLおよびライトワード線WWLの活性化の制御を互いに独立に行なうことができる。この結果、ワード線電流制御回路40においては、ライトワード線WWL1〜WWLnの各々を接地電圧Vssと結合すればよく、実施の形態1で示したような電流制御トランジスタ41−1〜41−nを設ける必要がない。実施の形態2に従う構成においては、ライトワード線WWLは、データ読出時には活性化されることはなく、データ書込時のみに活性化される。したがって、ライトワード線WWLの活性化時においては、常にデータ書込電流Ipを流すことができ、データ書込電流Ipが流れる電流経路の形成/遮断を制御する必要がなくなるからである。このように、ワード線電流制御回路40の構成を簡略化することも可能となる。
図11、12および13は、メインリードワード線MRWLの配置の第1、第2および第3の例をそれぞれ説明する構造図である。
図11を参照して、アクセストランジスタATR、ビット線BL、ライトワード線WWLおよびリードワード線RWLは、図47と同様の構造で配置される。メインリードワード線MRWLは、ライトワード線WWLと同一の金属配線層M2に配置される。
図12を参照して、アクセストランジスタATR、ビット線BL、ライトワード線WWLおよびリードワード線RWLは、図7と同様の構造で配置される。メインリードワード線MRWLは、ライトワード線WWLと同一の金属配線層M3に配置される。
図11および図12に示したように、複数のメモリセル行ごとに配置されるメインリードワード線MRWLは本数が少ないので、ライトワード線WWLと同一の金属配線層に配置することができる。これにより、メインリードワード線MRWLを、新たな金属配線層を設けることなく既存の金属配線層を共有して半導体基板上に形成することができる。
図13を参照して、メインリードワード線MRWLは本数が少ないので、MTJメモリセル内において層間結合に使用される金属配線層M1に配置することも可能である。このような構造としても、新たな金属配線層を設けることなくメインリードワード線MRWLを配置することが可能である。
[実施の形態3]
図14は、実施の形態3に従うメモリアレイ10の構成を説明するための図である。
図14を参照して、実施の形態3においては、メモリアレイ10においてリードワード線とライトワード線とが共通のワード線RWWLによって形成される。すなわち、実施の形態3に従うメモリアレイ10においては、各メモリセル行ごとにワード線RWWL1〜RWWLnが配置され、ワード線RWWLは、データ読出およびデータ書込に共用される。ワード線電流制御回路40は、ワード線RWWL1〜RWWLnのそれぞれに対応して電流制御トランジスタ41−1〜41−nを有する。
図15は、実施の形態3に従うワード線の配置を示す構造図である。
図15を参照して、ワード線RWWLは、低抵抗材料で形成されたアクセストランジスタATRのゲート130と同一層に金属配線として配置される。アクセストランジスタATRのゲートを形成する低抵抗材料としては、たとえばタングステン等のメタル材料を用いることができる。これにより、従来のMTJメモリセルの構造と比較して、ライトワード線WWLが従来配置されていた金属配線層(図47における金属配線層M2)を省略することができる。これにより、金属配線層数を削減することが可能になる。
図16は、実施の形態3に従うメモリアレイ10に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
図16を参照して、データ書込動作時とデータ読出動作時の両方において、選択行に対応するワード線RWWLの電圧は、選択状態(Hレベル)に活性化される。しかし、電流制御トランジスタ41−1〜41−nを制御信号WEに応答して動作させるので、ワード線RWWLに対しては、データ書込時のみ電流を流すことができる。
このように、図16におけるワード線RWWLのデータ書込時における電圧波形は、図3に示されるデータ書込時のライトワード線WWLの電圧波形に等しく、データ読出時における電圧波形は、図3に示されるリードワード線RWLの電圧波形に等しい。また、ワード線RWWLの電流波形は、図3に示されるライトワード線WWLの電流波形と等しい。これにより、ワード線RWWLを用いて、実施の形態1と同様のデータ読出およびデータ書込をMTJメモリセルで構成されるメモリアレイ10に対して実行することができる。
ワード線RWWLは、金属配線であるため抵抗値が小さい。このため、データ書込時においてデータ書込電流Ipを確保することができる。また、データ読出時においても高速に充電されて選択状態(Hレベル)に変化するため、信号伝搬遅延も小さい。
このように、アクセストランジスタATRのゲートを低抵抗材料で形成し、同一層にリードワード線RWLおよびライトワード線WWLとして共用されるワード線を低抵抗の金属配線として設けることによって、データ読出動作の高速化とともに、金属配線層数の削減による集積度の向上が可能となる。
[実施の形態3の変形例1]
図17は、実施の形態3の変形例1に従うメモリアレイ10の構成を説明するための図である。
図17を参照して、実施の形態3の変形例1に従うメモリアレイ10においては、アクセストランジスタATRのゲートを低抵抗材料を用いずに形成した場合においても、リードワード線を階層化することなくデータ読出動作の高速化が可能な構成を示している。
図17を参照して、各メモリセル行に対応してリードワード線RWLおよびライトワード線WWLとが、行方向に沿って配置される。メモリアレイ10全体としては、リードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnが配置される。
実施の形態3の変形例1においては、アクセストランジスタATRのゲートは、実施の形態1および2と同様にポリシリコン等で形成されるものとする。これに応じて、リードワード線RWLは、アクセストランジスタATRのゲートと同一配線層にポリシリコン等で形成される。一方、ライトワード線WWLは、データ書込時に必要な磁界を生じさせるために十分なデータ書込電流Ipを流すためにたとえば銅やアルミ合金などの低抵抗材料によって金属配線層に形成される。
各メモリセル行に対応する1組のリードワード線RWLとライトワード線WWLとは、少なくとも1つの接続ノードにおいて電気的に結合される。たとえば、リードワード線RWL1は、接続ノードNcを含む少なくとも1つのノードにおいて、ライトワード線WWL1と結合される
これにより、リードワード線RWLを活性化する場合においても、低抵抗材料で形成されるライトワード線WWLによってシャントすることによって、リードワード線RWLの実効的な配線抵抗を低減させることができる。すなわち、リードワード線RWLを非選択状態(Lレベル)から選択状態(Hレベル)へ活性化する場合において、リードワード線RWLとライトワード線WWLとが並列接続された全体のワード線を充電すればよいこととなるため、リードワード線RWLの実効的な配線抵抗を低減することができる。これにより、リードワード線RWLにおける信号伝播遅延を抑制して、データ読出を高速化できる。
図18は、実施の形態3の変形例1におけるデータ読出動作およびデータ書込動作を説明するタイミングチャートである。
図18を参照して、データ書込動作時およびデータ読出動作時の両方において、電気的に結合されたリードワード線RWLと、ライトワード線WWLとの電圧波形は等しくなる。これらのワード線の電圧波形は、図16で説明したワード線RWWLの電圧波形と等しいので説明は繰返さない。
また、リードワード線RWLの抵抗値はライトワード線WWLの抵抗値と比較してかなり大きいので、ライトワード線WWLの電流についても、図16の場合とほぼ同様に設定することができ、データ書込時のデータ書込電流Ipを確保することができる。同様に、データ書込時にリードワード線RWLに生じる電流Ip´は、データ書込電流Ipと比較してかなり小さい値となるので、この電流Ip´がデータ書込に悪影響を与えることはない。
一方、データ読出時においては、制御信号WEに応答して、電流制御トランジスタ41-1〜41−nがオフするので、ライトワード線WWおよびリードワード線RWLの両方について、図16のワード線RWWLと同様に電流は流れない。
これにより、実施の形態1、2および3で説明したのと同様なデータ読出動作およびデータ書込動作を、MTJメモリセルで構成されるメモリアレイ10に対して実行することができる。
[実施の形態3の変形例2]
図19は、実施の形態3の変形例2に従うメモリアレイ10の構成を説明するための図である。
図19を参照して、実施の形態3の変形例2においては、図17の構成と比較してリーク電流遮断回路70がさらに配置される。リーク電流遮断回路70は、m個のメモリセル列に対応して、それぞれ設けられる電流遮断トランジスタ71−1〜71−mをさらに備える点で異なる。電流遮断トランジスタ71−1〜71−mの各々は、対応するメモリセル列に属するMTJメモリセル中のアクセストランジスタATRのソースと接地電位Vssとの間に結合される。電流遮断トランジスタ71−1〜71−mのゲートには、制御信号WC1〜WCmがそれぞれ入力される。なお、以下において、これらの電流遮断トランジスタを総称する場合には、単に符号71を用いて表記するものとする。
再び図17を参照して、実施の形態3の変形例1に従う構成の下では、リードワード線RWLとライトワード線WWLとが電気的に結合されるため、データ書込時においても、MTJメモリセルMC中のアクセストランジスタATRがターンオンする。アクセストランジスタATRのソース端子は、接地電圧Vssに結合されているので、データ書込時において、ビット線BL(データ書込電流±Iw)〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜接地電圧Vssのリーク電流経路が形成されてしまう。リーク電流によって、無用の消費電力が生じてしまう。
再び図19を参照して、リーク電流遮断回路70は、それぞれのビット線に対応して設けられた電流遮断トランジスタ71−1〜71−nのうちのデータ書込の対象となるメモリセル列に対応する部分をターンオフする。これにより、図17を用いて説明したデータ書込時におけるリーク電流経路を遮断して、無用な電力消費の発生を回避できる。なお、電流遮断トランジスタ71−1〜71−nをオフしても、ビット線BLおよびライトワード線WWLを流れる電流には影響がないため、データ書込動作は正常に行なえる。
図20は、実施の形態3の変形例2に従うメモリアレイ10に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
図20を参照して、制御信号WC1〜WCmを総称的にWCで示すと、制御信号WCは、データ書込動作時においてデータ書込の対象となるメモリセル列に対応してLレベルに設定される。これに応答して、対応する電流遮断トランジスタがターンオフして、アクセストランジシスタATRのソースと接地電圧Vssとを切り離す。この結果、データ書込の対象となるMTJメモリセルにおいて、無用のリーク電流が生ずることを回避できる。
一方、上記のデータ書込時以外においては、制御信号WCを各電流遮断トランジスタに対応してHレベルに設定する。これにより、データ読出時において、各MTJメモリセル中のアクセストランジスタATRのソース電圧は、接地電圧Vssに設定される。これにより、MTJメモリセルで構成されるメモリアレイ10に対するデータ読出は、実施の形態1から実施の形態3において説明したのと同様に正常に実行することができる。
次に、ライトワード線WWLによってシャントされたリードワード線RWLを有するMTJメモリセルの構造について説明する。
図21は、半導体基板上に配置された実施の形態3の変形例1および2に従うMTJメモリセルの構造図である。
図21を参照して、半導体主基板SUB上に形成されたアクセストランジスタATRのソース/ドレイン領域110に相当するn型領域は、直接接地電圧Vssと結合される。たとえば、同一のメモリセル行もしくはメモリセル列に属するMTJメモリセルについて、ソース/ドレイン領域110に相当するn型領域同士を電気的に結合し、一括して接地電圧Vssと結合することによって、効率的な配置が実現される。
ライトワード線WWLおよびビット線BLは、第1および第2の金属配線層M1およびM2にそれぞれ配置される。ビット線BLは、磁気トンネル接合部MTJと電気的に結合される。磁気トンネル接合部MTJは、バリアメタル140および金属膜150を介して、アクセストランジスタATRのソース/ドレイン領域120と電気的に結合される。
ライトワード線WWLは、アクセストランジスタATRのゲート130と同一層に設けられたリードワード線RWLと、少なくとも1つの接続ノードにおいて、コンタクトホールに形成された金属膜155によって電気的に結合される。
このように、高抵抗のリードワード線RWLを低抵抗材料で形成されるライトワード線WWLでシャントすることによって高速にデータ読出可能なMTJメモリセルを、2層の金属配線層を用いた簡単な縦構造を用いて、半導体基板上に形成することができる。
[実施の形態3の変形例3]
図19においては、実施の形態3の変形例1に従うメモリアレイ10において、データ書込時における無用なリーク電流の発生を回避する構成を示したが、同様のリーク電流は、共通のワード線RWWLを有する実施の形態3に従うメモリアレイ10においても発生する。
図22は、実施の形態3の変形例3に従うメモリアレイ10の構成を説明するための図である。
図22を参照して、図15に示された実施の形態3に従う、ワード線RWWLがメモリセルの各行に対応して配置されるメモリアレイ10の構成に加えて、図19と同様のリーク電流遮断回路70がさらに配置される。リーク電流遮断回路70は、m個のメモリセル列にそれぞれ対応して設けられる電流遮断トランジスタ71−1〜71−mを含む。電流遮断トランジスタ71−1〜71−mのゲートには、制御信号WC1〜WCmがそれぞれ入力される。制御信号WC1〜WCmの設定は、すでに図20で説明したとおりであるので説明は繰り返さない。
ワード線RWWLを配置する構成においても、データ書込時においてアクセストランジスタATRがターンオンするので、ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜接地電圧Vssのリーク電流経路が形成されると、無用な電流が消費されてしまう。
したがって、実施の形態3の変形例2で説明したのと同様に、データ書込時において、電流遮断トランジスタ71−1〜71−mのうちデータ書込の対象となるメモリセル列に対応する部分をターンオフする。これにより、同様に、データ書込時におけるリーク電流経路を遮断して、無用な電力消費の発生を回避することができる。
[実施の形態4]
図23は、本発明の実施の形態4に従うメモリアレイ10およびその周辺回路のデータ読出に関連する構成を説明するための図である。
図23を参照して、実施の形態4に従う構成においては、図19に示した、実施の形態3の変形例2に従うメモリアレイ10の構成に加えて、ビット線BL1〜BLmに共通に設けられる、データバスDBおよびデータ読出回路51がさらに配置される。データ読出回路51は、データ読出時において、センス電流IsをデータバスDBに対して供給する。
さらに、ビット線BL1〜BLmの一端とデータバスDBとの間には、コラム選択ゲートがそれぞれ配置される。コラム選択ゲートCSG1,CSG2,…は、列デコーダ25による列選択結果に応答してオン/オフする。以下においては、コラム選択ゲートCSG,CSG2,…を総称して、単にコラム選択ゲートCSGとも称する。
したがって、列選択結果に対応するメモリセル列において、対応するビット線BLとデータバスDBとがコラム選択ゲートCSGを介して電気的に結合される。
その他の部分の構成は、図19に示した実施の形態3の変形例2に従うメモリアレイ10と同様であるので、詳細な説明は繰り返さない。
また、各メモリセル列において、アクセストランジスタATRのソースと電気的に結合される配線をソース線SLと総称することとする。すなわち、メモリアレイ10全体においては、メモリセル列のそれぞれに対応して、電流遮断トランジスタ71−1〜71−mをそれぞれ介して接地電圧Vssを電気的に結合される、ソース線SL1〜SLmが設けられる。
図24は、実施の形態4に従うメモリアレイ10に対するデータ読出およびデータ書込動作を説明するタイミングチャートである。
図24を参照して、データ書込時におけるビット線BL、ライトワード線WWLおよびリードワード線の電圧および電流の設定は、データ書込時以外におけるビット線BLの電圧レベルが電源電圧Vccではなく接地電圧Vssに設定される点以外は、図20と同様であるので詳細な説明は繰返さない。
図23においては、データ読出に関連する回路、すなわちデータバスDBおよびデータ読出回路51によるセンス電流Isの供給のみを図示したが、ビット線BL1〜BLmの他端のそれぞれを、データバスDBと対をなすデータバス/DBと結合し、データバスDBおよび/DBの電圧レベルを、高電圧状態(Vcc)、低電圧状態(Vss)の一方ずつに設定することによって、実施の形態1から3において説明したデータ書込電流±Iwを同様に流して、同様のデータ書込動作を実行することができる。
また、データ書込時およびデータ読出時における、制御信号WEおよびWCの信号レベルの設定は、図20と同様であるので図示は省略する。
次に、データ読出時の動作について説明する。
データ読出に先立って、各ビット線BLは、接地電圧Vssにプリチャージされる。
データ読出時において、選択されたメモリセル列に対応するビット線BLは、対応するコラム選択ゲートCSGを介して、データバスDBと結合される。データ読出回路51は、データバスDBを接地電圧Vssと異なる電圧と結合する、たとえば電源電圧Vccによってプルアップするとともに、データを読出すためのセンス電流Isを供給する。
この結果、選択されたメモリセルに対して、データ読出回路51〜データバスDB〜コラム選択ゲートCSG〜ビット線BL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜ソース線SL〜電流遮断トランジスタ71〜接地電圧Vssの電流経路が形成されて、センス電流Isが流される。
これにより、記憶データのレベルによって変化する、磁気トンネル接合部MTJの抵抗値に応じた電圧変化が、ビット線BLおよびデータバスDBに生じる。
データ読出回路51は、データバスDBの電圧レベルに応じて、読出データDOUTのレベルを設定する。このように、記憶されたデータレベルに応じた磁気トンネル接合部MTJの抵抗値の違いを、電圧差に変換して読出すことができる。
データ読出時においては、行選択結果に応答して、対応するライトワード線WWLが選択的にHレベルに活性化され、当該ライトワード線WWLと電気的に結合されたリードワード線RWLも同様にHレベルに活性化される。このように、低抵抗材料で形成されるライトワード線WWLによってシャントされたリードワード線RWLを活性化することになるため、リードワード線RWLの実効的な配線抵抗を低減させて、リードワード線RWLの信号伝搬遅延を抑制することができる。
上述したように、ビット線BLのプリチャージ電圧を接地電圧Vssとすることによって、選択されたメモリセル列に対応するビット線のみを電源電圧Vccに充電すればよい。すなわち、他のメモリセル列においては、ビット線BLをデータ読出の都度、電源電圧Vccにプリチャージするための充電電流を供給する必要がなくなる。この結果、メモリアレイ10における消費電力の低減が可能となる。
また、データ書込終了後におけるビット線BLの電圧レベルを、プリチャージレベル(接地電圧Vss)と揃えていることから、データ読出時において新たなプリチャージ動作を実行する必要がなく、データ読出を高速化することができる。
再び図23を参照して、既に説明したように、センス電流Isは、データバスDB〜ビット線BL〜メモリセルMC〜ソース線SL〜接地電圧Vssの経路を流れるため、選択されたメモリセル行の位置によって、センス電流経路の抵抗値が変化し、センス電流の値が変動してしまう恐れがある。
このように、選択メモリセルの位置に依存してセンス電流が変動すると、メモリアレイ内においてデータ読出時の動作マージンを一様に保つことができず、MRAMデバイス全体の動作マージンを十分に確保することが困難となる。この結果、はなはだしい場合には誤動作に至り、歩留まりが低下してしまうという問題点が生じる恐れがある。
図25は、実施の形態4に従うソース線SLの配置例を示す構造図である。
図25を参照して、ソース線SLは、ビット線BLと同一配線層(M2)において、同一形状かつ同一材質で配置される。これにより、ソース線SLおよびビット線BLの単位長あたりの抵抗値は同様の値に設計される。
ソース線SLおよびビット線BLをこのように配置するとともに、図24に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、各ソース線SLと接地電圧Vssとの結合個所(すなわち電流遮断トランジスタ71)および、センス電流Isが供給されるデータバスDBと各ビット線BLとの結合個所(すなわちコラム選択ゲートCSG)を設けることによって、選択されたメモリセル行の位置にかかわらず、センス電流Isの電流経路に含まれるビット線BLおよびソース線SLの抵抗値の和をほぼ一定に維持することができる。
これにより、選択されたメモリセル行に依存して、センス電流Isの電流値が変動することを防止できる。この結果、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、MRAMデバイス全体の動作マージンを十分に確保することができる。
なお、ソース線SLは、ビット線BLと単位長当たりの抵抗値が同様となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。
[実施の形態4の変形例1]
図26は、本発明の実施の形態4の変形例1に従うメモリアレイ10およびその周辺回路のデータ読出に関連する構成を説明するための図である。
図26を参照して、実施の形態4の変形例1に従う構成においては、ソース線SLは、リードワード線RWLおよびライトワード線WWLと平行に配置される。メモリアレイ10全体においては、メモリセル行のそれぞれに対応して、ソース線SL1〜SLnが設けられる。
電流遮断トランジスタ71は、ソース線SL1〜SLnと接地電圧Vssとの間にそれぞれ配置される。図25においては、第1〜3、第(n−1)および第n行に対応する、電流遮断トランジスタ71−1〜71−3、71−(n−1)および71−nが示される。
このような構成とすることにより、データ書込時におけるリーク電流経路を遮断して無用な電力消費の発生を回避するために、ソース線SLと接地電圧Vssとの間の結合/非結合を制御する電流遮断トランジスタ71の制御信号に、ライトワード線電圧あるいはロウデコード信号を共用することができる。この結果、図19における制御信号WE1〜WEmを特別に生成する必要がないので、周辺回路の構成を簡素化することが可能となる。
その他の部分の構成は、図23に示した実施の形態4に従うメモリアレイ10と同様であるので、詳細な説明は繰り返さない。また、メモリアレイ10に配置された各メモリセルMCに対するデータ読出およびデータ書込についても、実施の形態4の場合と同様に実行できるので、詳細な説明は繰返さない。
さらに、実施の形態4におけるビット線BLおよびソース線SLと同様に、各ソース線SLおよびデータバスDBの単位長当たりの配線抵抗が同様の値となるように設計するとともに、図26に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、各ソース線SLと接地電圧Vssとの結合個所(すなわち電流遮断トランジスタ71)および、データバスDBとデータ読出回路51との結合個所を設けることによって、選択されたメモリセル列の位置にかかわらず、センス電流Isの電流経路に含まれるビット線BLおよびソース線SLの抵抗値の和をほぼ一定に維持することができる。
この結果、選択されたメモリセル列に依存して、センス電流Isの電流値が変動することを防止できる。したがって、メモリアレイ内においてデータ読出時の動作マージンを一様に保ち、MRAMデバイス全体の動作マージンを十分に確保することができる。
なお、実施の形態4で説明したのと同様に、各ソース線SLおよびデータバスDBは、単位長当たりの抵抗抵抗が同様の値となるように設計されることが必要であり、この条件が満たされる限り、それぞれの配線を異なる金属配線層に設けることも可能である。
[実施の形態4の変形例2]
図27は、本発明の実施の形態4の変形例2に従うメモリアレイ10およびその周辺回路のデータ読出に関連する構成を説明するための図である。
図27を参照して、実施の形態4の変形例2に従う構成においては、列方向に沿って配置され、接地電圧Vssと結合されるダミービット線DMBLが新たに設けられる。ソース線SL1〜SLnの各々は、電流遮断トランジスタ71−1〜71−nを介して、ダミービット線DMBLと電気的に結合される。
その他の部分の構成は、図26に示した実施の形態4の変形例1に従うメモリアレイ10と同様であるので、詳細な説明は繰り返さない。また、メモリアレイ10に配置された各メモリセルMCに対するデータ読出およびデータ書込についても、実施の形態4の場合と同様に実行できるので、詳細な説明は繰返さない。
図26に示した実施の形態4の変形例1に従う構成においては、ソース線SLとデータバスDBとを適切に配置することによって、選択されたメモリセル列に依存したセンス電流の変動を抑制して、データ読出時の動作マージンをメモリアレイ内で揃えることができる。
しかしながら、図26の構成においては、選択されたメモリセル行の位置に依存して、センス電流経路に含まれるビット線BLの配線長が変化するので、電流経路の抵抗値が変動して、センス電流の値も変動してしまう恐れがある。
したがって、実施の形態4の変形例2に従う構成においては、データバスDBおよびソース線SLを実施の形態4の変形例1と同様に配置するとともに、ダミービット線DMBLおよび各ビット線BLの間においても、単位長当たりの配線抵抗値が同様となるように設計する。さらに、図27に示されるように、メモリアレイの一端側とその反対側とのそれぞれに、ダミーワード線DMBLと接地電圧Vssとの結合個所および、センス電流Isが供給されるデータバスDBと各ビット線BLとの結合個所(すなわちコラム選択ゲートCSG)を設けることによって、選択されたメモリセル列の位置にかかわらず、センス電流Isの電流経路に含まれるビット線BLおよびダミービット線DMBLの配線抵抗の和をほぼ一定値に維持することができる。これにより、選択されたメモリセル行に依存して、センス電流Isが変動することを防止できる。
ビット線BL、ダミービット線DMBL、ソース線SLおよびデータバスDBを上述したように配置することによって、選択されたメモリセル行およびメモリセル列、すなわち選択メモリセルの位置に依存することなく、センス電流経路の配線抵抗の総和をほぼ一定値とすることができる。この結果、MRAMデバイスのデータ読出時における動作マージンをさらに安定的に確保することができる。
[実施の形態5]
図28は、実施の形態5に従うライトワード線WWLの配置を説明する概念図である。
図28を参照して、実施の形態5に従う構成においては、メモリセル行のそれぞれに対応して配置されるライトワード線WWLは、2本ずつの組ごとにライトワード線対を構成する。
たとえば、隣接するライトワード線WWL1およびWWL2は、ライトワード線対WWLP1を構成する。ライトワード線WWL2は、データ書込時においては、ライトワード線WWL1と逆方向のデータ書込電流を流す、相補のライトワード線/WWL1として機能する。ライトワード線WWL1は、トランジスタQD1を介して、電源電圧Vccと電気的に結合される。一方、ライトワード線WWL2(/WWL1)は、接地電圧Vssと電気的に結合される。
以降のメモリセル行においても、ライトワード線WWLは同様に配置される。トランジスタQD2を介して電源電圧Vccと電気的に結合されるライトワード線WWL3とライトワード線WWL4(/WWL3)とによって、ライトワード線対WWLP2が構成されるのを始め、2つのメモリセル行ごとに、奇数行に対応するライトワード線WWLは、ドライバトランジスタを介して電源電圧Vccと電気的に結合される。一方、偶数行に対応するライトワード線WWLは、接地電圧Vssと電気的に結合される。
各ドライバトランジスタは、行選択結果に対応して活性化される。たとえば、第1番目もしくは第2番目のメモリセル行が選択された場合には、ドライバトランジスタQD1がオンされる。これに応じて、ライトワード線対WWLP1を構成するライトワード線WWL1およびWWL2(/WWL1)に、データ書込電流が互いに逆方向に流される。このように、実施の形態5に従う構成においては、メモリセル行の選択は、2つのメモリセル行ごとに形成されるライトワード線対ごとに実行される。
以下においては、ライトワード線対およびドライバトランジスタを総称する場合には,単に符号WWLPおよびQDをそれぞれ用いて表記するとともに、特定のライトワード線およびドライバトランジスタを示す場合には、添字を付してWWLP1およびQD1のように表記する。また、ライトワード線対WWLPを構成するライトワード線の一方、すなわち奇数番目のメモリセル行に対応するライトワード線を総括的にWWLで表記し、ライトワード線対を構成するライトワード線の他方、すなわち偶数番目のメモリセル行に対応するライトワード線を総称的に/WWLとも表記することとする。
メモリアレイ10を挟んで、ドライバトランジスタQDが設けられる領域と反対側の領域において、同一のライトワード線対を形成するライトワード線WWLおよび/WWLは、電気的に結合される。これにより、選択されたメモリセル行に対応するライトワード線対を形成するWWLおよび/WWLに対して、データ書込電流Ipが、往復電流として流される。
MTJメモリセルは、列選択結果に応じて流される、データ書込電流Ipおよび±Iwの両方からデータ書込磁界が印加された場合に、単一の磁性体メモリセルがデータ書込の対象となるように、すなわち同時に複数のメモリセルがデータ書込対象とならないように、各メモリセル行において1列おきに配置される。
このように、ライトワード線対によって往復電流パスを形成することによって、ドライバトランジスタQDを2行ごとに設ければよいため、ワード線ドライバ30の構成を簡素化できる。
また、選択されたメモリセル行に対応するライトワード線WWLを流れるデータ書込電流+Ipによる周辺磁界と、ライトワード線/WWLを流れるデータ書込電流−Ipによる周辺磁界とは、互いに打消し合う方向に作用するので、メモリセル周辺部に対する磁界ノイズを低減できる。
[実施の形態5の変形例1]
図29は、実施の形態5の変形例1に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図29を参照して、実施の形態5の変形例1に従う構成においては、ライトワード線WWLは、隣接するメモリセル行間で共有される。たとえば、第1番目および第2番目のメモリセル行によって、1本のライトワード線WWL1が共有される。以降のメモリセル行に対しても、同様にライトワード線WWLが配置される。ライトワード線WWL1〜WWLN(N:n/2で示される自然数)は、電流制御トランジスタ41−1〜41−Nをそれぞれ介して、接地電圧Vssと結合される。
また、各ライトワード線WWLは、対応する2行分のリードワード線RWLと電気的に結合される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するリードワード線RWL1およびRWL2は、ライトワード線WWL1と電気的に結合される。これにより、データ読出時におけるリードワード線RWLの実質的な抵抗値はシャントによって低減されて、リードワード線RWLにおける伝搬遅延を低減してデータ読出の高速化を図ることができる。
さらに、ライトワード線WWLを共有することによって、メモリアレイ10全体におけるライトワード線WWLの配置本数を減少することができる。この結果、ライトワード線WWLは、2行分のレイアウト領域を用いて配置することができるため、たとえばその配線幅を十分確保することによって、断面積を十分確保することができる。
これにより、比較的大きなデータ書込電流を流す必要があるライトワード線WWLにおいて、電流密度を低減させてエレクトロマイグレーションに起因する配線間短絡や配線断線等の危険性を回避して、動作の安定化を図ることが可能となる。
[実施の形態5の変形例2]
図30は、実施の形態5の変形例2に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図30を参照して、実施の形態5の変形例2に従う構成においては、各リードワード線RWLは、ライトワード線WWLと電気的に結合される。これにより、各リードワード線RWLをライトワード線WWLによってシャントして、データ読出時における伝搬遅延を低減することができる。
既に説明したように、このような構成においては、ライトワード線WWLがワード線ドライバ30によって選択的に駆動される。
図30の構成においては、2つのメモリセル行ごとに1つの組が形成されて、2本のライトワード線WWLによって、1対のライトワード線対WWLPが形成される。たとえば、第1行目および第2行目にそれぞれ対応するライトワード線WWL1およびWWL2(/WWL1)によって、ライトワード線対WWLP1が形成される。
同一のライトワード線対WWLPを形成する2本のライトワード線WWLおよび/WWLは、短絡トランジスタ42を介して電気的に結合される。すなわち、各ライトワード線対WWLPに対応して、短絡トランジスタ42が配置される。各短絡トランジスタ42は、データ書込時にHレベルに活性化される制御信号WEに応答してオンされる。なお、短絡トランジスタについても、総称する場合には,単に符号42を用いて表記し、特定の短絡トランジスタを示す場合には、添字を付して42−1のように表記することとする。
図30においては、代表的に第1番目および第2番目のメモリセル行に対応して配置される短絡トランジスタ42−1と、第3番目および第4番目のメモリセル行に対応して配置される短絡トランジスタ42−2とが示される。
図31は、図30に示した構成を有するメモリアレイにおける、データ読出時およびデータ書込時のそれぞれにおける行選択動作を説明するタイミングチャートである。
第i番目(i:1〜nの奇数の自然数)のメモリセル行に対応するリードロウデコード信号RRDiは、第i番目のメモリセル行がデータ読出の対象として選択された場合にHレベルに活性化される。同様に、ライトロウデコード信号WRDiは、データ書込時において、第i番目のメモリセル行がデータ書込の対象として選択された場合にHレベルに活性化される。リードロウデコード信号/RRDiは、リードロウデコード信号RRDiの反転信号であり、ライトロウデコード信号/WRDiは、ライトロウデコード信号WRDiの反転信号である。
ライトワード線WWLiは、データ書込時においては、同一のライトワード線対WWLPに対応する、第i番目および第(i+1)番目のメモリセル行のいずれかが選択された場合に、Hレベルに活性化される。同一ライトワード線対を構成する他方のライトワード線/WWLiおよび非選択メモリセル行に対応するライトワード線WWLの各々はLレベル(接地電圧Vss)に設定される。
さらに、データ書込時においては、各短絡トランジスタ42はオンするので、選択されたメモリセル行に対応するライトワード線対WWLPを形成するライトワード線WWLおよび/WWLによって、データ書込電流Ipを往復電流として流すことができる。
すなわち、データ書込時においては、選択されたメモリセル行に対応するライトワード線対を形成するライトワード線WWLおよび/WWLのそれぞれを、電源電圧Vccおよび接地電圧Vssに設定する必要がある。
一方、リードワード線RWLiは、ライトワード線WWLiと電気的に結合されているため、その電圧レベルは、ライトワード線WWLiと同様に設定される。
したがって、データ読出時においては、各ライトワード線WWLの活性化(Hレベル)を独立に実行する必要がある。したがって、各短絡トランジスタ42をオフするとともに、選択されたメモリセル行に対応するライトワード線WWLのみを選択的に電源電圧Vcc(Hレベル電圧)に設定する必要がある。
このように、奇数行および偶数行にそれぞれ対応するライトワード線WWLに対して、異なる構成のワードドライバを設ける必要がある。
図30においては、ライトワード線WWL1に対応して設けられるライトワードドライバWDa1の構成と、ライトワード線WWL2(/WWL1)に対応して設けられるライトワードドライバ/WDa1の構成について代表的に説明する。
再び、図30を参照して、ライトワードドライバWDa1は、ライトロウデコード信号WRD1およびWRD2の論理和(OR)演算結果を出力する論理ゲートLG11と、論理ゲートLG11の出力信号とリードロウデコード信号RRD1との間のNOR演算結果を出力する論理ゲートLG13と、電源電圧Vccおよび接地電圧Vssとライトワード線WWL1との間にそれぞれ電気的に結合される、P型MOSトランジスタQ11およびN型MOSトランジスタQ12とを有する。トランジスタQ11およびQ12のゲートには、論理ゲートLG13の出力信号が入力される。
このような構成とすることにより、ライトワードドライバWDa1は、データ書込時においては、ライトロウデコード信号WRD1およびWRD2のいずれかがHレベルに活性化されると、論理ゲートLG13の出力信号のLレベルへの変化に応答して、ライトワード線WWL1と電源電圧Vccとを電気的に結合する。ライトロウデコード信号WRD1およびWRD2の両方がLレベルに非活性化されている場合には、論理ゲートLG13の出力信号がLレベルに設定されることから、ライトワードドライバWDa1は、ライトワード線WWL1を接地電圧Vssと電気的に結合する。
一方、ライトワード線WWL2(/WWL1)に対して設けられるライトワードドライバ/WDa1は、電源電圧Vccと接地電圧Vssとライトワード線WWL2との間にそれぞれ電気的に結合されるP型MOSトランジスタQ13およびN型MOSトランジスタQ14とを有する。トランジスタQ13およびQ14のゲートには、リードロウデコード信号/RRD2が入力される。
データ書込時においては、行選択結果に関わらず、リードロウデコード信号/RRD2はHレベルに設定されるので、ライトワードドライバ/WDa1は、ライトワード線WWL2(/WWL1)を接地電圧Vssと電気的に結合する。
データ書込時においては、短絡トランジスタ42−1が制御信号WEの活性化(Hレベル)に応答してオンするため、第1番目もしくは第2番目のメモリセル行が選択されて、ライトワード線WWL1が電源電圧Vccに設定された場合において、ライトワード線WWL1およびWWL2(/WWL1)によって往復パスが形成されて、データ書込電流Ipが流される。
一方、データ読出時においては、ライトロウデコード信号WRD1およびWRD2の両方がLレベルに非活性化されることから、ライトワードドライバWDa1は、リードロウデコード信号RRD1がHレベルに活性化される場合において、論理ゲートLG13の出力信号のLレベルへの変化に応答して、ライトワード線WWL1と電源電圧Vccとを電気的に結合する。これにより、ライトワード線WWL1と電気的に結合されるリードワード線RWL1もHレベルに活性化される。
同様に、ライトワードドライバ/WDa1は、リードロウデコード信号/RRD2の活性化(Lレベル)に応答して、トランジスタQ13を介して、ライトワード線WWL2を電源電圧Vssと電気的に結合する。
データ読出時においては、短絡トランジスタ42−1はターンオフされているので、ライトワード線WWL1およびWWL2の各々は、独立してHレベルに活性化される。これに応じて、リードワード線RWL1およびRWL2の各々も、行選択結果に応じて独立してHレベル(電源電圧Vcc)に活性化される。
以降のメモリセル行に対しても、奇数行のライトワード線に対しては、ライトワードドライバWDa1と同様の構成をするライトワードドライバが設けられ、偶数行に対応するライトワード線/WWLに対しては、ライトワードドライバ/WDa1と同様の構成をするライトワードドライバが配置される。
このような構成とすることにより、リードワード線RWLを配線抵抗の小さいライトワード線WWLによってシャントしてデータ読出の高速化を図るとともに、データ書込時におけるデータ書込電流Ipを往復パスを形成するライトワード線対によって流すことができ、メモリセル外部に対する磁気ノイズを低減することができる。
[実施の形態5の変形例3]
図32は、実施の形態5の変形例3に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図32を参照して、実施の形態5の変形例3に従う構成においては、リードワード線は、図8に示した実施の形態2に従う構成と同様に、階層的に配置される。さらに、実施の形態4の場合と同様に、隣接するメモリセル行によって、ライトワード線WWLが共有される。
図8と同様に、リードワード線RWLが独立して配置される領域AR1およびAR2のそれぞれにおいて、サブワードドライバRSD11〜RSD1nおよびRSD21〜RSD2nが配置される。同一のライトワード線WWLを共有する2つのメモリセル行にそれぞれ対応するサブワードドライバは、共通の当該ライトワード線WWLの活性化に応じて、対応するリードワード線RWLを活性化する。
ただし、奇数番目のメモリセル行に対応するサブワードドライバは、制御信号SD1の活性化に応答して動作する。同様に、偶数番目のメモリセル行に対応するサブワードドライバは、制御信号SD2の活性化に応答して動作する。制御信号SD1は、奇数番目のメモリセル行が選択された場合に活性化される。一方、制御信号SD2は、偶数番目のメモリセル行が選択された場合に活性化される。
したがって、ライトワード線WWLを隣接するメモリセル間で共有するとともに、新たにメインリードワード線を設けることなく、リードワード線RWLを階層的に分割配置して短線化することができる。
その他の部分の構成は、図8と同様であるので詳細な説明は繰り返さない。
この結果、各リードワード線RWLの配線抵抗を低減してデータ読出の高速化を図るともに、ライトワード線WWLを共有することによって、その配線ピッチを確保して、断面積を容易に確保することができる。このため、ライトワード線WWLにおけるエレクトロマイグレーションの発生可能性を低減して、動作の信頼性の向上を図ることがさらに可能となる。
また、リードワード線RWLの階層化とともに、領域AR1およびAR2の各々においてデータ読出およびデータ書込動作を独立に実行するための図9の構成において、ライトワード線WWLの共有を図ることも可能である。
[実施の形態5の変形例4]
図33は、実施の形態5の変形例4に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
実施の形態5の変形例4に従う構成においては、リードワード線RWLの階層化が図られるとともに、図30に示した構成と同様に、2つのメモリセル行ごとに形成される1対のライトワード線対WWLPによって形成される往復パスにデータ書込電流Ipが流される。
図33を参照して、リードワード線RWLが独立して配置される領域AR1およびAR2のそれぞれにおいて、各々がインバータで構成される、サブワードドライバRSI11〜RSI1nおよびRSI21〜RSI2nが配置される。サブワードドライバRSI11〜RSI1nおよびRSI21〜RSI2nの各々は、制御信号SDの活性化に応答して動作する。制御信号SDが非活性状態である場合には、対応するライトワード線WWLの電圧にかかわらず、各リードワード線RWLは非活性状態に維持される。
サブワードドライバRSI11〜RSI1nおよびRSI21〜RSI2nの各々は、サブワードドライバRSD11〜RSD1nおよびRSD21〜RSD2nとは異なり、対応するライトワード線WWLの電圧レベルを反転して対応するリードワード線RWLを駆動する。
図34は、図33に示した構成を有するメモリアレイにおける、データ読出時およびデータ書込時のそれぞれにおける行選択動作を説明するタイミングチャートである。
リードロウデコード信号RRDi,/RRDiおよびライトロウデコード信号WRDiおよび/WRDは、図31と同様に設定される。
データ読出時において、非選択行に対応するリードワード線RWLを接地電圧Vssに設定するために、図33に従う構成においては、非選択行に対応するライトワード線の電圧を電源電圧Vccとする必要がある。
したがって、データ読出時においては、選択されたメモリセル行に対応するライトワード線WWLがLレベルに活性化される。図30の場合と同様に、データ読出時においては、各短絡トランジスタ42はオフされるため、ライトワード線WWLの電圧は各メモリセル行ごとに独立に設定することができる。
さらに、データ読出時においては、制御信号SDが活性化(Hレベル)されるので、選択されたメモリセル行において、リードワード線RWLは、Hレベル(電源電圧Vcc)に活性化される。このように、行選択結果に応じた1本のリードワード線RWLを、選択的に活性化することができる。
データ書込時においては、同一のライトワード線対WWLPに対応する、第i番目および第(i+1)番目のメモリセル行のいずれかが選択された場合に、ライトワード線WWLiはLレベル(接地電圧Vss)に活性化される。同一のライトワード線対を構成する他方のライトワード線/WWLiおよび非選択メモリセル行に対応するライトワード線WWLの各々はHレベル(電源電圧Vss)に設定される。
図30の場合と同様に、データ書込時においては、短絡トランジスタ42はオンするので、選択されたメモリセル行に対応するライトワード線対WWLPを形成するライトワード線WWLおよび/WWLによって、データ書込電流Ipを往復電流として流すことができる。
一方、データ書込時においては、制御信号SDが非活性化(Lレベル)されるので、各リードワード線RWLは、非活性状態(Lレベル:電源電圧Vcc)に設定される。
したがって、図30の場合と同様に、奇数行および偶数行にそれぞれ対応するライトワード線WWLに対して、異なる構成のワードドライバを設ける必要がある。図33においては、ライトワード線WWL1に対応して設けられるライトワードドライバWDb1の構成と、ライトワード線WWL2(/WWL1)に対応して設けられるライトワードドライバ/WDb1の構成について代表的に説明する。
再び、図33を参照して、ライトワードドライバWDb1は、ライトロウデコード信号/WRD1および/WRD2の論理積(AND)演算結果を出力する論理ゲートLG21と、論理ゲートLG21の出力信号とリードロウデコード信号/RRD1との間のNAND演算結果を出力する論理ゲートLG23と、電源電圧Vccおよび接地電圧Vssとライトワード線WWL1との間にそれぞれ電気的に結合される、P型MOSトランジスタQ21およびN型MOSトランジスタQ22とを有する。トランジスタQ21およびQ22のゲートには、論理ゲートLG23の出力信号が入力される。
このような構成とすることにより、ライトワードドライバWDb1は、データ書込時においては、ライトロウデコード信号/WRD1および/WRD2のいずれかがLレベルに活性化されると、論理ゲートLG23の出力信号のHレベルへの変化に応答して、ライトワード線WWL1と接地電圧Vssとを電気的に結合する。ライトロウデコード信号/WRD1および/WRD2の両方がHレベルに非活性化されている場合には、論理ゲートLG23の出力信号がLレベルに設定されることから、ライトワードドライバWDb1は、ライトワード線WWL1を電源電圧Vccと電気的に結合する。
一方、ライトワード線WWL2(/WWL1)に対して設けられるライトワードドライバ/WDb1は、電源電圧Vccと接地電圧Vssとライトワード線WWL2との間にそれぞれ電気的に結合されるP型MOSトランジスタQ23およびN型MOSトランジスタQ24とを有する。トランジスタQ23およびQ24のゲートには、リードロウデコード信号RRD2が入力される。
データ書込時においては、行選択結果に関わらず、リードロウデコード信号RRD2はLレベルに非活性化されるので、ライトワードドライバ/WDb1は、ライトワード線WWL2(/WWL1)を電源電圧Vccと電気的に結合する。
データ書込時においては、短絡トランジスタ42−1が制御信号WEの活性化(Hレベル)に応答してオンするため、たとえば第1番目もしくは第2番目のメモリセル行が選択されて、ライトワード線WWL1が接地電圧Vssに設定された場合において、ライトワード線WWL1およびWWL2(/WWL1)に往復パスが形成されてデータ書込電流Ipが流される。
データ読出時においては、ライトロウデコード信号/WRD1および/WRD2の両方がHレベルに設定されることから、ライトワードドライバWDb1は、リードロウデコード信号/RRD1がLレベルに活性化される場合において、論理ゲートGL22の出力信号のHレベルへの変化に応答して、ライトワード線WWL1と接地電圧Vssとを電気的に結合する。これにより、ライトワード線WWL1と電気的に結合されるリードワード線RWL1は、対応するサブワードドライバRSI11もしくはRSI21によって、Hレベルに活性化される。
データ読出時においては、ライトワードドライバ/WDb1は、リードロウデコード信号/RRD2の活性化(Hレベル)に応答して、トランジスタQ23を介して、ライトワード線WWL2を接地電圧Vssと電気的に結合する。
データ読出時においては、短絡トランジスタ42−1はターンオフされているので、ライトワード線WWL1およびWWL2の各々は、行選択結果に応じて、独立してLレベルに活性化される。これに応じて、リードワード線RWL1およびRWL2の各々も、対応するサブワードドライバによってHレベル(電源電圧Vcc)に活性化される。
以降のメモリセル行に対しても、奇数行のライトワード線に対しては、ライトワードドライバWDb1と同様の構成をするライトワードドライバが設けられ、偶数行に対応するライトワード線/WWLに対しては、ライトワードドライバ/WDb1と同様の構成をするライトワードドライバが配置される。
このような構成とすることにより、リードワード線RWLの階層化によるデータ読出の高速化とともに、データ書込電流Ipの往復パス化による磁気ノイズ低減を実現することができる。
[実施の形態6]
図35は、実施の形態6に従うMTJメモリセルの構成を示す図である。
図35を参照して実施の形態6に従うMTJメモリセルMCDは、図48に示した構成と同様に、磁気トンネル接合部MTJおよびアクセスダイオードDMを備える。MTJメモリセルMCDにおいては、リードワード線RWLとライトワード線WWLとが分割して配置される点が、図48に示した構成と異なる。ビット線BLは、ライトワード線WWLおよびリードワード線RWLと交差する方向に配置され、磁気トンネル接合部MTJと電気的に結合される。
アクセスダイオードDMは、磁気トンネル接合部MTJからリードワード線RWLに向かう方向を順方向として、両者の間に結合される。ライトワード線WWLは、他の配線と接続されることなく、磁気トンネル接合部MTJと近接して設けられる。
図36は、MTJメモリセルMCDを半導体基板上に配置した場合の構造図である。
図36を参照して、半導体主基板SUB上に形成されるN型領域NWLは、アクセスダイオードDMのカソードに相当する。半導体基板上にMTJメモリセルを行列状に配置する場合においては、たとえば、同一行に属するMTJメモリセルに対して、N型領域NWL同士を電気的に結合することによって、リードワード線RWLを特に設けることなく、図25に示されたアクセスダイオードDMとリードワード線RWLとの結合関係が実現できる。図36には、N型領域としてN型ウェルを形成する例を示しているが、N型ウェルに代えて、より抵抗値の小さいn+拡散領域を用いることもできる。
N型領域NWL上に設けられたP型領域PARは、アクセスダイオードDMのアノードに相当する。P型領域PARは、バリアメタル140および金属膜150を介して磁気トンネル接合部MTJと電気的に結合される。
ライトワード線WWLおよびビット線BLは、金属配線層M1および金属配線層M2にそれぞれ配置される。ビット線BLは、磁気トンネル接合部MTJと結合するように配置される。
ビット線BLと磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLと磁気トンネル接合部MTJとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線BLを流れるデータ書込電流によって生じる磁界の方が、ライトワード線WWLを流れるデータ書込電流によって生じる磁界よりも大きい。
したがって、ほぼ同じ強度のデータ書込磁界を磁気トンネル接合部MTJに与えるためには、ライトワード線WWLに対して、ビット線BLよりも大きなデータ書込電流を流す必要がある。ビット線BLおよびライトワード線WWLは、配線抵抗値を小さくするためにメタル配線層に形成される。しかし、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。
したがって、実施の形態6に従うMTJメモリセルMCDを半導体基板上に配置する場合には、ライトワード線WWLの断面積を、より磁気トンネル接合部MTJに近いビット線BLよりも大きくすることによって、大きなデータ書込電流を流す必要があるライトワード線WWLの電流密度を抑制して、MRAMデバイスの信頼性を向上させることができる。
また、磁気トンネル接合部MTJとの距離が大きく、より大きなデータ書込電流を流す必要がある金属配線(図36においてはライトワード線WWL)を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金(Al合金)で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅(Cu)によって形成すればよい。
図37は、MTJメモリセルMCDに対する読出動作および書込動作を説明するタイミングチャートである。
図37を参照して、データ書込時においては、リードワード線RWL、すなわちN型領域NWLの電圧は、Hレベル(電源電圧Vcc)に設定される。データ読出においては、リードワード線RWLには電流は流れない。
選択されたメモリセルに対応するライトワード線WWLは、電源電圧Vccが印加されて、データ書込電流Ipが流される。また、ビット線BLについても、書込データのデータレベルに応じて、ビット線BLの両端の一方ずつを電源電圧Vccおよび接地電圧Vssに設定することにより、書込データのデータレベルに応じたデータ書込電流±Iwをビット線BLに流すことができる。
このようにして流されるデータ書込電流Ipおよび±Iwによって、MTJメモリセルに対するデータ書込が実行される。この場合において、リードワード線RWLが電源電圧Vccに設定されていることから、データ書込時においては、アクセスダイオードDMは確実にオフされる。したがって、図42に示されたMTJメモリセルと比較して、データ書込動作の安定化を図ることができる。
次に、データ読出時の動作について説明する。
データ読出前において、ビット線BLは、接地電圧Vssにプリチャージされる。
データ読出の対象となるメモリセルMCDに対応するリードワード線RWLは、データ読出時において活性状態(Lレベル:接地電圧Vss)に駆動される。これに応じて、アクセスダイオードDMは順バイアスされるので、ビット線BL〜磁気トンネル接合部MTJ〜アクセスダイオードDM〜RWL(接地電圧Vss)の経路にセンス電流Isを流して、データ読出を実行することができる。
具体的には、センス電流Isによって、ビット線BLに生じる電圧変化を増幅することによって、磁気トンネル接合部MTJに記憶されたデータの読出を行なうことができる。
図38は、実施の形態6に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図38を参照して、実施の形態6に従うメモリアレイ10の構成においては、行列状に配置された、図35に示された構成を有するメモリセルMCDが配置される。メモリセルMCDの各行に対応して、ライトワード線WWLおよびリードワード線RWLが配置される。各ライトワード線WWLと接地電圧Vssとの間には、電流制御トランジスタが配置される。各電流制御トランジスタは、制御信号WEの活性化に応答してオンする。
図38においては、第1番目から第4番目のメモリセル行に対応する、リードワード線RWL1〜RWL4、ライトワード線WWL1〜WWL4および電流制御トランジスタ41−1〜41−4が代表的に示される。
各リードワード線RWLは、同一のメモリセル行に対応するライトワード線WWLと電気的に結合される。これにより、N型領域に形成され、比較的抵抗値の高いリードワード線RWLを、抵抗値の低い金属配線で形成されるライトワード線WWLによってシャントする。両者を複数のノードにおいて結合することにより、時定数をより小さくすることができる。これにより、リードワード線RWLにおける信号伝搬遅延を低減して、データ読出動作を高速化することができる。
ワード線ドライバ30は、各ライトワード線WWLに応答して設けられるワードドライバを有する。図38においては、第1番目から第4番目のメモリセル行に対応するワードドライバWD1〜WD4が代表的に示される。また、これらのワードドライバを総称する場合には、単に符号WDを用いることとする。
各ワードドライバWDは、電源ノードおよび接地ノードから、電源電圧Vccおよび接地電圧Vssの供給を受ける。特に、接地電圧Vssの供給は、ビット線BLと同一方向に設けられたダミービット線DMBLを介して実行される。
各ワードドライバWDは、データ読出時およびデータ書込時の両方において、対応するメモリセル行が選択された場合に、対応するライトワード線WWLを電源電圧Vccと結合する。非選択時においては、対応するライトワード線WWLは接地電圧Vssと結合される。
このような構成とすることにより、データ書込時において、選択されたメモリセル行に対応するライトワード線WWLに対してデータ書込電流Ipを流すことができる。
ビット線BLに対してデータ書込電流±Iwを供給するための回路構成の図示は省略されるが、実施の形態1の場合と同様に、ビット線BLの両端電圧を制御することによって、データ書込電流±Iwを流すことができる。
データ読出時におけるセンス電流Isは、実施の形態4と同様に、データ読出回路51によって供給される。センス電流Isは、データバスDBおよびデータバスDBとビット線BLとの間に配置されるコラム選択ゲートCSGを介して供給される。
データ読出時においては、非選択行に対応するリードワード線RWLは高電圧状態(Hレベル)に設定され、選択行に対応するリードワード線RWLは、接地電圧Vssに活性化される。これにより、選択行において、アクセスダイオードDMのPN接合が順バイアスされて、センス電流IsがデータバスDB〜コラム選択ゲートCSG〜ビット線BL〜磁気トンネル接合部MTJ〜アクセスダイオードDM〜リードワード線RWL〜ワードドライバWD〜ダミービット線DMBL〜接地電圧Vssの電流経路に流される。
したがって、データバスDBとリードワード線RWLとの配置を、図26におけるソース線SLおよびデータバスDBと同様に設計することによって、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。
また、ダミービット線DMBLとビット線BLとの配置を、図27と同様に設計することによって、実施の形態4およびその変形例と同様に、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。
このように、高集積化に適したMTJメモリセルMCDを配置したメモリアレイにおいても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、MRAMデバイスのデータ読出時における動作マージンを安定的に確保することができる。
[実施の形態6の変形例1]
図39は、実施の形態6の変形例1に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図39を参照して、実施の形態6の変形例1に従う構成においては、実施の形態5およびその変形例2,4と同様に、往復電流パスを形成するライトワード線対を用いてデータ書込電流が流される。
各リードワード線RWLは、図2と同様に、領域AR1およびAR2のそれぞれにおいて独立に設けられる。各リードワード線RWLは、同一のメモリセル行に対応するライトワード線WWLの電圧状態を反転するドライブインバータによって駆動される。ドライブインバータは、リードワード線RWLにそれぞれ対応して配置される。ライトワード線WWLは、領域AR1およびAR2に共通に設けられる。これにより、リードワード線RWLの配線抵抗が短線化によって低減できるので、データ読出を高速化することができる。
また、ライトワード線WWLが非選択状態(Lレベル)に設定される場合には、対応するリードワード線RWLの電圧は、Hレベルに設定されるので、アクセスダイオードDMの逆バイアス状態が確実に確保される。各ドライブインバータは、領域AR1およびAR2にそれぞれに対応して、図38と同様に設けられたダミービット線DMBL1およびDMBL2によって、接地電圧Vssを供給される。
図39においては、第1番目から第3番目のメモリセル行に対応する、リードワード線RWL11〜RWL13,RWL21〜RWL23、ライトワード線WWL11〜WWL13,WWL21〜WWL23およびドライブインバータDIV11〜DIV13,DIV21〜DIV23が代表的に示される。ライトワード線WWL1およびWWL2(/WWL1)は、ライトワード線対WWLP1を形成し、両者の間には短絡トランジスタ42−1が配置される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。
奇数番目のメモリセル行に対応するライトワード線WWLに対しては、図33に示されたライトワードドライバWDb1と同様の構成を有するライトワードドライバが配置される。同様に、偶数番目のメモリセル行に対応するライトワード線WWLに対しては、図33に示されたライトワードドライバ/WDb1と同様の構成を有するライトワードドライバが配置される。
ビット線BLに対してデータ書込電流±Iwを供給するための回路構成の図示は省略されるが、実施の形態1の場合と同様に、ビット線BLの両端電圧を制御することによって、データ書込電流±Iwを流すことができる。
このような構成とすることにより、データ書込時においては、選択されたメモリセル行に対応するライトワード線対WWLPによって往復電流パスを形成してデータ書込電流Ipを流すことができる。これにより、周辺回路の簡素化と磁界ノイズの低減を図ることができる。
また、データバスDBとリードワード線RWLとの配置を、図26におけるソース線SLおよびデータバスDBと同様に設計することによって、領域AR1およびAR2の各々の中において、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。
さらに、ダミービット線DMBL1およびDMBL2とビット線BLとの配置を、図27で説明したのとと同様に設計することによって、領域AR1およびAR2の各々の中において、選択されたメモリセル行の位置にかかわらずセンス電流経路の抵抗値の総和をほぼ一定に保つことができる。
また、図示しないが、データバスDBおよびデータ読出回路51を、リードワード線RWLが独立に配置される領域ごとに配置すれば、メモリアレイ10内において、選択されたメモリセルの位置にかかわらずセンス電流経路の抵抗値の総和をほぼ一定に保つことができる。
このようにして、高集積化に適したMTJメモリセルMCDを配置したメモリアレイにおいて、往復電流パスを形成してライトワード線WWLにデータ書込電流を流す構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、MRAMデバイスのデータ読出時における動作マージンを安定的に確保することができる。
[実施の形態6の変形例2]
図40は、実施の形態6の変形例2に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図40を参照して、実施の形態6の変形例2に従う構成においては、実施の形態5の変形例1および3と同様に、ライトワード線WWLの共有が図られる。ライトワード線WWLは、隣接する2つのメモリセル行ごとに共有される。
図39と同様に、リードワード線RWLは、領域AR1およびAR2のそれぞれにおいて独立に配置され、ライトワード線WWLは、領域AR1およびAR2に共通に設けられる。また、リードワード線RWLは、ライトワード線WWLと階層的に配置される。これにより、リードワード線RWLの配線抵抗が短線化によって低減できるので、データ読出を高速化することができる。
各リードワード線RWLは、対応するライトワード線WWLの電圧状態を反転するドライブインバータによって駆動される。ドライブインバータは、リードワード線RWLにそれぞれ対応して配置される。各ドライブインバータは、図39と同様に配置されたダミービット線DMBL1,DMBL2によって、接地電圧Vssを供給される。
同一のライトワード線WWLを共有する2つのメモリセル行にそれぞれ対応するドライブインバータは、共通の当該ライトワード線WWLが非選択状態(Lレベル)に設定される場合には、対応するリードワード線RWLの電圧を、Hレベルに設定する。したがって、非選択状態のメモリセル行に対応するアクセスダイオードDMの各々を確実に逆バイアスすることができる。
各ライトワード線WWLと接地電圧Vssとの間には、電流制御トランジスタが配置される。各電流制御トランジスタは、制御信号WEの活性化に応答してオンする。
図40においては、第1番目から第4番目のメモリセル行に対応する、リードワード線RWL11〜RWL14,RWL21〜RWL24、ドライブインバータDIV11〜DIV14,DIV21〜DIV24、ライトワード線WWL1,WWL2および電流制御トランジスタ41−1,41−2が代表的に示される。ライトワード線WWL1は、第1番目および第2番目のメモリセル行によって共有され、ライトワード線WWL2は、第3番目および第4番目のメモリセル行によって共有される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。
ビット線BLに対してデータ書込電流±Iwを供給するための回路構成の図示は省略されるが、実施の形態1の場合と同様に、ビット線BLの両端電圧を制御することによって、データ書込電流±Iwを流すことができる。
このような構成とすることにより、ライトワード線WWLを共有して、メモリアレイ10全体におけるライトワード線WWLの配置本数を減少することができる。この結果、ライトワード線WWLは、2行分のレイアウト領域を用いて配置することができるため、たとえばその配線幅を十分確保することによって、断面積を十分確保することができる。
これにより、比較的大きなデータ書込電流を流す必要があるライトワード線WWLにおいて、電流密度を低減させてエレクトロマイグレーションに起因する配線間短絡や配線断線等の危険性を回避して、MRAMデバイスの動作安定化を図ることが可能となる。
また、データバスDBとリードワード線RWLとの配置を、図26におけるソース線SLおよびデータバスDBと同様に設計することによって、領域AR1およびAR2の各々の中において、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。
さらに、ダミービット線DMBL1,DMBL2とビット線BLとの配置を図27で説明したのと同様に設計することによって、領域AR1およびAR2の各々の中において、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。
また、図示しないが、データバスDBおよびデータ読出回路51を、リードワード線RWLが独立に配置される領域ごとに配置すれば、メモリアレイ10内において、選択されたメモリセルの位置にかかわらずセンス電流経路の抵抗値の総和をほぼ一定に保つことができる。
このようにして、高集積化に適したMTJメモリセルMCDを配置したメモリアレイにおいて、ライトワード線WWLを隣接するメモリセル間で共有する構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、MRAMデバイスのデータ読出時における動作マージンを安定的に確保することができる。
[実施の形態6の変形例3]
図41は、実施の形態6の変形例3に従うメモリアレイ10およびその周辺回路の構成を説明するための図である。
図41を参照して、実施の形態6の変形例3に従う構成においては、図48に示したMTJメモリセルMCDDが配置されたメモリアレイにおいて、データ書込電流を往復電流パスによって流される。
行列状に配置されたメモリセルMCDDのメモリセル行およびメモリセル列にそれぞれに対して、ワード線WLおよびビット線BLが配置される。
各ワード線WLは、ワードドライバWDDによって駆動される。奇数番目のメモリセル行に対応するワード線WLに対しては、図33に示されたライトワードドライバWDb1と同様の構成を有するワードドライバが配置される。同様に、偶数番目のメモリセル行に対応するワード線WLに対しては、図33に示されたライトワードドライバ/WDb1と同様の構成を有するワードドライバが配置される。各ワードドライバに対する接地電圧Vssの供給は、ビット線BLと同一方向に設けられたダミービット線DMBLを介して実行される。
したがって、データ書込時においては、選択されたメモリセル行に対応するライトワード線対を形成する、奇数行および偶数行にそれぞれ対応する2本のライトワード線WWLのそれぞれは、接地電圧Vssおよび電源電圧Vccに設定される。さらに、各短絡トランジスタがオンすることによって、選択されたメモリセル行に対応するライトワード線対において、データ書込電流が往復電流として流される。
一方、データ読出時においては、各短絡トランジスタがオフされるとともに、選択されたメモリセル行に対応するワード線WLのみが選択的に接地電圧Vss(Lレベル電圧)に設定される。
図41においては、第1番目から第3番目のメモリセル行に対応する、ワード線WL1〜WL3およびワードドライバWDD1〜WDD3が代表的に示される。ライトワード線WWL1およびWWL2(/WWL1)は、ライトワード線対WWLP1を形成し、両者の間には短絡トランジスタ42−1が配置される。以降のメモリセル行に対しても、リードワード線、ライトワード線およびドライブインバータは、同様に配置される。
ビット線BLに対してデータ書込電流±Iwを供給するための回路構成の図示は省略されるが、実施の形態1の場合と同様に、ビット線BLの両端電圧を制御することによって、データ書込電流±Iwを流すことができる。
このような構成とすることにより、単一のワード線WLを用いたメモリセルMCDDを配置したメモリアレイにおいても、往復パスを形成するワード線WLによってデータ書込電流Ipを供給することができる。この結果、周辺回路の簡素化と磁界ノイズの低減を図ることができる。
また、データバスDBとワード線WLとの配置を、図26におけるソース線SLおよびデータバスDBと同様に設計することによって、選択されたメモリセル列の位置に関わらず、センス電流経路の抵抗値をほぼ一定に保つことができる。
さらに、ダミービット線DMBLとビット線BLとの配置を、図27と同様に設計することによって、実施の形態4およびその変形例と同様に、選択されたメモリセル行の位置にかかわらず、センス電流経路の抵抗値の総和をほぼ一定に保つことができる。
このようにして、高集積化に適したMTJメモリセルMCDDを配置したメモリアレイにおいて、往復電流パスを形成してデータ書込電流を流す構成とした場合においても、選択されたメモリセルの位置に依存したセンス電流の変動を抑制して、MRAMデバイスのデータ読出時における動作マージンを安定的に確保することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。