JP4656720B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２３は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２３を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２４を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１１】
図２５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２５を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２６を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。
【００１９】
【発明が解決しようとする課題】
図２７は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【００２０】
図２７を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図２７においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２１】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとを配置する必要がある。このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。
【００２２】
図２８は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２８を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００２３】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２４】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
【００２５】
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【００２６】
このように、ＭＴＪメモリセルを半導体基板上に集積し配置する場合には、データ書込用のライトワード線のために配線層を１層余分に設ける必要があり、金属配線層数の増加に伴うプロセス工程の複雑化に起因する製造コストの上昇を招いていた。
【００２７】
また、ビット線ＢＬ１〜ＢＬｍの各々には、同一メモリセル列に属する多数のＭＴＪメモリセルが常時接続されているので、ビット線容量が増大してしまう。
この結果、特にデータ読出動作の高速化を図ることが困難となってしまう。
【００２８】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図ることである。
【００２９】
【課題を解決するための手段】
請求項１記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の各々は、対応する列に属する複数の磁性体メモリセルにおいて、メモリセル選択ゲートを介して記憶部と電気的に結合される。さらに、複数のデータ線は、データ読出の実行前において第１の電圧に設定され、薄膜磁性体記憶装置は、各記憶部を第１の電圧よりも低い第２の電圧と結合するための複数の基準配線をさらに備える。
【００３１】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の基準配線は、複数の書込ワード線および複数の読出ワード線と同一の方向に沿って配置される。
【００３２】
請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、半導体基板上に形成され、複数の基準配線は、複数の書込ワード線および複数の読出ワード線の少なくとも一方と同一の金属配線層に形成される。
【００３３】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の基準配線は、複数の書込ワード線および複数の読出ワード線と交差する方向に沿って配置される。
【００３４】
請求項５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の各々は、対応する列に属する複数の磁性体メモリセルにおいて、メモリセル選択ゲートを介して記憶部と電気的に結合される。そして、複数のデータ線の電圧レベルはデータ読出の実行前において第１の電圧に設定され、複数の書込ワード線の電圧レベルはデータ読出時において非活性化されて第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込ワード線の対応する１つとの間に電気的に結合される。
【００３５】
請求項６記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線をさらに備え、複数の書込ワード線の各々は、対応する行に属する複数の磁性体メモリセルにおいてメモリセル選択ゲートを介して記憶部と電気的に結合されるとともに、データ読出時において非活性化されて所定電圧に設定され、行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の電圧レベルは、データ読出の実行前において所定電圧よりも高い電圧に設定される。
【００３６】
請求項７記載の薄膜磁性体記憶装置は、請求項６記載の薄膜磁性体記憶装置であって、複数の金属配線層を伴って半導体基板上に形成され、複数のデータ線は、複数の書込ワード線が配置される複数の金属配線層の１つよりも上層に形成される複数の金属配線層の他の１つに配置される。
【００３７】
請求項８記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備え、複数の読出データ線の各々は、対応する列に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。そして、複数の読出データ線は、データ読出の実行前において第１の電圧に設定され、複数の書込データ線の電圧レベルは、データ読出時において第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込データ線の対応する１つとの間に電気的に結合される。
【００３９】
請求項９記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備え、複数の読出データ線の各々は、対応する列に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。そして、複数の読出データ線は、データ読出の実行前において第１の電圧に設定され、複数の書込ワード線は、データ読出時において第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込ワード線の対応する１つとの間に電気的に結合される。
【００４０】
請求項１０記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、複数の金属配線層を伴って半導体基板上に形成され、複数の書込データ線は、複数の読出データ線が配置される複数の金属配線層の１つよりも、記憶部との距離が短い複数の金属配線層の他の１つに配置される。
【００４１】
請求項１１記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、データ読出時以外における複数の読出データ線の電圧は、第１の電圧に設定される。
【００４２】
請求項１２記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、データ書込時以外における前記複数の書込データ線の電圧は、第２の電圧に設定される。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４５】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４６】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後に詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線ＢＬおよび基準配線ＳＬが配置される。
【００４７】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出／書込制御回路５０，６０とを備える。
【００４８】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端部におけるビット線ＢＬの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬに流す。
【００４９】
図２は、実施の形態１に従うメモリアレイ１０の構成を示すブロック図である。
【００５０】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態１に従う構成においては、各ＭＴＪメモリセルＭＣに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリセルの行にそれぞれ対応して行方向に沿って配置される。一方、ビット線ＢＬおよび基準配線ＳＬは、メモリセルの列にそれぞれ対応して、列方向に沿って配置される。
【００５１】
この結果、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、ビット線ＢＬ１〜ＢＬｍおよび基準配線ＳＬ１〜ＳＬｍが設けられる。なお、以下においては、ライトワード線、リードワード線、ビット線および基準配線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＳＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１のように表記するものとする。
【００５２】
ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓと結合する。これにより、ライトワード線ＷＷＬを選択状態（Ｈレベル，電源電圧Ｖｃｃ）に活性化した場合に、各ライトワード線にデータ書込電流Ｉｐを流すことができる。
【００５３】
図３は、実施の形態１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００５４】
図３を参照して、磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲからなるＭＴＪメモリセルに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが設けられる。
【００５５】
ＭＴＪメモリセルは、直列に結合された磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲを含む。すでに説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００５６】
アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。
アクセストランジスタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベル，電源電圧Ｖｃｃ）に活性化されるとターンオンして、ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気的に結合する。一方、リードワード線ＲＷＬが非選択状態（Ｌレベル，接地電圧Ｖｓｓ）に非活性化される場合には、アクセストランジスタＡＴＲはターンオフして、ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気的に遮断する。
【００５７】
磁気トンネル接合部ＭＴＪは、基準配線ＳＬとアクセストランジスタＡＴＲとの間に電気的に結合される。基準配線ＳＬは、接地電圧Ｖｓｓと結合される。したがって、アクセストランジスタＡＴＲのターンオンに応答して、ビット線ＢＬ〜アクセストランジスタＡＴＲ〜磁気トンネル接合部ＭＴＪ〜基準配線ＳＬの電流経路が形成される。この電流経路にセンス電流Ｉｓを流すことにより、磁気トンネル接合部ＭＴＪの記憶データのレベルに応じた電圧降下がビット線ＢＬに生じる。
【００５８】
ライトワード線ＷＷＬは、リードワード線ＲＷＬと平行に、磁気トンネル接合部ＭＴＪと近接して設けられる。データ書込時においては、ライトワード線ＷＷＬおよびビット線ＢＬにデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和によってＭＴＪメモリセルの記憶データのレベルが書換えられる。
【００５９】
このように、リードワード線ＲＷＬおよびライトワード線ＷＷＬは平行に配置される。ビット線ＢＬはリードワード線ＲＷＬおよびライトワード線ＷＷＬと交差する方向に配置され、基準配線ＳＬはビット線ＢＬと平行に配置される。
【００６０】
図４は、実施の形態１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。
【００６１】
まず、データ書込時の動作について説明する。
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。
【００６２】
リードワード線ＲＷＬは、データ書込時においては、活性化されず非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって、各ライトワード線ＷＷＬは、接地電圧Ｖｓｓと結合されているので、選択行のライトワード線ＷＷＬにはデータ書込電流Ｉｐが流される。一方、非選択行のライトワード線ＷＷＬには電流は流れない。
【００６３】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これにより、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。
【００６４】
この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、列デコーダ２５の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。
【００６５】
このようにデータ書込電流Ｉｐおよび±Ｉｗの方向を設定することによって、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択し、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができるので、既に説明したようにワード線電流制御回路４０の構成を簡略化することができる。
【００６６】
次にデータ読出時の動作ついて説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル）に維持される。また、データ読出時においては、ライトワード線ＷＷＬは活性化されることなく非選択状態（Ｌレベル）に維持されたままである。
【００６７】
データ読出動作前において、ビット線ＢＬはたとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。この状態からデータ読出が開始されて、選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。
【００６８】
これに応じて、ＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲを介して、接地電圧Ｖｓｓと結合された基準配線ＳＬとビット線ＢＬとの間にセンス電流Ｉｓの電流経路が形成される。センス電流Ｉｓにより、ＭＴＪメモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線ＢＬに生じる。図４においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にビット線ＢＬの電圧降下ΔＶ１は小さく、記憶データが“０”である場合のビット線ＢＬの電圧降下ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルに記憶されたデータのレベルを読出すことができる。
【００６９】
基準配線ＳＬの電圧レベルは、データ読出時において接地電圧Ｖｓｓに設定される。データ書込時においては、アクセストランジスタＡＴＲがターンオフされるため、基準配線ＳＬが磁気トンネル接合部ＭＴＪに特に影響を及ぼすことはない。よって、基準配線ＳＬの電圧レベルは、データ読出時と同様に接地電圧Ｖｓｓとすればよい。この結果、基準配線ＳＬは、接地電圧Ｖｓｓを供給するノードと、たとえば読出／書込制御回路５０もしくは６０内の領域において結合する態様とすればよい。
【００７０】
図５は、実施の形態１に従うＭＴＪメモリセルの配置を説明する構造図である。
【００７１】
図５を参照して、アクセストランジスタＡＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形成される。ビット線ＢＬは、第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲの一方のソース／ドレイン領域１１０と電気的に結合される。
【００７２】
他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２に設けられた金属配線、コンタクトホールに形成された金属膜１５０およびバリアメタル１４０を経由して、磁気トンネル接合部ＭＴＪと結合される。ライトワード線ＷＷＬは、磁気トンネル接合部と近接して第２の金属配線層Ｍ２に設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。
【００７３】
基準配線ＳＬは、独立した金属配線層である第３の金属配線層Ｍ３に配置される。基準配線ＳＬは、半導体基板上のいずれかのノードにおいて、接地電圧Ｖｓｓを供給するノードと結合される。
【００７４】
これにより、ＭＴＪメモリセルにおいて、磁気トンネル接合部ＭＴＪとビット線ＢＬとは直接的に結合されず、アクセストランジスタＡＴＲを介して結合される。これにより、各ビット線ＢＬは、対応するメモリセル列に属する多数の磁気トンネル接合部ＭＴＪと直接結合されず、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルとのみ電気的に結合される。このように、ビット線ＢＬの容量を抑制することができ、特にデータ読出時の動作を高速化できる。
【００７５】
［実施の形態１の変形例］
図６は、実施の形態１の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【００７６】
図６を参照して、実施の形態１の変形例に従うメモリアレイ１０においては、図２に示される構成と比較して、基準配線ＳＬが、メモリセル行に対応してＳＬ１〜ＳＬｎのｎ本設けられる点が異なる。その他の構成については、図２で説明したのと同様であるので詳細な説明は繰返さない。
【００７７】
図７は、実施の形態１の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００７８】
図７を参照して、実施の形態１と同様に、ＭＴＪメモリセルに対応してリードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが配置される。図３で説明したＭＴＪメモリセルの構成と比較して、実施の形態１の変形例に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪと結合される基準配線ＳＬがリードワード線ＲＷＬおよびライトワード線ＷＷＬと平行に配置される点が異なる。
【００７９】
図８は、実施の形態１の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【００８０】
図８を参照して、図５で説明した実施の形態１に従う構造と同様に、ビット線ＢＬおよびライトワード線ＷＷＬは、第１および第２の金属配線層Ｍ１およびＭ２にそれぞれ設けられる。実施の形態１の変形例においては、磁気トンネル接合部ＭＴＪと結合される基準配線ＳＬをリードワード線ＲＷＬおよびライトワード線ＷＷＬと平行に設けることによって、これらのワード線のうちの一方と同一配線層に配置することが可能となる。図８においては、基準配線ＳＬをライトワード線ＷＷＬとともに第２の金属配線層Ｍ２に配置する例を示している。
【００８１】
これにより、実施の形態１の変形例に従うＭＴＪメモリセルにおいては、基準配線ＳＬを配置するための新たな金属配線層（図５における第３の金属配線層Ｍ３）を設けることなく、基準配線ＳＬを配置できる。この結果、実施の形態１で説明したデータ読出の高速化に加えて、金属配線層数の削減による製造コストの低減をさらに図ることができる。
【００８２】
なお、実施の形態１の変形例に従うＭＴＪメモリセルは、実施例１に従うＭＴＪメモリセルと比較して、基準配線ＳＬの配置方向のみが異なるので、データ読出動作およびデータ書込動作は、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬの電圧および電流を図４の場合と同様に制御することによって実行することができる。
【００８３】
［実施の形態２］
図９は、実施の形態２に従うメモリアレイ１０の構成を示すブロック図である。
【００８４】
図９を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルを有する。各メモリセル行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、各メモリセル列に対応してビット線ＢＬが配置される。したがって、メモリアレイ１０全体では、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍが配置される。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。
【００８５】
実施の形態２においては、データ読出時に磁気トンネル接合部ＭＴＪを接地電圧Ｖｓｓと結合してセンス電流Ｉｓの経路を確保する基準配線ＳＬの機能を、ライトワード線ＷＷＬに共有させることによって、配線層の削減を図る。
【００８６】
図１０は、実施の形態２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００８７】
図１０を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとライトワード線ＷＷＬとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲとビット線ＢＬとの間に結合される。アクセストランジスタＡＴＲのゲートは、リードワード線ＲＷＬと結合される。
【００８８】
ライトワード線ＷＷＬは、データ読出時において、接地電圧Ｖｓｓに設定される。これにより、データ読出時においてリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されると、アクセストランジスタＡＴＲがターンオンして、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトワード線ＷＷＬの経路にセンス電流Ｉｓを流すことができる。
【００８９】
一方、データ書込時においては、アクセストランジスタＡＴＲをターンオフして、ビット線ＢＬおよびライトワード線ＷＷＬにデータ書込電流を流すことによって磁気トンネル接合部ＭＴＪに書込まれる記憶データのレベルに対応した磁界を発生することができる。
【００９０】
図１１は、実施の形態２に従うＭＴＪメモリセルの配置を説明する構造図である。
【００９１】
図１１を参照して、ライトワード線ＷＷＬおよびビット線ＢＬは第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。
【００９２】
ライトワード線ＷＷＬを、データ読出時において接地電圧Ｖｓｓに設定することによって、基準配線ＳＬを設けることなく、２層の金属配線層Ｍ１およびＭ２によって、ＭＴＪメモリセルを配置することができる。この結果、金属配線層の数を削減して製造コストを低減できる。
【００９３】
次に、実施の形態２に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する。
【００９４】
再び図４を参照して、データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）のままに維持される。ワード線電流制御回路４０によって、各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合されるので、データ読出時において、ライトワード線ＷＷＬの電圧レベルは基準配線ＳＬの電圧レベルと同じく接地電圧Ｖｓｓである。一方、データ書込時において、基準配線ＳＬには電流が流れず、またＭＴＪメモリセルに対して磁界を発生させることもない。
【００９５】
したがって、基準配線ＳＬを省略しても、ライトワード線ＷＷＬ、リードワード線ＲＷＬおよびビット線ＢＬの電圧と電流とを図４と同様に設定することによって、実施の形態２に従うＭＴＪメモリセルに対してデータ読出およびデータ書込動作を実行することが可能である。
【００９６】
［実施の形態２の変形例］
図１２は、実施の形態２の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【００９７】
図１２を参照して、実施の形態２の変形例においても、ｎ行×ｍ列に配置されたＭＴＪメモリセルの各行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが設けられ、各列に対してビット線ＢＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍが設けられる。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。
【００９８】
図１３は、実施の形態２の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００９９】
図１３を参照して、ビット線ＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。リードワード線ＲＷＬとライトワード線ＷＷＬは平行に配置され、ビット線ＢＬは、これらのワード線と交差する方向に配置される。
【０１００】
図１４は、実施の形態２の変形例に従うＭＴＪメモリセルの配置を示す構造図である。
【０１０１】
図１４を参照して、ビット線ＢＬおよびライトワード線ＷＷＬは、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬ２と直接結合される。これにより、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの間隔を狭くすることができるので、データ書込時において両者間の磁気カップリングを大きく設定することができる。この結果、ライトワード線を流れるデータ書込電流Ｉｐを小さくすることができ、磁気ノイズの発生を抑制できる。
【０１０２】
データ書込時およびデータ読出時における、ライトワード線ＷＷＬ、リードワード線ＲＷＬおよびビット線ＢＬの電圧と電流との設定は、実施の形態２の場合と同様であるので、詳細な説明は繰り返さない。このように実施の形態２の変形例に従う構成においても、基準配線ＳＬを省略して、２つの金属配線層Ｍ１およびＭ２を用いてＭＴＪメモリセルを配置できる。
【０１０３】
また、ビット線ＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される構成となっているので、各ビット線ＢＬは、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルとのみ電気的に結合される。この結果、実施の形態１と同様に、ビット線ＢＬの容量を抑制することができ、特にデータ読出時の動作を高速化できる。
【０１０４】
［実施の形態３］
図１５は、実施の形態３に従うメモリアレイ１０の構成を示すブロック図である。
【０１０５】
図１５を参照して、実施の形態３においては、ｎ行×ｍ列に配置されたＭＴＪメモリセルの各行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが設けられる。一方、ビット線は、データ読出に用いられるリードビット線ＲＢＬと、データ書込に用いられるライトビット線ＷＢＬとに分割されて、各メモリセル列に対応して配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｍが設けられる。
【０１０６】
なお、ライトビット線およびリードビット線についても、総括的に表現する場合には、符号ＷＢＬおよびＲＢＬをそれぞれ用いて表記することとし、特定のライトビット線およびリードビット線を示す場合には、これらの符号に添字を付してＷＢＬ１，ＲＢＬ１のように表記するものとする。
【０１０７】
ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。読出／書込制御回路５０および６０は、リードビット線ＲＢＬおよびライトビット線ＷＢＬの両端の電圧を制御する。
【０１０８】
図１６は、実施の形態３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０１０９】
図１６を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとリードビット線ＲＢＬとの間に電気的に結合される。すなわち、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。
【０１１０】
磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲおよびライトビット線ＷＢＬと結合される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、リードビット線ＲＢＬおよびライトビット線ＷＢＬとそれぞれ交差する方向に設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。
【０１１１】
図１７は、実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第１の動作例を説明するタイミングチャートである。
【０１１２】
まずデータ書込時の動作について説明する。
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。ワード線電流制御回路４０によって各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合されているので、選択行においてライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
【０１１３】
ライトビット線ＷＢＬは、データ書込時前にLレベル（接地電圧）にプリチャージされた状態から、図４で説明したデータ書込時におけるビット線ＢＬの電圧と同様に制御される。これにより、書込まれる記憶データのデータレベルに応じたデータ書込電流±Ｉｗをライトビット線ＷＢＬに流すことができる。この結果、図４の場合と同様に、ＭＴＪメモリセルに対してデータ書込を実行することができる。
【０１１４】
一方、リードワード線ＲＷＬは、データ書込時においては、非選択状態（Ｌレベル）のままに維持される。リードビット線ＲＢＬは、高電圧状態（Ｖｃｃ）にプリチャージされる。アクセストランジスタＡＴＲがターンオフ状態を維持するので、データ書込時においてリードビット線ＲＢＬには電流が流れない。
【０１１５】
次に、データ読出時の動作を説明する。
データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）に維持され、その電圧レベルはワード線電流制御回路４０によって接地電圧Ｖｓｓに固定される。
【０１１６】
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。リードビット線ＲＢＬは、データ読出前において高電圧状態（Ｖｃｃ）にプリチャージされる。
【０１１７】
読出／書込制御回路５０および６０は、データ読出時において、ライトビット線ＷＢＬを接地電圧Ｖｓｓに設定するとともに、データ読出を実行するための一定量のセンス電流Ｉｓをリードビット線ＲＢＬに供給する。
【０１１８】
この状態で、リードワード線ＲＷＬの活性化に応答したアクセストランジスタＡＴＲをターンオンすることにより、センス電流Ｉｓの電流経路がＭＴＪメモリセルに形成される。この結果、記憶データに応じた電圧降下がリードビット線ＲＢＬに現われる。これにより、図４に示したのと同様のデータ読出動作を実行することが可能となる。
【０１１９】
このように、データ書込時を含む、データ読出時以外におけるリードビット線ＲＢＬの電圧を、データ読出時におけるプリチャージ電圧と一致させているので（図１７の例では、電源電圧Ｖｃｃ）、データ読出前に新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
【０１２０】
同様に、データ書込時以外におけるライトビット線ＷＢＬの電圧を、データ読出時においてセンス電流経路を形成するために設定される電圧（図１７の例では、接地電圧Ｖｓｓ）と一致させることによって、データ読出時にライトビット線ＷＢＬの電圧を変化させる必要がないため、データ読出を高速化できる。
【０１２１】
図１８は、実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第２の動作例を説明するタイミングチャートである。
【０１２２】
図１８においては、リードビット線ＲＢＬのプリチャージ電圧およびデータ書込時以外におけるライトビット線ＷＢＬの電圧は、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃにそれぞれ設定される。すなわち、リードビット線ＲＢＬのプリチャージ電圧とデータ書込時以外におけるライトビット線ＷＢＬの電圧とは、図１７の場合と入換えて設定される。
【０１２３】
図１８における、その他の部分の電圧および電流波形は、図１７の場合と同様であるので、詳細な説明は繰り返さない。このような電圧設定としても、データ読出時において、アクセストランジスタＡＴＲのターンオンに応答して、センス電流Ｉｓの電流経路をＭＴＪメモリセルに形成することができる。
【０１２４】
したがって、データ読出時にリードビット線ＲＢＬに生じる電圧変化の極性は図１７の場合とは逆となるが、データ読出動作およびデータ書込動作を実行することが可能である。
【０１２５】
また、図１７の場合と同様に、データ読出前における、リードビット線ＲＢＬのプリチャージ動作およびライトビット線ＷＢＬの電圧変化を行なう必要がないため、データ読出の高速化を図ることができる。
【０１２６】
図１９は、実施の形態３に従うＭＴＪメモリセルの配置を示す構造図である。
図１９を参照して、リードビット線ＲＢＬは第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。ライトワード線ＷＷＬは第２の金属配線層Ｍ２に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと結合されて第３の金属配線層Ｍ３に形成される。ＭＴＪメモリセルは、第１および第２の金属配線層Ｍ１，Ｍ２、金属膜１５０およびバリアメタル１４０を介してアクセストランジスタＡＴＲのソース／ドレイン領域１２０と結合される。
【０１２７】
このように、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して、データ読出の対象となるＭＴＪメモリセルの磁気トンネル接合部ＭＴＪのみと接続することができる。これにより、リードビット線ＲＢＬの容量を抑制して、データ読出時の動作を高速化できる。
【０１２８】
また、ライトビット線ＷＢＬについては、磁気トンネル接合部ＭＴＪとの間隔を狭くすることができるので、データ書込時における磁気カップリングを大きく設定して、データ書込時にライトビット線ＷＢＬを流れるデータ書込電流±Ｉｗの電流値を小さくすることができる。この結果、磁気ノイスの抑制がさらに可能となる。
【０１２９】
［実施の形態３の変形例］
図２０は、実施の形態３の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【０１３０】
図２０を参照して、実施の形態３の変形例においても、ビット線はライトビット線ＷＢＬとリードビット線ＲＢＬとに分割され、ＭＴＪメモリセルのそれぞれの列に対応してリードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｍが配置される。また、ＭＴＪメモリセルの行のそれぞれに対応してリードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。実施の形態３の変形例においては、各ＭＴＪメモリセルにおける接続態様が実施の形態３の場合と異なる。
【０１３１】
図２１は、実施の形態３の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０１３２】
図２１を参照して、実施の形態３の変形例に従うＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲは、リードビット線ＲＢＬと磁気トンネル接合部ＭＴＪとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲおよびライトワード線ＷＷＬの間に結合される。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。
【０１３３】
図１７で説明したように、データ読出時におけるライトワード線ＷＷＬの電圧レベルは接地電圧Ｖｓｓに設定されるので、ライトワード線ＷＷＬをライトビット線ＷＢＬに代えて磁気トンネル接合部ＭＴＪと結合することができる。これによりデータ読出時においては、リードワード線ＲＷＬの活性化に応答して、アクセストランジスタＡＴＲがターンオンして、リードビット線ＲＢＬ〜アクセストランジスタＡＴＲ〜磁気トンネル接合部ＭＴＪ〜ライトワード線ＷＷＬの間にセンス電流Ｉｓの電流経路を形成できる。これにより、磁気トンネル接合部ＭＴＪの記憶データに応じた電圧降下をリードビット線ＲＢＬに生じさせることができる。
【０１３４】
一方、データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬをそれぞれ流れるデータ書込電流によって、互いに直交する磁界を磁気トンネル接合部ＭＴＪに発生することができる。
【０１３５】
したがって、実施の形態３の変形例に従うＭＴＪメモリセルに対するデータ書込およびデータ読出動作は、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬの電圧および電流を図１７もしくは図１８と同様に設定することによって実行できる。
【０１３６】
図２２は、実施の形態３の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【０１３７】
図２２を参照して、実施の形態３の変形例においては、ライトビット線ＷＢＬは、他の配線やＭＴＪメモリセルと結合させる必要がないので、磁気トンネル接合部ＭＴＪとの磁気カップリングの向上を優先して自由に配置することができる。ライトビット線ＷＢＬは、たとえば図１９に示すように第２の金属配線層Ｍ２を用いて、磁気トンネル接合部ＭＴＪの直下に配置される。
【０１３８】
ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３に配置される。リードワード線ＲＷＬ、アクセストランジスタＡＴＲおよびリードビット線ＲＢＬの配置については図１９と同様であるので説明は繰返さない。
【０１３９】
このような構成とすることにより、リードビット線ＲＢＬをアクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合するので、リードビット線ＲＢＬを同一メモリセル列に属する多数の磁気トンネル接合部ＭＴＪと直接接続することなく、リードビット線ＲＢＬの容量を抑制できる。この結果、データ読出動作を高速化できる。
【０１４０】
また、磁気トンネル接合部ＭＴＪとライトワード線ＷＷＬとの間隔を狭くできるので、データ書込時における磁気カップリングを大きくすることができ、ライトワード線ＷＷＬのデータ書込電流Ｉｐの電流量を小さく設定することができる。ライトワード線ＷＷＬおよびライトビット線ＷＢＬを流れるデータ書込電流の電流量を抑制することによって、磁気ノイズの抑制をさらに図ることができる。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４２】
【発明の効果】
請求項１、２、および４記載の薄膜磁性体記憶装置は、データ読出の対象として選択された行に対応する磁性体メモリセルのみがデータ線と接続される構成を有するので、データ線の容量を低減してデータ読出を高速に行なえる。
【０１４３】
請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、金属配線層数を抑制して製造コスト低減を図ることができる。
【０１４４】
請求項５記載の薄膜磁性体記憶装置は、基準配線を設けることなく、データ読出時に記憶部を第２の電圧と結合してデータ読出電流の経路を確保できるので、より少ない配線数によって、請求項１記載の薄膜磁性体記憶装置と同様にデータ線の容量を低減してデータ読出を高速に行なえる。
【０１４５】
請求項６および７に記載の薄膜磁性体記憶装置は、データ読出時に書込ワード線によって記憶部を所定電圧と結合してデータ読出電流の経路を確保できるので、より少ない金属配線層数によって半導体基板上に形成することができる。
【０１４６】
請求項８に記載の薄膜磁性体記憶装置は、データ読出の対象として選択された行に対応する磁性体メモリセルのみが読出データ線と接続される構成を有するので、読出データ線の容量を低減してデータ読出を高速に行なえる。
【０１４７】
請求項９記載の薄膜磁性体記憶装置は、書込データ線を磁性体メモリセルと結合する必要がないので、書込データ線の配置の自由度が高くなる。この結果、書込データ線と磁性体メモリセルとの間の磁気カップリングを向上させる配置を採用して、請求項８記載の薄膜磁性体記憶装置と同様に読出データ線の容量を低減してデータ読出を高速に行なえるのに加えて、データ書込電流の抑制による低消費電力化を図ることができる。
【０１４８】
請求項１０記載の薄膜磁性体記憶装置は、書込データ線を磁性体メモリセルに近接して配置できるのでデータ書込時における磁気カップリングを向上することができる。この結果、請求項８または９に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流を抑制して低消費電力化を図ることができる。
【０１４９】
請求項１１記載の薄膜磁性体記憶装置は、データ読出前において、複数の読出データ線に対する新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
【０１５０】
請求項１２記載の薄膜磁性体記憶装置は、データ読出前において、複数の書込データ線の電圧を変化させる必要がないため、データ読出を高速化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイ１０の構成を示すブロック図である。
【図３】 実施の形態１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図４】 実施の形態１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。
【図５】 実施の形態１に従うＭＴＪメモリセルの配置を説明する構造図である。
【図６】 実施の形態１の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図７】 実施の形態１の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図８】 実施の形態１の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【図９】 実施の形態２に従うメモリアレイ１０の構成を示すブロック図である。
【図１０】 実施の形態２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１１】 実施の形態２に従うＭＴＪメモリセルの配置を説明する構造図である。
【図１２】 実施の形態２の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図１３】 実施の形態２の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１４】 実施の形態２の変形例に従うＭＴＪメモリセルの配置を示す構造図である。
【図１５】 実施の形態３に従うメモリアレイ１０の構成を示すブロック図である。
【図１６】 実施の形態３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１７】 実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第１の動作例を説明するタイミングチャートである。
【図１８】 実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第２の動作例を説明するタイミングチャートである。
【図１９】 実施の形態３に従うＭＴＪメモリセルの配置を示す構造図である。
【図２０】 実施の形態３の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図２１】 実施の形態３の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図２２】 実施の形態３の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【図２３】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図２４】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２５】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２６】 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２７】 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【図２８】 半導体基板上に配置されたＭＴＪメモリセルの構造図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、ＡＴＲ アクセストランジスタ、ＢＬ ビット線、ＦＬ 自由磁気層、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビット線、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＶＬ 固定磁気層、ＷＢＬ ライトビット線、ＷＷＬ ライトワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２３は、磁気トンネル接合部を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２３を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２４を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に固定磁気層とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に自由磁気層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１１】
図２５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２５を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２６を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。
【００１９】
【発明が解決しようとする課題】
図２７は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【００２０】
図２７を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図２７においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２１】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとを配置する必要がある。このように、ＭＴＪメモリセルに対しては、読出動作と書込動作とのそれぞれに対応して独立したワード線を設ける構成が一般的である。
【００２２】
図２８は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２８を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００２３】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２４】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとは独立の配線として設けられる。また、ライトワード線ＷＷＬおよびビット線ＢＬは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線ＢＬおよびライトワード線ＷＷＬは金属配線を用いて形成される。
【００２５】
一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されていた。
【００２６】
このように、ＭＴＪメモリセルを半導体基板上に集積し配置する場合には、データ書込用のライトワード線のために配線層を１層余分に設ける必要があり、金属配線層数の増加に伴うプロセス工程の複雑化に起因する製造コストの上昇を招いていた。
【００２７】
また、ビット線ＢＬ１〜ＢＬｍの各々には、同一メモリセル列に属する多数のＭＴＪメモリセルが常時接続されているので、ビット線容量が増大してしまう。
この結果、特にデータ読出動作の高速化を図ることが困難となってしまう。
【００２８】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルを有するＭＲＡＭデバイスにおいて、データ読出動作の高速化および、配線層数の減少による製造コスト低減を図ることである。
【００２９】
【課題を解決するための手段】
請求項１記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の各々は、対応する列に属する複数の磁性体メモリセルにおいて、メモリセル選択ゲートを介して記憶部と電気的に結合される。さらに、複数のデータ線は、データ読出の実行前において第１の電圧に設定され、薄膜磁性体記憶装置は、各記憶部を第１の電圧よりも低い第２の電圧と結合するための複数の基準配線をさらに備える。
【００３１】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の基準配線は、複数の書込ワード線および複数の読出ワード線と同一の方向に沿って配置される。
【００３２】
請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、半導体基板上に形成され、複数の基準配線は、複数の書込ワード線および複数の読出ワード線の少なくとも一方と同一の金属配線層に形成される。
【００３３】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数の基準配線は、複数の書込ワード線および複数の読出ワード線と交差する方向に沿って配置される。
【００３４】
請求項５記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の各々は、対応する列に属する複数の磁性体メモリセルにおいて、メモリセル選択ゲートを介して記憶部と電気的に結合される。そして、複数のデータ線の電圧レベルはデータ読出の実行前において第１の電圧に設定され、複数の書込ワード線の電圧レベルはデータ読出時において非活性化されて第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込ワード線の対応する１つとの間に電気的に結合される。
【００３５】
請求項６記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線をさらに備え、複数の書込ワード線の各々は、対応する行に属する複数の磁性体メモリセルにおいてメモリセル選択ゲートを介して記憶部と電気的に結合されるとともに、データ読出時において非活性化されて所定電圧に設定され、行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時およびデータ読出時のそれぞれにおいて第２のデータ書込電流およびデータ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、複数のデータ線の電圧レベルは、データ読出の実行前において所定電圧よりも高い電圧に設定される。
【００３６】
請求項７記載の薄膜磁性体記憶装置は、請求項６記載の薄膜磁性体記憶装置であって、複数の金属配線層を伴って半導体基板上に形成され、複数のデータ線は、複数の書込ワード線が配置される複数の金属配線層の１つよりも上層に形成される複数の金属配線層の他の１つに配置される。
【００３７】
請求項８記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備え、複数の読出データ線の各々は、対応する列に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。そして、複数の読出データ線は、データ読出の実行前において第１の電圧に設定され、複数の書込データ線の電圧レベルは、データ読出時において第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込データ線の対応する１つとの間に電気的に結合される。
【００３９】
請求項９記載の薄膜磁性体記憶装置は、行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、データ読出時において記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、行に対応してそれぞれ設けられ、データ読出時において行選択結果に応じて対応するメモリセル選択ゲートを作動させるための複数の読出ワード線と、磁性体メモリセルの列に対応してそれぞれ設けられ、データ書込時において第２のデータ書込電流を流すための複数の書込データ線と、列に対応してそれぞれ設けられ、データ読出時においてデータ読出電流を流すための複数の読出データ線とをさらに備え、複数の読出データ線の各々は、対応する列に属する複数の記憶部の各々と各メモリセル選択ゲートを介して電気的に結合される。そして、複数の読出データ線は、データ読出の実行前において第１の電圧に設定され、複数の書込ワード線は、データ読出時において第１の電圧よりも低い第２の電圧に設定され、各記憶部は、対応するメモリセル選択ゲートと複数の書込ワード線の対応する１つとの間に電気的に結合される。
【００４０】
請求項１０記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、複数の金属配線層を伴って半導体基板上に形成され、複数の書込データ線は、複数の読出データ線が配置される複数の金属配線層の１つよりも、記憶部との距離が短い複数の金属配線層の他の１つに配置される。
【００４１】
請求項１１記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、データ読出時以外における複数の読出データ線の電圧は、第１の電圧に設定される。
【００４２】
請求項１２記載の薄膜磁性体記憶装置は、請求項８または９に記載の薄膜磁性体記憶装置であって、データ書込時以外における前記複数の書込データ線の電圧は、第２の電圧に設定される。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４５】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４６】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、ｎ行×ｍ列に行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後に詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線ＢＬおよび基準配線ＳＬが配置される。
【００４７】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を流すためのの読出／書込制御回路５０，６０とを備える。
【００４８】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端部におけるビット線ＢＬの電圧レベルを制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬに流す。
【００４９】
図２は、実施の形態１に従うメモリアレイ１０の構成を示すブロック図である。
【００５０】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配置された複数のＭＴＪメモリセルＭＣを有する。実施の形態１に従う構成においては、各ＭＴＪメモリセルＭＣに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが配置される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、メモリセルの行にそれぞれ対応して行方向に沿って配置される。一方、ビット線ＢＬおよび基準配線ＳＬは、メモリセルの列にそれぞれ対応して、列方向に沿って配置される。
【００５１】
この結果、メモリアレイ１０全体においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、ビット線ＢＬ１〜ＢＬｍおよび基準配線ＳＬ１〜ＳＬｍが設けられる。なお、以下においては、ライトワード線、リードワード線、ビット線および基準配線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬおよびＳＬをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１のように表記するものとする。
【００５２】
ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓと結合する。これにより、ライトワード線ＷＷＬを選択状態（Ｈレベル，電源電圧Ｖｃｃ）に活性化した場合に、各ライトワード線にデータ書込電流Ｉｐを流すことができる。
【００５３】
図３は、実施の形態１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００５４】
図３を参照して、磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲからなるＭＴＪメモリセルに対して、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが設けられる。
【００５５】
ＭＴＪメモリセルは、直列に結合された磁気トンネル接合部ＭＴＪおよびアクセストランジスタＡＴＲを含む。すでに説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果トランジスタであるＭＯＳトランジスタが代表的に適用される。
【００５６】
アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。
アクセストランジスタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレベル，電源電圧Ｖｃｃ）に活性化されるとターンオンして、ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気的に結合する。一方、リードワード線ＲＷＬが非選択状態（Ｌレベル，接地電圧Ｖｓｓ）に非活性化される場合には、アクセストランジスタＡＴＲはターンオフして、ビット線ＢＬと磁気トンネル接合部ＭＴＪとを電気的に遮断する。
【００５７】
磁気トンネル接合部ＭＴＪは、基準配線ＳＬとアクセストランジスタＡＴＲとの間に電気的に結合される。基準配線ＳＬは、接地電圧Ｖｓｓと結合される。したがって、アクセストランジスタＡＴＲのターンオンに応答して、ビット線ＢＬ〜アクセストランジスタＡＴＲ〜磁気トンネル接合部ＭＴＪ〜基準配線ＳＬの電流経路が形成される。この電流経路にセンス電流Ｉｓを流すことにより、磁気トンネル接合部ＭＴＪの記憶データのレベルに応じた電圧降下がビット線ＢＬに生じる。
【００５８】
ライトワード線ＷＷＬは、リードワード線ＲＷＬと平行に、磁気トンネル接合部ＭＴＪと近接して設けられる。データ書込時においては、ライトワード線ＷＷＬおよびビット線ＢＬにデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和によってＭＴＪメモリセルの記憶データのレベルが書換えられる。
【００５９】
このように、リードワード線ＲＷＬおよびライトワード線ＷＷＬは平行に配置される。ビット線ＢＬはリードワード線ＲＷＬおよびライトワード線ＷＷＬと交差する方向に配置され、基準配線ＳＬはビット線ＢＬと平行に配置される。
【００６０】
図４は、実施の形態１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。
【００６１】
まず、データ書込時の動作について説明する。
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。
【００６２】
リードワード線ＲＷＬは、データ書込時においては、活性化されず非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって、各ライトワード線ＷＷＬは、接地電圧Ｖｓｓと結合されているので、選択行のライトワード線ＷＷＬにはデータ書込電流Ｉｐが流される。一方、非選択行のライトワード線ＷＷＬには電流は流れない。
【００６３】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これにより、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。
【００６４】
この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、列デコーダ２５の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。
【００６５】
このようにデータ書込電流Ｉｐおよび±Ｉｗの方向を設定することによって、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択し、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができるので、既に説明したようにワード線電流制御回路４０の構成を簡略化することができる。
【００６６】
次にデータ読出時の動作ついて説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル）に維持される。また、データ読出時においては、ライトワード線ＷＷＬは活性化されることなく非選択状態（Ｌレベル）に維持されたままである。
【００６７】
データ読出動作前において、ビット線ＢＬはたとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。この状態からデータ読出が開始されて、選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。
【００６８】
これに応じて、ＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲを介して、接地電圧Ｖｓｓと結合された基準配線ＳＬとビット線ＢＬとの間にセンス電流Ｉｓの電流経路が形成される。センス電流Ｉｓにより、ＭＴＪメモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線ＢＬに生じる。図４においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にビット線ＢＬの電圧降下ΔＶ１は小さく、記憶データが“０”である場合のビット線ＢＬの電圧降下ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルに記憶されたデータのレベルを読出すことができる。
【００６９】
基準配線ＳＬの電圧レベルは、データ読出時において接地電圧Ｖｓｓに設定される。データ書込時においては、アクセストランジスタＡＴＲがターンオフされるため、基準配線ＳＬが磁気トンネル接合部ＭＴＪに特に影響を及ぼすことはない。よって、基準配線ＳＬの電圧レベルは、データ読出時と同様に接地電圧Ｖｓｓとすればよい。この結果、基準配線ＳＬは、接地電圧Ｖｓｓを供給するノードと、たとえば読出／書込制御回路５０もしくは６０内の領域において結合する態様とすればよい。
【００７０】
図５は、実施の形態１に従うＭＴＪメモリセルの配置を説明する構造図である。
【００７１】
図５を参照して、アクセストランジスタＡＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形成される。ビット線ＢＬは、第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲの一方のソース／ドレイン領域１１０と電気的に結合される。
【００７２】
他方のソース／ドレイン領域１２０は、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２に設けられた金属配線、コンタクトホールに形成された金属膜１５０およびバリアメタル１４０を経由して、磁気トンネル接合部ＭＴＪと結合される。ライトワード線ＷＷＬは、磁気トンネル接合部と近接して第２の金属配線層Ｍ２に設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。
【００７３】
基準配線ＳＬは、独立した金属配線層である第３の金属配線層Ｍ３に配置される。基準配線ＳＬは、半導体基板上のいずれかのノードにおいて、接地電圧Ｖｓｓを供給するノードと結合される。
【００７４】
これにより、ＭＴＪメモリセルにおいて、磁気トンネル接合部ＭＴＪとビット線ＢＬとは直接的に結合されず、アクセストランジスタＡＴＲを介して結合される。これにより、各ビット線ＢＬは、対応するメモリセル列に属する多数の磁気トンネル接合部ＭＴＪと直接結合されず、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルとのみ電気的に結合される。このように、ビット線ＢＬの容量を抑制することができ、特にデータ読出時の動作を高速化できる。
【００７５】
［実施の形態１の変形例］
図６は、実施の形態１の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【００７６】
図６を参照して、実施の形態１の変形例に従うメモリアレイ１０においては、図２に示される構成と比較して、基準配線ＳＬが、メモリセル行に対応してＳＬ１〜ＳＬｎのｎ本設けられる点が異なる。その他の構成については、図２で説明したのと同様であるので詳細な説明は繰返さない。
【００７７】
図７は、実施の形態１の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００７８】
図７を参照して、実施の形態１と同様に、ＭＴＪメモリセルに対応してリードワード線ＲＷＬ、ライトワード線ＷＷＬ、ビット線ＢＬおよび基準配線ＳＬが配置される。図３で説明したＭＴＪメモリセルの構成と比較して、実施の形態１の変形例に従うＭＴＪメモリセルにおいては、磁気トンネル接合部ＭＴＪと結合される基準配線ＳＬがリードワード線ＲＷＬおよびライトワード線ＷＷＬと平行に配置される点が異なる。
【００７９】
図８は、実施の形態１の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【００８０】
図８を参照して、図５で説明した実施の形態１に従う構造と同様に、ビット線ＢＬおよびライトワード線ＷＷＬは、第１および第２の金属配線層Ｍ１およびＭ２にそれぞれ設けられる。実施の形態１の変形例においては、磁気トンネル接合部ＭＴＪと結合される基準配線ＳＬをリードワード線ＲＷＬおよびライトワード線ＷＷＬと平行に設けることによって、これらのワード線のうちの一方と同一配線層に配置することが可能となる。図８においては、基準配線ＳＬをライトワード線ＷＷＬとともに第２の金属配線層Ｍ２に配置する例を示している。
【００８１】
これにより、実施の形態１の変形例に従うＭＴＪメモリセルにおいては、基準配線ＳＬを配置するための新たな金属配線層（図５における第３の金属配線層Ｍ３）を設けることなく、基準配線ＳＬを配置できる。この結果、実施の形態１で説明したデータ読出の高速化に加えて、金属配線層数の削減による製造コストの低減をさらに図ることができる。
【００８２】
なお、実施の形態１の変形例に従うＭＴＪメモリセルは、実施例１に従うＭＴＪメモリセルと比較して、基準配線ＳＬの配置方向のみが異なるので、データ読出動作およびデータ書込動作は、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬの電圧および電流を図４の場合と同様に制御することによって実行することができる。
【００８３】
［実施の形態２］
図９は、実施の形態２に従うメモリアレイ１０の構成を示すブロック図である。
【００８４】
図９を参照して、メモリアレイ１０は、ｎ行×ｍ列に配置されたＭＴＪメモリセルを有する。各メモリセル行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、各メモリセル列に対応してビット線ＢＬが配置される。したがって、メモリアレイ１０全体では、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍが配置される。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。
【００８５】
実施の形態２においては、データ読出時に磁気トンネル接合部ＭＴＪを接地電圧Ｖｓｓと結合してセンス電流Ｉｓの経路を確保する基準配線ＳＬの機能を、ライトワード線ＷＷＬに共有させることによって、配線層の削減を図る。
【００８６】
図１０は、実施の形態２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００８７】
図１０を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとライトワード線ＷＷＬとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲとビット線ＢＬとの間に結合される。アクセストランジスタＡＴＲのゲートは、リードワード線ＲＷＬと結合される。
【００８８】
ライトワード線ＷＷＬは、データ読出時において、接地電圧Ｖｓｓに設定される。これにより、データ読出時においてリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されると、アクセストランジスタＡＴＲがターンオンして、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライトワード線ＷＷＬの経路にセンス電流Ｉｓを流すことができる。
【００８９】
一方、データ書込時においては、アクセストランジスタＡＴＲをターンオフして、ビット線ＢＬおよびライトワード線ＷＷＬにデータ書込電流を流すことによって磁気トンネル接合部ＭＴＪに書込まれる記憶データのレベルに対応した磁界を発生することができる。
【００９０】
図１１は、実施の形態２に従うＭＴＪメモリセルの配置を説明する構造図である。
【００９１】
図１１を参照して、ライトワード線ＷＷＬおよびビット線ＢＬは第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。
【００９２】
ライトワード線ＷＷＬを、データ読出時において接地電圧Ｖｓｓに設定することによって、基準配線ＳＬを設けることなく、２層の金属配線層Ｍ１およびＭ２によって、ＭＴＪメモリセルを配置することができる。この結果、金属配線層の数を削減して製造コストを低減できる。
【００９３】
次に、実施の形態２に従うＭＴＪメモリセルに対するデータ読出およびデータ書込動作を説明する。
【００９４】
再び図４を参照して、データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）のままに維持される。ワード線電流制御回路４０によって、各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合されるので、データ読出時において、ライトワード線ＷＷＬの電圧レベルは基準配線ＳＬの電圧レベルと同じく接地電圧Ｖｓｓである。一方、データ書込時において、基準配線ＳＬには電流が流れず、またＭＴＪメモリセルに対して磁界を発生させることもない。
【００９５】
したがって、基準配線ＳＬを省略しても、ライトワード線ＷＷＬ、リードワード線ＲＷＬおよびビット線ＢＬの電圧と電流とを図４と同様に設定することによって、実施の形態２に従うＭＴＪメモリセルに対してデータ読出およびデータ書込動作を実行することが可能である。
【００９６】
［実施の形態２の変形例］
図１２は、実施の形態２の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【００９７】
図１２を参照して、実施の形態２の変形例においても、ｎ行×ｍ列に配置されたＭＴＪメモリセルの各行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが設けられ、各列に対してビット線ＢＬが配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎおよびビット線ＢＬ１〜ＢＬｍが設けられる。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。
【００９８】
図１３は、実施の形態２の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【００９９】
図１３を参照して、ビット線ＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬおよびアクセストランジスタＡＴＲの間に結合される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。リードワード線ＲＷＬとライトワード線ＷＷＬは平行に配置され、ビット線ＢＬは、これらのワード線と交差する方向に配置される。
【０１００】
図１４は、実施の形態２の変形例に従うＭＴＪメモリセルの配置を示す構造図である。
【０１０１】
図１４を参照して、ビット線ＢＬおよびライトワード線ＷＷＬは、第１の金属配線層Ｍ１および第２の金属配線層Ｍ２にそれぞれ配置される。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０と同一層に配置される。磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬ２と直接結合される。これにより、ライトワード線ＷＷＬと磁気トンネル接合部ＭＴＪとの間隔を狭くすることができるので、データ書込時において両者間の磁気カップリングを大きく設定することができる。この結果、ライトワード線を流れるデータ書込電流Ｉｐを小さくすることができ、磁気ノイズの発生を抑制できる。
【０１０２】
データ書込時およびデータ読出時における、ライトワード線ＷＷＬ、リードワード線ＲＷＬおよびビット線ＢＬの電圧と電流との設定は、実施の形態２の場合と同様であるので、詳細な説明は繰り返さない。このように実施の形態２の変形例に従う構成においても、基準配線ＳＬを省略して、２つの金属配線層Ｍ１およびＭ２を用いてＭＴＪメモリセルを配置できる。
【０１０３】
また、ビット線ＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合される構成となっているので、各ビット線ＢＬは、データ読出の対象となる、すなわち対応するリードワード線ＲＷＬが選択状態（Ｈレベル）に活性化されたメモリセル行に属するＭＴＪメモリセルとのみ電気的に結合される。この結果、実施の形態１と同様に、ビット線ＢＬの容量を抑制することができ、特にデータ読出時の動作を高速化できる。
【０１０４】
［実施の形態３］
図１５は、実施の形態３に従うメモリアレイ１０の構成を示すブロック図である。
【０１０５】
図１５を参照して、実施の形態３においては、ｎ行×ｍ列に配置されたＭＴＪメモリセルの各行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが設けられる。一方、ビット線は、データ読出に用いられるリードビット線ＲＢＬと、データ書込に用いられるライトビット線ＷＢＬとに分割されて、各メモリセル列に対応して配置される。したがって、メモリアレイ１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード線ＷＷＬ１〜ＷＷＬｎ、リードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｍが設けられる。
【０１０６】
なお、ライトビット線およびリードビット線についても、総括的に表現する場合には、符号ＷＢＬおよびＲＢＬをそれぞれ用いて表記することとし、特定のライトビット線およびリードビット線を示す場合には、これらの符号に添字を付してＷＢＬ１，ＲＢＬ１のように表記するものとする。
【０１０７】
ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。読出／書込制御回路５０および６０は、リードビット線ＲＢＬおよびライトビット線ＷＢＬの両端の電圧を制御する。
【０１０８】
図１６は、実施の形態３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０１０９】
図１６を参照して、アクセストランジスタＡＴＲは、磁気トンネル接合部ＭＴＪとリードビット線ＲＢＬとの間に電気的に結合される。すなわち、リードビット線ＲＢＬは、アクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと電気的に結合される。
【０１１０】
磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲおよびライトビット線ＷＢＬと結合される。リードワード線ＲＷＬおよびライトワード線ＷＷＬは、リードビット線ＲＢＬおよびライトビット線ＷＢＬとそれぞれ交差する方向に設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲートと結合される。
【０１１１】
図１７は、実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第１の動作例を説明するタイミングチャートである。
【０１１２】
まずデータ書込時の動作について説明する。
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。ワード線電流制御回路４０によって各ライトワード線ＷＷＬは接地電圧Ｖｓｓと結合されているので、選択行においてライトワード線ＷＷＬにデータ書込電流Ｉｐが流れる。
【０１１３】
ライトビット線ＷＢＬは、データ書込時前にLレベル（接地電圧）にプリチャージされた状態から、図４で説明したデータ書込時におけるビット線ＢＬの電圧と同様に制御される。これにより、書込まれる記憶データのデータレベルに応じたデータ書込電流±Ｉｗをライトビット線ＷＢＬに流すことができる。この結果、図４の場合と同様に、ＭＴＪメモリセルに対してデータ書込を実行することができる。
【０１１４】
一方、リードワード線ＲＷＬは、データ書込時においては、非選択状態（Ｌレベル）のままに維持される。リードビット線ＲＢＬは、高電圧状態（Ｖｃｃ）にプリチャージされる。アクセストランジスタＡＴＲがターンオフ状態を維持するので、データ書込時においてリードビット線ＲＢＬには電流が流れない。
【０１１５】
次に、データ読出時の動作を説明する。
データ読出時においては、ライトワード線ＷＷＬは非選択状態（Ｌレベル）に維持され、その電圧レベルはワード線電流制御回路４０によって接地電圧Ｖｓｓに固定される。
【０１１６】
ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。リードビット線ＲＢＬは、データ読出前において高電圧状態（Ｖｃｃ）にプリチャージされる。
【０１１７】
読出／書込制御回路５０および６０は、データ読出時において、ライトビット線ＷＢＬを接地電圧Ｖｓｓに設定するとともに、データ読出を実行するための一定量のセンス電流Ｉｓをリードビット線ＲＢＬに供給する。
【０１１８】
この状態で、リードワード線ＲＷＬの活性化に応答したアクセストランジスタＡＴＲをターンオンすることにより、センス電流Ｉｓの電流経路がＭＴＪメモリセルに形成される。この結果、記憶データに応じた電圧降下がリードビット線ＲＢＬに現われる。これにより、図４に示したのと同様のデータ読出動作を実行することが可能となる。
【０１１９】
このように、データ書込時を含む、データ読出時以外におけるリードビット線ＲＢＬの電圧を、データ読出時におけるプリチャージ電圧と一致させているので（図１７の例では、電源電圧Ｖｃｃ）、データ読出前に新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
【０１２０】
同様に、データ書込時以外におけるライトビット線ＷＢＬの電圧を、データ読出時においてセンス電流経路を形成するために設定される電圧（図１７の例では、接地電圧Ｖｓｓ）と一致させることによって、データ読出時にライトビット線ＷＢＬの電圧を変化させる必要がないため、データ読出を高速化できる。
【０１２１】
図１８は、実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第２の動作例を説明するタイミングチャートである。
【０１２２】
図１８においては、リードビット線ＲＢＬのプリチャージ電圧およびデータ書込時以外におけるライトビット線ＷＢＬの電圧は、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃにそれぞれ設定される。すなわち、リードビット線ＲＢＬのプリチャージ電圧とデータ書込時以外におけるライトビット線ＷＢＬの電圧とは、図１７の場合と入換えて設定される。
【０１２３】
図１８における、その他の部分の電圧および電流波形は、図１７の場合と同様であるので、詳細な説明は繰り返さない。このような電圧設定としても、データ読出時において、アクセストランジスタＡＴＲのターンオンに応答して、センス電流Ｉｓの電流経路をＭＴＪメモリセルに形成することができる。
【０１２４】
したがって、データ読出時にリードビット線ＲＢＬに生じる電圧変化の極性は図１７の場合とは逆となるが、データ読出動作およびデータ書込動作を実行することが可能である。
【０１２５】
また、図１７の場合と同様に、データ読出前における、リードビット線ＲＢＬのプリチャージ動作およびライトビット線ＷＢＬの電圧変化を行なう必要がないため、データ読出の高速化を図ることができる。
【０１２６】
図１９は、実施の形態３に従うＭＴＪメモリセルの配置を示す構造図である。
図１９を参照して、リードビット線ＲＢＬは第１の金属配線層Ｍ１に形成されて、アクセストランジスタＡＴＲのソース／ドレイン領域１１０と結合される。ライトワード線ＷＷＬは第２の金属配線層Ｍ２に配置される。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと結合されて第３の金属配線層Ｍ３に形成される。ＭＴＪメモリセルは、第１および第２の金属配線層Ｍ１，Ｍ２、金属膜１５０およびバリアメタル１４０を介してアクセストランジスタＡＴＲのソース／ドレイン領域１２０と結合される。
【０１２７】
このように、リードビット線ＲＢＬは、磁気トンネル接合部ＭＴＪと直接結合されず、アクセストランジスタＡＴＲを介して、データ読出の対象となるＭＴＪメモリセルの磁気トンネル接合部ＭＴＪのみと接続することができる。これにより、リードビット線ＲＢＬの容量を抑制して、データ読出時の動作を高速化できる。
【０１２８】
また、ライトビット線ＷＢＬについては、磁気トンネル接合部ＭＴＪとの間隔を狭くすることができるので、データ書込時における磁気カップリングを大きく設定して、データ書込時にライトビット線ＷＢＬを流れるデータ書込電流±Ｉｗの電流値を小さくすることができる。この結果、磁気ノイスの抑制がさらに可能となる。
【０１２９】
［実施の形態３の変形例］
図２０は、実施の形態３の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【０１３０】
図２０を参照して、実施の形態３の変形例においても、ビット線はライトビット線ＷＢＬとリードビット線ＲＢＬとに分割され、ＭＴＪメモリセルのそれぞれの列に対応してリードビット線ＲＢＬ１〜ＲＢＬｍおよびライトビット線ＷＢＬ１〜ＷＢＬｍが配置される。また、ＭＴＪメモリセルの行のそれぞれに対応してリードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。実施の形態３の変形例においては、各ＭＴＪメモリセルにおける接続態様が実施の形態３の場合と異なる。
【０１３１】
図２１は、実施の形態３の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【０１３２】
図２１を参照して、実施の形態３の変形例に従うＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲは、リードビット線ＲＢＬと磁気トンネル接合部ＭＴＪとの間に電気的に結合される。磁気トンネル接合部ＭＴＪは、アクセストランジスタＡＴＲおよびライトワード線ＷＷＬの間に結合される。アクセストランジスタＡＴＲのゲートはリードワード線ＲＷＬと結合される。
【０１３３】
図１７で説明したように、データ読出時におけるライトワード線ＷＷＬの電圧レベルは接地電圧Ｖｓｓに設定されるので、ライトワード線ＷＷＬをライトビット線ＷＢＬに代えて磁気トンネル接合部ＭＴＪと結合することができる。これによりデータ読出時においては、リードワード線ＲＷＬの活性化に応答して、アクセストランジスタＡＴＲがターンオンして、リードビット線ＲＢＬ〜アクセストランジスタＡＴＲ〜磁気トンネル接合部ＭＴＪ〜ライトワード線ＷＷＬの間にセンス電流Ｉｓの電流経路を形成できる。これにより、磁気トンネル接合部ＭＴＪの記憶データに応じた電圧降下をリードビット線ＲＢＬに生じさせることができる。
【０１３４】
一方、データ書込時においては、ライトワード線ＷＷＬおよびライトビット線ＷＢＬをそれぞれ流れるデータ書込電流によって、互いに直交する磁界を磁気トンネル接合部ＭＴＪに発生することができる。
【０１３５】
したがって、実施の形態３の変形例に従うＭＴＪメモリセルに対するデータ書込およびデータ読出動作は、リードワード線ＲＷＬ、ライトワード線ＷＷＬ、リードビット線ＲＢＬおよびライトビット線ＷＢＬの電圧および電流を図１７もしくは図１８と同様に設定することによって実行できる。
【０１３６】
図２２は、実施の形態３の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【０１３７】
図２２を参照して、実施の形態３の変形例においては、ライトビット線ＷＢＬは、他の配線やＭＴＪメモリセルと結合させる必要がないので、磁気トンネル接合部ＭＴＪとの磁気カップリングの向上を優先して自由に配置することができる。ライトビット線ＷＢＬは、たとえば図１９に示すように第２の金属配線層Ｍ２を用いて、磁気トンネル接合部ＭＴＪの直下に配置される。
【０１３８】
ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて第３の金属配線層Ｍ３に配置される。リードワード線ＲＷＬ、アクセストランジスタＡＴＲおよびリードビット線ＲＢＬの配置については図１９と同様であるので説明は繰返さない。
【０１３９】
このような構成とすることにより、リードビット線ＲＢＬをアクセストランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪと結合するので、リードビット線ＲＢＬを同一メモリセル列に属する多数の磁気トンネル接合部ＭＴＪと直接接続することなく、リードビット線ＲＢＬの容量を抑制できる。この結果、データ読出動作を高速化できる。
【０１４０】
また、磁気トンネル接合部ＭＴＪとライトワード線ＷＷＬとの間隔を狭くできるので、データ書込時における磁気カップリングを大きくすることができ、ライトワード線ＷＷＬのデータ書込電流Ｉｐの電流量を小さく設定することができる。ライトワード線ＷＷＬおよびライトビット線ＷＢＬを流れるデータ書込電流の電流量を抑制することによって、磁気ノイズの抑制をさらに図ることができる。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４２】
【発明の効果】
請求項１、２、および４記載の薄膜磁性体記憶装置は、データ読出の対象として選択された行に対応する磁性体メモリセルのみがデータ線と接続される構成を有するので、データ線の容量を低減してデータ読出を高速に行なえる。
【０１４３】
請求項３記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、金属配線層数を抑制して製造コスト低減を図ることができる。
【０１４４】
請求項５記載の薄膜磁性体記憶装置は、基準配線を設けることなく、データ読出時に記憶部を第２の電圧と結合してデータ読出電流の経路を確保できるので、より少ない配線数によって、請求項１記載の薄膜磁性体記憶装置と同様にデータ線の容量を低減してデータ読出を高速に行なえる。
【０１４５】
請求項６および７に記載の薄膜磁性体記憶装置は、データ読出時に書込ワード線によって記憶部を所定電圧と結合してデータ読出電流の経路を確保できるので、より少ない金属配線層数によって半導体基板上に形成することができる。
【０１４６】
請求項８に記載の薄膜磁性体記憶装置は、データ読出の対象として選択された行に対応する磁性体メモリセルのみが読出データ線と接続される構成を有するので、読出データ線の容量を低減してデータ読出を高速に行なえる。
【０１４７】
請求項９記載の薄膜磁性体記憶装置は、書込データ線を磁性体メモリセルと結合する必要がないので、書込データ線の配置の自由度が高くなる。この結果、書込データ線と磁性体メモリセルとの間の磁気カップリングを向上させる配置を採用して、請求項８記載の薄膜磁性体記憶装置と同様に読出データ線の容量を低減してデータ読出を高速に行なえるのに加えて、データ書込電流の抑制による低消費電力化を図ることができる。
【０１４８】
請求項１０記載の薄膜磁性体記憶装置は、書込データ線を磁性体メモリセルに近接して配置できるのでデータ書込時における磁気カップリングを向上することができる。この結果、請求項８または９に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流を抑制して低消費電力化を図ることができる。
【０１４９】
請求項１１記載の薄膜磁性体記憶装置は、データ読出前において、複数の読出データ線に対する新たなプリチャージ動作を起動する必要がない。したがって、プリチャージ動作を効率化して、データ読出を高速化できる。
【０１５０】
請求項１２記載の薄膜磁性体記憶装置は、データ読出前において、複数の書込データ線の電圧を変化させる必要がないため、データ読出を高速化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイ１０の構成を示すブロック図である。
【図３】 実施の形態１に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図４】 実施の形態１に従うＭＴＪメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。
【図５】 実施の形態１に従うＭＴＪメモリセルの配置を説明する構造図である。
【図６】 実施の形態１の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図７】 実施の形態１の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図８】 実施の形態１の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【図９】 実施の形態２に従うメモリアレイ１０の構成を示すブロック図である。
【図１０】 実施の形態２に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１１】 実施の形態２に従うＭＴＪメモリセルの配置を説明する構造図である。
【図１２】 実施の形態２の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図１３】 実施の形態２の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１４】 実施の形態２の変形例に従うＭＴＪメモリセルの配置を示す構造図である。
【図１５】 実施の形態３に従うメモリアレイ１０の構成を示すブロック図である。
【図１６】 実施の形態３に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図１７】 実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第１の動作例を説明するタイミングチャートである。
【図１８】 実施の形態３に従うＭＴＪメモリセルに対するデータ書込およびデータ読出の第２の動作例を説明するタイミングチャートである。
【図１９】 実施の形態３に従うＭＴＪメモリセルの配置を示す構造図である。
【図２０】 実施の形態３の変形例に従うメモリアレイ１０の構成を示すブロック図である。
【図２１】 実施の形態３の変形例に従うＭＴＪメモリセルの接続態様を示す回路図である。
【図２２】 実施の形態３の変形例に従うＭＴＪメモリセルの配置を説明する構造図である。
【図２３】 磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図２４】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２５】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２６】 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２７】 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【図２８】 半導体基板上に配置されたＭＴＪメモリセルの構造図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、ＡＴＲ アクセストランジスタ、ＢＬ ビット線、ＦＬ 自由磁気層、ＭＴＪ 磁気トンネル接合部、ＲＢＬ リードビット線、ＲＷＬ リードワード線、ＴＢ トンネルバリア、ＶＬ 固定磁気層、ＷＢＬ ライトビット線、ＷＷＬ ライトワード線。
Claims (12)
- 薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記薄膜磁性体記憶装置は、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時および前記データ読出時のそれぞれにおいて前記第２のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、
前記複数のデータ線の各々は、対応する前記列に属する複数の前記磁性体メモリセルにおいて、前記メモリセル選択ゲートを介して前記記憶部と電気的に結合され、
前記複数のデータ線は、前記データ読出の実行前において第１の電圧に設定され、
前記薄膜磁性体記憶装置は、
各前記記憶部を前記第１の電圧よりも低い第２の電圧と結合するための複数の基準配線をさらに備える、薄膜磁性体記憶装置。 - 前記複数の基準配線は、前記複数の書込ワード線および前記複数の読出ワード線と同一の方向に沿って配置される、請求項１記載の薄膜磁性体記憶装置。
- 前記薄膜磁性体記憶装置は、半導体基板上に形成され、
前記複数の基準配線は、前記複数の書込ワード線および前記複数の読出ワード線の少なくとも一方と同一の金属配線層に形成される、請求項１記載の薄膜磁性体記憶装置。 - 前記複数の基準配線は、前記複数の書込ワード線および前記複数の読出ワード線と交差する方向に沿って配置される、請求項１記載の薄膜磁性体記憶装置。
- 薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記薄膜磁性体記憶装置は、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時および前記データ読出時のそれぞれにおいて前記第２のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、
前記複数のデータ線の各々は、対応する前記列に属する複数の前記磁性体メモリセルにおいて、前記メモリセル選択ゲートを介して前記記憶部と電気的に結合され、
前記複数のデータ線の電圧レベルは、前記データ読出の実行前において第１の電圧に設定され、
前記複数の書込ワード線の電圧レベルは、データ読出時において非活性化されて前記第１の電圧とは異なる第２の電圧に設定され、
各前記記憶部は、対応する前記メモリセル選択ゲートと前記複数の書込ワード線の対応する１つとの間に電気的に結合される、薄膜磁性体記憶装置。 - 薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線をさらに備え、
前記複数の書込ワード線の各々は、対応する前記行に属する複数の前記磁性体メモリセルにおいて、前記メモリセル選択ゲートを介して前記記憶部と電気的に結合されるとともに、前記データ読出時において非活性化されて所定電圧に設定され、
前記行に対応してそれぞれ設けられ、データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時および前記データ読出時のそれぞれにおいて前記第２のデータ書込電流および前記データ読出電流をそれぞれ流すための複数のデータ線とをさらに備え、
前記複数のデータ線の電圧レベルは、前記データ読出の実行前において、前記所定電圧よりも高い電圧に設定される、薄膜磁性体記憶装置。 - 前記薄膜磁性体記憶装置は、複数の金属配線層を伴って半導体基板上に形成され、
前記複数のデータ線は、前記複数の書込ワード線が配置される前記複数の金属配線層の１つよりも上層に形成される前記複数の金属配線層の他の１つに配置される、請求項６記載の薄膜磁性体記憶装置。 - 薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記薄膜磁性体記憶装置は、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とをさらに備え、
前記複数の読出データ線の各々は、対応する前記列に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合され、
前記複数の読出データ線は、前記データ読出の実行前において第１の電圧に設定され、
前記複数の書込データ線の電圧レベルは、データ読出時において前記第１の電圧とは異なる第２の電圧に設定され、
各前記記憶部は、対応する前記メモリセル選択ゲートと前記複数の書込データ線の対応する１つとの間に電気的に結合される、薄膜磁性体記憶装置。 - 薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを有するメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデータ書込磁界が所定磁界よりも大きい場合に書き込まれる記憶データのレベルに応じて抵抗値が変化する記憶部と、
データ読出時において前記記憶部にデータ読出電流を通過させるためのメモリセル選択ゲートとを含み、
前記薄膜磁性体記憶装置は、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、データ書込時において、前記第１のデータ書込電流を流すために行選択結果に応じて選択的に活性化される複数の書込ワード線と、
前記行に対応してそれぞれ設けられ、前記データ読出時において、行選択結果に応じて対応する前記メモリセル選択ゲートを作動させるための複数の読出ワード線と、
前記磁性体メモリセルの列に対応してそれぞれ設けられ、前記データ書込時において前記第２のデータ書込電流を流すための複数の書込データ線と、
前記列に対応してそれぞれ設けられ、前記データ読出時において前記データ読出電流を流すための複数の読出データ線とをさらに備え、
前記複数の読出データ線の各々は、対応する前記列に属する複数の前記記憶部の各々と各前記メモリセル選択ゲートを介して電気的に結合され、
前記複数の読出データ線は、前記データ読出の実行前において第１の電圧に設定され、
前記複数の書込ワード線は、データ読出時において前記第１の電圧とは異なる第２の電圧に設定され、
各前記記憶部は、対応する前記メモリセル選択ゲートと前記複数の書込ワード線の対応する１つとの間に電気的に結合される、薄膜磁性体記憶装置。 - 前記薄膜磁性体記憶装置は、複数の金属配線層を伴って半導体基板上に形成され、
前記複数の書込データ線は、前記複数の読出データ線が配置される前記複数の金属配線層の１つよりも、前記記憶部との距離が短い前記複数の金属配線層の他の１つに配置される、請求項８または９に記載の薄膜磁性体記憶装置。 - 前記データ読出時以外における前記複数の読出データ線の電圧は、前記第１の電圧に設定される、請求項８または９に記載の薄膜磁性体記憶装置。
- 前記データ書込時以外における前記複数の書込データ線の電圧は、前記第２の電圧に設定される、請求項８または９に記載の薄膜磁性体記憶装置。
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