JP5091495B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、スピン注入磁化反転型の磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。

近年、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）において、スピン注入磁化反転型の磁気ランダムアクセスメモリが提案されている（例えば非特許文献１参照）。このような磁気ランダムアクセスメモリのセルは、ＭＴＪ（Magnetic Tunnel Junction）素子とスイッチングトランジスタとで構成されている。そして、スピン注入磁化反転技術を用いた書き込み動作では、ＭＴＪ素子の膜面垂直方向に電流を流し、この電流の向きで記録層の磁化の向きを変える。

しかしながら、スピン注入磁化反転型の磁気ランダムアクセスメモリにおいて、１トランジスタ＋１ＭＴＪ型のメモリセルでは、トランジスタ側における他のセルとの共通配線（共通ソース線）とＭＴＪ側における他のセルとの共通配線（ビット線）とを直交させると、書き込みサイクルで全ての非選択ビット線を所定電位まで充電する必要があるため、動作が遅くなってしまうという問題がある。

上記問題を解決するために、共通ソース線とビット線を平行に配置する方法も考えられる。この場合、共通ソース線はビット線間に延在させ、ＭＴＪ素子はビット線下に配置される。このため、ＭＴＪ素子とドレイン拡散層とを接続するコンタクトが共通ソース線と接近してしまう。そこで、この接近を防ぐためには、セルサイズを８Ｆ^２よりも縮小できないという問題があった。
IEDM2005 Technical Digest p.473-476 「A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM」や、J. of Magn. Magn. Mater., 159, L1(1996)「Current-driven excitation of magnetic multilayers」

本発明は、セルサイズを縮小することが可能な磁気ランダムアクセスメモリを提供する。

本発明の一視点による磁気ランダムアクセスメモリは、第１及び第２のビット線と、前記第１及び第２のビット線を有するグループに対して１つ設けられ、前記第１のビット線と隣り合い、前記第１及び第２のビット線と同じ第１の方向に延在されたソース線と、前記第１のビット線に接続された第１の磁気抵抗効果素子と、前記第２のビット線に接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と直列接続された第１のトランジスタと、前記第２の磁気抵抗効果素子と直列接続された第２のトランジスタと、前記第１の方向と交差する第２の方向に延在された第１のワード線と、前記第１及び第２のセルと前記ソース線とを接続し、前記第１のワード線の第１の側面側に前記第１及び第２の磁気抵抗効果素子と前記第２の方向に並んで配置された第１のソースコンタクトと、前記第１のソースコンタクトと接続された第３のトランジスタとを具備し、前記第１の磁気抵抗効果素子と前記第１のトランジスタとを有する第１のセルと前記第２の磁気抵抗効果素子と前記第２のトランジスタとを有する第２のセルとが前記ソース線に共通接続されている。

本発明によれば、セルサイズを縮小することが可能な磁気ランダムアクセスメモリを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
［１−１］レイアウト
図１は、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのレイアウトの平面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。

図１に示すように、４本のビット線ＢＬがそれぞれ離間してＸ方向に延在され、４本のワード線ＷＬがそれぞれ離間してＹ方向（Ｘ方向と交差する方向）に延在されている。そして、１本のソース線ＳＬがＸ方向に延在されている。従って、本例では、４本のビット線ＢＬのグループＧＰに対して１本のソース線ＳＬが対となっている。ソース線ＳＬは、ビット線ＢＬと同一配線層で同じ方向に延在し、４本のビット線ＢＬのグループＧＰの端に並んで配置されている。

ここで、ＭＴＪ素子ＭＴＪａとＹ方向に隣接するセルの接続関係は、次のようになる。第１のセルは、ＭＴＪ素子ＭＴＪａとこのＭＴＪ素子ＭＴＪａに対応するトランジスタＴｒａとが直列接続されている。第２のセルは、ＭＴＪ素子ＭＴＪｃとこのＭＴＪ素子ＭＴＪｃに対応するトランジスタＴｒｃとが直列接続されている。第３のセルは、ＭＴＪ素子ＭＴＪｄとこのＭＴＪ素子ＭＴＪｄに対応するトランジスタＴｒｄとが直列接続されている。第４のセルは、ＭＴＪ素子ＭＴＪｅとこのＭＴＪ素子ＭＴＪｅに対応するトランジスタＴｒｅとが直列接続されている。そして、これら第１乃至第４のセルは、隣接セルと並列接続されている。また、トランジスタＴｒａ、Ｔｒｃ、Ｔｒｄ、Ｔｒｅで共有するソース／ドレイン拡散層５は、第４のセルのビット線ＢＬからソース線ＳＬまで延在されている。従って、隣接セルと互いに並列接続された第１乃至第４のセルは、ソース／ドレイン拡散層５を用いて共通のソース線ＳＬに接続されている。

また、ソース／ドレイン拡散層５とソース線ＳＬとを繋ぐソースコンタクトＳＣａは、ＭＴＪ素子ＭＴＪａ、ＭＴＪｃ、ＭＴＪｄ、ＭＴＪｅとＹ方向に並んで配置されている。すなわち、ソースコンタクトＳＣａ及びＭＴＪ素子ＭＴＪａ、ＭＴＪｃ、ＭＴＪｄ、ＭＴＪｅの全ては、ワード線ＷＬａの第１の側面側（紙面左側）に配置されている。

次に、ソース線ＳＬに最も近いビット線ＢＬに対応する２つのＭＴＪ素子ＭＴＪａ、ＭＴＪｂを例に挙げ、各セルのレイアウトについて詳説する。

ＭＴＪ素子ＭＴＪａは、ワード線ＷＬａの第１の側面側（紙面左側）のビット線ＢＬの下方に配置され、ビット線ＢＬと接続されている。このＭＴＪ素子ＭＴＪａの下にはコンタクトＣａが配置されている。

ＭＴＪ素子ＭＴＪａには、トランジスタ（例えばＭＯＳトランジスタ）Ｔｒａが直列接続されている。このトランジスタＴｒａは、ゲート電極とソース／ドレイン拡散層３ａ、５とを有する。ゲート電極はワード線ＷＬａで形成される。ソース／ドレイン拡散層３ａは、コンタクトＣａ下の半導体基板内に形成され、コンタクトＣａを介してＭＴＪ素子ＭＴＪａと接続されている。ソース／ドレイン拡散層５は、ワード線ＷＬａの第２の側面側（紙面右側）のビット線ＢＬの下方の半導体基板内からワード線ＷＬａの第２の側面側（紙面右側）のソース線ＳＬの下方の半導体基板内まで形成されている。

ソースコンタクトＳＣａは、ワード線ＷＬａの第１の側面側（紙面左側）のソース線ＳＬの下方に配置され、ソース線ＳＬと接続されている。

ソースコンタクトＳＣａには、トランジスタ（例えばＭＯＳトランジスタ）Ｔｒ−Ｓａが直列接続されている。このトランジスタＴｒ−Ｓａは、ゲート電極とソース／ドレイン拡散層４ａ、５とを有する。ゲート電極はワード線ＷＬａで形成される。ソース／ドレイン拡散層４ａは、ソースコンタクトＳＣａ下の半導体基板内に形成され、ソースコンタクトＳＣａを介してソース線ＳＬと接続されている。

ワード線ＷＬａの第１の側面側（紙面左側）では、ソースコンタクトＳＣａとコンタクトＣａ及びＭＴＪ素子ＭＴＪａとはＹ方向に並んで配置され、ソース／ドレイン拡散層４ａとソース／ドレイン拡散層３ａとは電気的に分離されつつＹ方向に並んで配置されている。

一方、ワード線ＷＬａの第２の側面側（紙面右側）では、共通のソース／ドレイン拡散層５が、ソース線ＳＬの下方の半導体基板内からビット線ＢＬの下方の半導体基板内までＹ方向に連続して延在している。

従って、ＭＴＪ素子ＭＴＪａとソース線ＳＬとの電気的パスは、コンタクトＣａ→ソース／ドレイン拡散層３ａ→共通のソース／ドレイン拡散層５→ソース／ドレイン拡散層４ａ→ソースコンタクトＳＣａ→ソース線ＳＬの流れで形成される。このため、ＭＴＪ素子ＭＴＪaに対応する素子領域の平面形状は、コの字型となっている。従って、ソース線ＳＬ及びビット線ＢＬ間には、２つのトランジスタＴｒ−Ｓａ、Ｔｒａを介して電流が流れることになる。

ＭＴＪ素子ＭＴＪｂは、ワード線ＷＬｂの第１の側面側（紙面右側）のビット線ＢＬの下方に配置され、ビット線ＢＬと接続されている。このＭＴＪ素子ＭＴＪｂの下にはコンタクトＣｂが配置されている。

ＭＴＪ素子ＭＴＪｂには、トランジスタ（例えばＭＯＳトランジスタ）Ｔｒｂが直列接続されている。このトランジスタＴｒｂは、ゲート電極とソース／ドレイン拡散層３ｂ、５とを有する。ゲート電極はワード線ＷＬｂで形成される。ソース／ドレイン拡散層３ｂは、コンタクトＣｂ下の半導体基板内に形成され、コンタクトＣｂを介してＭＴＪ素子ＭＴＪｂと接続されている。

ソースコンタクトＳＣｂは、ワード線ＷＬｂの第１の側面側（紙面右側）のソース線ＳＬの下方に配置され、ソース線ＳＬと接続されている。

ソースコンタクトＳＣｂには、トランジスタ（例えばＭＯＳトランジスタ）Ｔｒ−Ｓｂが直列接続されている。このトランジスタＴｒ−Ｓｂは、ゲート電極とソース／ドレイン拡散層４ｂ、５とを有する。ゲート電極はワード線ＷＬｂで形成される。ソース／ドレイン拡散層４ｂは、ソースコンタクトＳＣｂ下の半導体基板内に形成され、ソースコンタクトＳＣｂを介してソース線ＳＬと接続されている。ソース／ドレイン拡散層５は、トランジスタＴｒ−Ｓａ、Ｔｒ−Ｓｂ、Ｔｒａ、Ｔｒｂと共通で用いられている。

ワード線ＷＬｂの第１の側面側（紙面右側）では、ソースコンタクトＳＣｂとコンタクトＣｂ及びＭＴＪ素子ＭＴＪｂとはＹ方向に並んで配置され、ソース／ドレイン拡散層４ｂとソース／ドレイン拡散層３ｂとは電気的に分離されつつＹ方向に並んで配置されている。

一方、ワード線ＷＬｂの第２の側面側（紙面左側）では、共通のソース／ドレイン拡散層５が、ソース線ＳＬの下方の半導体基板内からビット線ＢＬの下方の半導体基板内までＹ方向に連続して延在している。

従って、ＭＴＪ素子ＭＴＪｂとソース線ＳＬとの電気的パスは、コンタクトＣｂ→ソース／ドレイン拡散層３ｂ→共通のソース／ドレイン拡散層５→ソース／ドレイン拡散層４ａ→ソースコンタクトＳＣｂ→ソース線ＳＬの流れで形成される。このため、ＭＴＪ素子ＭＴＪｂに対応する素子領域の平面形状は、コの字型となっている。従って、ソース線ＳＬ及びビット線ＢＬ間には、２つのトランジスタＴｒ−Ｓｂ、Ｔｒｂを介して電流が流れることになる。

［１−２］断面構造
図２は、図１のＩＩ−ＩＩ線に沿った断面図を示す。図３は、図１のＩＩＩ−ＩＩＩ線に沿った断面図を示す。図４は、図１のＩＶ−ＩＶ線に沿った断面図を示す。以下に、第１の実施形態に係る磁気ランダムアクセスメモリの断面構造について説明する。

図２は、ビット線ＢＬが存在する領域のＸ方向の断面図である。図２に示すように、半導体基板（シリコン基板）１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２が形成されている。半導体基板１上にはゲート絶縁膜（図示せず）を介してゲート電極が形成され、このゲート電極はワード線ＷＬａで形成されている。ビット線ＢＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層３ａ及び共通のソース／ドレイン拡散層５が形成されている。ソース／ドレイン拡散層３ａ上にはコンタクトＣａが形成され、このコンタクトＣａ上にはＭＴＪ素子ＭＴＪａが形成されている。このＭＴＪ素子ＭＴＪａ上には上部電極６が形成され、この上部電極６上にビット線ＢＬが形成されている。このビット線ＢＬは、例えば電源端子及び接地端子に接続されている。

図３は、ソース線ＳＬが存在する領域のＸ方向の断面図である。図３に示すように、ソース線ＳＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層４ａ及び共通のソース／ドレイン拡散層５が形成されている。ソース／ドレイン拡散層４ａ上にはソースコンタクトＳＣａが形成され、このソースコンタクトＳＣａ上にはソース線ＳＬが形成されている。このソース線ＳＬは、例えば電源端子及び接地端子に接続されている。

図４は、共通のソース／ドレイン拡散層５が存在する領域のＹ方向の断面図である。図４に示すように、共通のソース／ドレイン拡散層５は、ビット線ＢＬの下方の半導体基板１内からソース線ＳＬの下方の半導体基板１内まで、電気的に分断されることなく連続して延在している。また、ビット線ＢＬとソース線ＳＬとは、同一配線層に配置されている。

［１−３］効果
上記第１の実施形態によれば、ソース線ＳＬは、ビット線ＢＬ間にビット線ＢＬと同じ数だけ設けるのではなく、例えば４本のビット線からなるグループＧＰ毎にこのグループＧＰの端に設けられている。グループＧＰ内のビット線ＢＬ間にはソース線ＳＬを配置する必要がないため、ビット線ＢＬ間の幅を例えば最小加工寸法（Ｆ：future size）まで縮めることができる。従って、セルサイズを６Ｆ^２程度まで縮小することが可能である。

また、ソース線ＳＬとビット線ＢＬとを同一配線層で形成することができる。このため、ソース線ＳＬとビット線ＢＬとを異なる配線層で形成した場合よりも、メタル配線を２層低減することができる。

また、ワード線ＷＬａの紙面左側にソースコンタクトＳＣａ及びＭＴＪ素子ＭＴＪａ、ＭＴＪｃ、ＭＴＪｄ、ＭＴＪｅをまとめて並べている。このため、ワード線ＷＬａ、ＷＬｂ間にソースコンタクトＳＣａを設けない分、ワード線ＷＬａ、ＷＬｂ間を縮めることができる。これにより、セルサイズをさらに縮小できる。

尚、本実施形態では、４本のビット線ＢＬで１グループＧＰを形成していたが、ビット線ＢＬの数はこれに限定されない。但し、書き込みサイクルで非選択ビット線の全てを所定電位まで充電する必要があるため、１グループＧＰ内のビット線ＢＬの数が多くなるほど動作が遅くなる点については留意することが望ましい。

［２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、各セルから共通ソース線への接続を拡散層だけでなくメタル配線も用いている例である。尚、本実施形態において、各実施形態と同様の点については説明を省略する。

［２−１］レイアウト
図５は、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのレイアウトの平面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。

図５に示すように、第２の実施形態では、第１の実施形態と同様、ＭＴＪ素子ＭＴＪa、ＭＴＪｂに対応する素子領域の平面形状は、コの字型となっている。但し、第２の実施形態は、第１の実施形態とワード線ＷＬａ、ＷＬｂ間の電気的パスの構造が以下のように異なる。

ワード線ＷＬａ、ＷＬｂ間（ワード線ＷＬａの紙面右側、ワード線ＷＬｂの紙面左側）には、ソース／ドレイン拡散層５ａ、５ｂ、配線Ｍ、コンタクトＣ１、Ｃ２が配置されている。そして、これらソース／ドレイン拡散層５ａ、５ｂ、配線Ｍ、コンタクトＣ１、Ｃ２は、トランジスタＴｒａ、Ｔｒｂ、Ｔｒ−Ｓａ、Ｔｒ−Ｓｂで共有されている。

ここで、ソース／ドレイン拡散層５ａは、ワード線ＷＬａ、ＷＬｂ間のビット線ＢＬの下方の半導体基板内のみに形成されている。ソース／ドレイン拡散層５ｂは、ワード線ＷＬａ、ＷＬｂ間のソース線ＳＬの下方の半導体基板内からビット線ＢＬ及びソース線ＳＬ間の半導体基板内までＹ方向に延在して形成されている。ソース／ドレイン拡散層５ａ、５ｂは、電気的に分離されつつＹ方向に並んで配置されている。

配線Ｍは、ワード線ＷＬａ、ＷＬｂ間に配置され、ビット線ＢＬの下方からビット線ＢＬ及びソース線ＳＬ間までＹ方向に延在されている。配線Ｍは、ソース線ＳＬに直接接しないが、コンタクトＣ２、ソース／ドレイン拡散層５ｂ、ソース／ドレイン拡散層４ａ、４ｂ、ソースコンタクトＳＣａ、ＳＣｂを介して、ソース線ＳＬに電気的に接続されている。

コンタクトＣ１は、ワード線ＷＬａ、ＷＬｂ間のビット線ＢＬの下方に配置され、配線Ｍとソース／ドレイン拡散層５ａとを接続している。コンタクトＣ２は、ワード線ＷＬａ、ＷＬｂ間のビット線ＢＬ及びソース線ＳＬ間に配置され、配線Ｍとソース／ドレイン拡散層５ｂとを接続している。

［２−２］断面構造
図６は、図５のＶＩ−ＶＩ線に沿った断面図を示す。図７は、図５のＶＩＩ−ＶＩＩ線に沿った断面図を示す。図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿った断面図を示す。以下に、第２の実施形態に係る磁気ランダムアクセスメモリの断面構造について説明する。

図６は、ビット線ＢＬが存在する領域のＸ方向の断面図である。図６に示すように、ビット線ＢＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層３ａ及びソース／ドレイン拡散層５ａが形成されている。ソース／ドレイン拡散層５ａ上にはコンタクトＣ１が形成され、このコンタクトＣ１上には配線Ｍが形成されている。

図７は、ソース線ＳＬが存在する領域のＸ方向の断面図である。図７に示すように、ソース線ＳＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層４ａ及びソース／ドレイン拡散層５ｂが形成されている。

図８は、ソース／ドレイン拡散層５ａ、５ｂが存在する領域のＹ方向の断面図である。図８に示すように、ソース／ドレイン拡散層５ａは、ビット線ＢＬの下方の半導体基板１内に形成されている。ソース／ドレイン拡散層５ｂは、ソース線ＳＬの下方の半導体基板１内からソース線ＳＬ及びビット線ＢＬ間の下方の半導体基板１内まで形成されている。コンタクトＣ１は、ビット線ＢＬの下方に配置され、配線Ｍとソース／ドレイン拡散層５ａとを接続している。コンタクトＣ２は、ソース線ＳＬ及びビット線ＢＬ間に配置され、配線Ｍとソース／ドレイン拡散層５ｂとを接続している。

ソース／ドレイン拡散層５ａ、５ｂ間には素子分離絶縁膜２が存在するため、ソース／ドレイン拡散層５ａ、５ｂが直接接していない。しかし、ソース／ドレイン拡散層５ａ、５ｂは、コンタクトＣ１、Ｃ２及び配線Ｍを介して電気的に接続されている。

ワード線ＷＬ及び配線Ｍは、ビット線ＢＬより下層に形成されているため、ビット線ＢＬと異なる配線層に配置されている。ワード線ＷＬと配線Ｍとは、同一配線層に配置されている。

［２−３］効果
上記第２の実施形態によれば、第１の実施形態と同様、ソース線ＳＬを複数のビット線からなるグループＧＰ毎に設けることでセルサイズを縮小できる。

さらに、第２の実施形態では、各セルから共通ソース線ＳＬへの接続を拡散層５ａ、５ｂだけでなく配線Ｍも用いている。このため、素子領域による寄生抵抗を低減できる。

［３］第３の実施形態
第１及び第２の実施形態では、共通ソース線からの電流はソース線のトランジスタＴｒ−Ｓａを介してセルトランジスタＴｒａに流れていた。これに対し、第３の実施形態では、共通ソース線からの電流はソース線のトランジスタを介することなくセルトランジスタＴｒａに流れる。尚、本実施形態において、各実施形態と同様の点については説明を省略する。

［３−１］レイアウト
図９は、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのレイアウトの平面図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。

図９に示すように、第３の実施形態では、ワード線ＷＬａ、ＷＬｂ間（ワード線ＷＬａの紙面右側、ワード線ＷＬｂの紙面左側）にソースコンタクトＳＣを配置する。ソースコンタクトＳＣは、ワード線ＷＬａ、ＷＬｂ間のソース線ＳＬの下方に配置され、ソース線ＳＬと接続されている。そして、ソース／ドレイン拡散層５は、ワード線ＷＬａ、ＷＬｂ間においてソースコンタクトＳＣの下方の半導体基板内からビット線ＢＬの下方の半導体基板内までＹ方向に延在して形成され、ソースコンタクトＳＣと接続されている。ソース／ドレイン拡散層５は、トランジスタＴｒａ、Ｔｒｂで共有されている。

本実施形態では、ＭＴＪ素子ＭＴＪａとソース線ＳＬとの電気的パスは、コンタクトＣａ→ソース／ドレイン拡散層３ａ→ソース／ドレイン拡散層５→ソースコンタクトＳＣ→ソース線ＳＬの流れで形成される。つまり、ソース線ＳＬ及びビット線ＢＬ間には、トランジスタＴｒａのみを介して電流が流れる。このため、ＭＴＪ素子ＭＴＪａに対応する素子領域の平面形状は、Ｌ字型となっている。

同様に、ＭＴＪ素子ＭＴＪｂとソース線ＳＬとの電気的パスは、ドレインコンタクトＤＣｂ→ドレイン拡散層Ｄｂ→ソース／ドレイン拡散層５→ソースコンタクトＳＣ→ソース線ＳＬの流れで形成される。つまり、ソース線ＳＬ及びビット線ＢＬ間には、トランジスタＴｒｂのみを介して電流が流れる。このため、ＭＴＪ素子ＭＴＪｂに対応する素子領域の平面形状は、Ｌ字型となっている。

［３−２］断面構造
図１０は、図９のＸ−Ｘ線に沿った断面図を示す。図１１は、図９のＸＩ−ＸＩ線に沿った断面図を示す。図１２は、図９のＸＩＩ−ＸＩＩ線に沿った断面図を示す。以下に、第３の実施形態に係る磁気ランダムアクセスメモリの断面構造について説明する。

図１０は、ビット線ＢＬが存在する領域のＸ方向の断面図である。図１０に示すように、ビット線ＢＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層３ａ及びソース／ドレイン拡散層５が形成されている。

図１１は、ソース線ＳＬが存在する領域のＸ方向の断面図である。図１１に示すように、ソース線ＳＬの下方におけるワード線ＷＬａ、ＷＬｂ間の半導体基板１内には、ソース／ドレイン拡散層５が形成されている。ソース／ドレイン拡散層５上にはソースコンタクトＳＣが形成され、このソースコンタクトＳＣ上にはソース線ＳＬが形成されている。ソース線ＳＬの下方におけるワード線ＷＬａ、ＷＬｂ下の半導体基板１内には、素子分離絶縁膜２が形成されている。

図１２は、ソース／ドレイン拡散層５が存在する領域のＹ方向の断面図である。図１２に示すように、ソース／ドレイン拡散層５は、ビット線ＢＬの下方の半導体基板１内からソース線ＳＬの下方の半導体基板１内まで、電気的に分断されることなく連続して延在している。ソース／ドレイン拡散層５とソース線ＳＬとは、ソース線ＳＬ下に配置されたソースコンタクトＳＣにより、接続されている。また、ビット線ＢＬとソース線ＳＬとは、同一配線層に配置されている。

［３−３］効果
上記第３の実施形態によれば、第１の実施形態と同様、ソース線ＳＬを複数のビット線からなるグループＧＰ毎に設けることでセルサイズを縮小できる。

また、第１の実施形態と同様、ソース線ＳＬとビット線ＢＬとを同一配線層で形成することができる。このため、ソース線ＳＬとビット線ＢＬとを異なる配線層で形成した場合よりも、メタル配線を２層低減することができる。

さらに、第３の実施形態では、共通ソース線ＳＬからの電流がソース線のトランジスタを介さずに直接セルトランジスタＴｒａ、Ｔｒｂに流れる。従って、トランジスタによる電圧降下の影響を受けなくなる利点がある。

［４］第４の実施形態
第４の実施形態は、第３の実施形態の変形例であり、ソース線の一部を各セルまで引き伸ばすことで各セルと共通ソース線を接続する例である。尚、本実施形態において、各実施形態と同様の点については説明を省略する。

［４−１］レイアウト
図１３は、本発明の第４の実施形態に係る磁気ランダムアクセスメモリのレイアウトの平面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。

図１３に示すように、第４の実施形態では、ソース線ＳＬは、ビット線ＢＬと離間してＸ方向に延在された第１の部分と、ワード線ＷＬａ、ＷＬｂ間でＹ方向に延在された第２の部分とを有する。ソース線ＳＬの第２の部分は、ソースコンタクトＳＣの上方まで延在され、ソースコンタクトＳＣに接続されている。

ソースコンタクトＳＣは、ソース線ＳＬの第２の部分とビット線ＢＬとの交点に配置され、ワード線ＷＬａ、ＷＬｂ間（ワード線ＷＬａの紙面右側、ワード線ＷＬｂの紙面左側）のビット線ＢＬの下方に形成されている。ソースコンタクトＳＣ下の半導体基板内には、トランジスタＴｒａ、Ｔｒｂで共有するソース／ドレイン拡散層５が形成されている。

本実施形態では、ＭＴＪ素子ＭＴＪａとソース線ＳＬとの電気的パスは、コンタクトＣａ→ソース／ドレイン拡散層３ａ→ソース／ドレイン拡散層５→ソースコンタクトＳＣ→ソース線ＳＬの流れで形成される。このため、ＭＴＪ素子ＭＴＪａに対応する素子領域の平面形状は、Ｉ字型となっている。

同様に、ＭＴＪ素子ＭＴＪｂとソース線ＳＬとの電気的パスは、コンタクトＣｂ→ソース／ドレイン拡散層３ｂ→ソース／ドレイン拡散層５→ソースコンタクトＳＣ→ソース線ＳＬの流れで形成される。このため、ＭＴＪ素子ＭＴＪｂに対応する素子領域の平面形状は、Ｉ字型となっている。

従って、第４の実施形態では、第３の実施形態と同様、共通ソース線ＳＬからの電流はソース線ＳＬのトランジスタを介することなくセルトランジスタＴｒａ、Ｔｒｂに流れる。

［４−２］断面構造
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図を示す。図１５は、図１３のＸＶ−ＸＶ線に沿った断面図を示す。図１６は、図１３のＸＶＩ−ＸＶＩ線に沿った断面図を示す。以下に、第４の実施形態に係る磁気ランダムアクセスメモリの断面構造について説明する。

図１４は、ビット線ＢＬが存在する領域のＸ方向の断面図である。図１４に示すように、ビット線ＢＬの下方におけるワード線ＷＬａの両側の半導体基板１内には、ソース／ドレイン拡散層３ａ及びソース／ドレイン拡散層５が形成されている。

図１５は、ソース線ＳＬの第１の部分が存在する領域のＸ方向の断面図である。図１５に示すように、ソース線ＳＬの第１の部分の下方の半導体基板１内は、素子分離絶縁膜２が形成されている。

図１６は、ソース／ドレイン拡散層５が存在する領域のＹ方向の断面図である。図１６に示すように、ソース／ドレイン拡散層５は、ビット線ＢＬの下方の半導体基板１内に形成されている。ソース／ドレイン拡散層５とソース線ＳＬとは、ソース線ＳＬの第２の部分下に配置されたソースコンタクトＳＣにより、接続されている。また、ソース線ＳＬは、ビット線ＢＬより下層に形成されているため、ビット線ＢＬと異なる配線層に配置されている。

［４−３］効果
上記第４の実施形態によれば、第１の実施形態と同様、ソース線ＳＬを複数のビット線からなるグループＧＰ毎に設けることでセルサイズを縮小できる。

さらに、第４の実施形態では、ソース線ＳＬを各セルまで延在させたソース線ＳＬの第２の部分が存在する。従って、各セルから共通ソース線ＳＬへの接続をソース線ＳＬの第２の部分を用いるため、素子領域による寄生抵抗を低減できる。また、共通ソース線ＳＬからの電流がソース線ＳＬのトランジスタを介さずに直接セルトランジスタＴｒａ、Ｔｒｂに流れるため、トランジスタによる電圧降下の影響を受けなくなる利点もある。

［５］第５の実施形態
第５の実施形態は、第１の実施形態の変形例であり、共通ソース線を４本のビット線ＢＬのグループＧＰの中央に配置する例である。尚、本実施形態において、各実施形態と同様の点については説明を省略する。

［５−１］レイアウト
図１７は、本発明の第５の実施形態に係る磁気ランダムアクセスメモリのレイアウトの平面図を示す。以下に、第５の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。

図１７に示すように、第５の実施形態において、第１の実施形態と異なる点は、共通ソース線ＳＬを４本のビット線ＢＬのグループＧＰの内部の例えば中央に配置している点である。

尚、ソース線ＳＬは、必ずしもグループＧＰの中央に配置する必要はなく、グループＧＰの内部のビット線ＢＬ間であれば種々変更して配置することが可能である。

［５−２］断面構造
本実施形態の断面構造は、図２乃至図４に示す構造と同じであるため、説明は省略する。

［５−３］効果
上記第５の実施形態によれば、第１の実施形態と同様、ソース線ＳＬを複数のビット線からなるグループＧＰ毎に設けることでセルサイズを縮小できる。

また、第１の実施形態と同様、ソース線ＳＬとビット線ＢＬとを同一配線層で形成することができる。このため、ソース線ＳＬとビット線ＢＬとを異なる配線層で形成した場合よりも、メタル配線を２層低減することができる。

また、第１の実施形態と同様、ワード線ＷＬａの紙面左側にソースコンタクトＳＣａ及びＭＴＪ素子ＭＴＪａ、ＭＴＪｃ、ＭＴＪｄ、ＭＴＪｅをまとめて並べている。このため、ワード線ＷＬａ、ＷＬｂ間にソースコンタクトＳＣａを設けない分、ワード線ＷＬａ、ＷＬｂ間を縮めることができる。これにより、セルサイズをさらに縮小できる。

さらに、第５の実施形態では、共通ソース線ＳＬを４本のビット線ＢＬのグループＧＰの中央に配置することで、第１の実施形態よりも素子領域による寄生抵抗が低減できる。

［６］ＭＴＪ素子
ここでは、上記各実施形態で用いられるＭＴＪ素子について説明する。

図１８（ａ）及び（ｂ）は、本発明の各実施形態に係る平行磁化型のＭＴＪ素子の断面図を示す。図１９（ａ）及び（ｂ）は、本発明の各実施形態に係る垂直磁化型のＭＴＪ素子の断面図を示す。以下に、本発明の各実施形態に係るＭＴＪ素子について説明する。

図１８（ａ）及び（ｂ）、図１９（ａ）及び（ｂ）に示すように、ＭＴＪ素子ＭＴＪは、磁化方向が固定された固定層（ピン層）１１と、磁化方向が反転可能な記録層（フリー層）１３と、固定層１１及び記録層１３の間に設けられた非磁性層１２とを有している。

このようなＭＴＪ素子ＭＴＪは、固定層１１及び記録層１３の間に流す電流の向きに応じて固定層１１及び記録層１３の磁化方向が平行状態又は反平行状態となる。ここで、記録層１３の磁化は、反転電流閾値を超える電流を流すことで反転する。

ここで、図１８（ａ）及び（ｂ）に示すように、ＭＴＪ素子ＭＴＪの固定層１１及び記録層１３の磁化方向は、膜面に対して平行方向に向いていてもよい（平行磁化型）。また、図１９（ａ）及び（ｂ）に示すように、ＭＴＪ素子ＭＴＪの固定層１１及び記録層１３の磁化方向は、膜面に対して垂直方向を向いていてもよい（垂直磁化型）。尚、垂直磁化型のＭＴＪ素子ＭＴＪであれば、素子形状の長手方向で磁化方向が決定されることがなくなるという利点がある。

ＭＴＪ素子ＭＴＪは、例えば以下のような材料からなる。

固定層１１及び記録層１３の材料には、例えば、Ｆｅ、Ｃｏ、Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ_２、ＲＸＭｎＯ_３ーｙ（Ｒ；希土類、Ｘ；Ｃａ、Ｂａ、Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ、ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂなどの非磁性元素が多少含まれていてもよい。

非磁性層１２の材料には、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＡｌＮ、Ｂｉ_２Ｏ_３、ＭｇＦ_２、ＣａＦ_２、ＳｒＴｉＯ_２、ＡｌＬａＯ_３などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。

固定層１１の非磁性層１２と反対側の面には、固定層１１の磁化方向を固着させるための反強磁性層を設けてもよい。この反強磁性層の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ_２Ｏ_３などを用いることが好ましい。

ＭＴＪ素子ＭＴＪの平面形状は、例えば、長方形、正方形、円、楕円、六角形、菱型、平行四辺形、十字型、ビーンズ型（凹型）等、種々に変更することが可能である。

ＭＴＪ素子ＭＴＪは、１重トンネル接合（シングルジャンクション）構造でもよいし、２重トンネル接合（ダブルジャンクション）構造でもよい。

１重トンネル接合構造のＭＴＪ素子ＭＴＪは、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）に示すように、固定層１１と、記録層１３と、固定層１１及び記録層１３間に設けられた非磁性層１２とを有する。つまり、ＭＴＪ素子ＭＴＪが非磁性層を１層有する。

２重トンネル接合構造のＭＴＪ素子ＭＴＪは、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。つまり、ＭＴＪ素子ＭＴＪが非磁性層を２層有する。

２重トンネル接合構造の場合、１重トンネル接合構造の場合よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。

［７］書き込み方法
本発明の各実施形態に係る磁気ランダムアクセスメモリでは、スピン注入磁化反転を用いたデータ書き込みを行う。従って、ＭＴＪ素子ＭＴＪは、固定層１１及び記録層１３の間に流す電流Ｉの向きに応じて、固定層１１及び記録層１３の磁化方向が平行状態又は反平行状態となる。具体的な原理には、以下のようになる。

“１”データを書き込む場合、ＭＴＪ素子ＭＴＪの固定層１１から記録層１３の方向に電流Ｉを流す。すなわち、電子ｅを記録層１３側から固定層１１側へ注入する。これにより、固定層１１及び記録層１３の磁化は、逆方向に向き、反平行状態となる。この高抵抗状態Ｒａｐを“１”データと規定する。

一方、“０”データを書き込む場合、ＭＴＪ素子ＭＴＪの記録層１３から固定層１１の方向に電流Ｉを流す。すなわち、電子ｅを固定層１１側から記録層１３側へ注入する。これにより、固定層１１及び記録層１３の磁化は、同じ方向に向き、平行状態となる。この低抵抗状態Ｒｐを“０”データと規定する。

［８］読み出し方法
本発明の各実施形態に係る磁気ランダムアクセスメモリの読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。

選択セルのＭＴＪ素子ＭＴＪにつながるセルトランジスタＴｒをオン状態とし、読み出し電流を例えばビット線ＢＬからＭＴＪ素子ＭＴＪを通ってソース線ＳＬへ流す。そして、この読み出し電流に基づいて読み出されたＭＴＪ素子ＭＴＪの抵抗値により、“１”、“０”データの判別が行われる。

ここで、図１８（ａ）及び図１９（ａ）に示すように、固定層１１及び記録層１３の磁化方向が平行状態Ｒｐのとき、ＭＴＪ素子ＭＴＪの抵抗値は小さくなる。従って、このような低抵抗状態Ｒｐであれば、“０”データである。

一方、図１８（ｂ）及び図１９（ｂ）に示すように、固定層１１及び記録層１３の磁化方向が反平行状態Ｒａｐのとき、ＭＴＪ素子ＭＴＪの抵抗値は大きくなる。従って、このような高抵抗状態Ｒａｐであれば、“１”データである。

尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係わる磁気ランダムアクセスメモリのレイアウトを示す平面図。 図１及び図１７のＩＩ−ＩＩ線に沿った断面図。 図１及び図１７のＩＩＩ−ＩＩＩ線に沿った断面図。 図１及び図１７のＩＶ−ＩＶ線に沿った断面図。 本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのレイアウトを示す平面図。 図５のＶＩ−ＶＩ線に沿った断面図。 図５のＶＩＩ−ＶＩＩ線に沿った断面図。 図５のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 本発明の第３の実施形態に係わる磁気ランダムアクセスメモリのレイアウトを示す平面図。 図９のＸ−Ｘ線に沿った断面図。 図９のＸＩ−ＸＩ線に沿った断面図。 図９のＸＩＩ−ＸＩＩ線に沿った断面図。 本発明の第４の実施形態に係わる磁気ランダムアクセスメモリのレイアウトを示す平面図。 図１３のＸＩＶ−ＸＩＶ線に沿った断面図。 図１３のＸＶ−ＸＶ線に沿った断面図。 図１３のＸＶＩ−ＸＶＩ線に沿った断面図。 本発明の第５の実施形態に係わる磁気ランダムアクセスメモリのレイアウトを示す平面図。 図１８（ａ）及び（ｂ）は、本発明の各実施形態に係る平行磁化型のＭＴＪ素子の断面図。 図１９（ａ）及び（ｂ）は、本発明の各実施形態に係る垂直磁化型のＭＴＪ素子の断面図。

符号の説明

１…半導体基板、２…素子分離領域、６…上部電極、１１…固定層、１２…非磁性層、１３…記録層、ＭＴＪ…ＭＴＪ素子、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、Ｔｒ…トランジスタ、ＳＣ…ソースコンタクト、ＤＣ…ドレインコンタクト、Ｃ…コンタクト、Ｓ…ソース拡散層、Ｄ…ドレイン拡散層、ＤＩＦ…拡散層、Ｍ…配線。

Claims (4)

1. 第１及び第２のビット線と、
   前記第１及び第２のビット線を有するグループに対して１つ設けられ、前記第１のビット線と隣り合い、前記第１及び第２のビット線と同じ第１の方向に延在されたソース線と、
   前記第１のビット線に接続された第１の磁気抵抗効果素子と、
   前記第２のビット線に接続された第２の磁気抵抗効果素子と、
   前記第１の磁気抵抗効果素子と直列接続された第１のトランジスタと、
   前記第２の磁気抵抗効果素子と直列接続された第２のトランジスタと、
   前記第１の方向と交差する第２の方向に延在された第１のワード線と、
   前記第１及び第２のセルと前記ソース線とを接続し、前記第１のワード線の第１の側面側に前記第１及び第２の磁気抵抗効果素子と前記第２の方向に並んで配置された第１のソースコンタクトと、
   前記第１のソースコンタクトと接続された第３のトランジスタと
   を具備し、
   前記第１の磁気抵抗効果素子と前記第１のトランジスタとを有する第１のセルと前記第２の磁気抵抗効果素子と前記第２のトランジスタとを有する第２のセルとが前記ソース線に共通接続されていることを特徴とする磁気ランダムアクセスメモリ。
2. 前記第１のトランジスタは、第１のゲート電極と第１の拡散層と第２の拡散層とを有し、
   前記第３のトランジスタは、第２のゲート電極と第３の拡散層と第４の拡散層とを有し、
   前記第１及び第２のゲート電極は、前記第１のワード線で形成され、
   前記第１の拡散層は、前記第１の磁気抵抗効果素子の下方の半導体基板内に形成され、前記第１の磁気抵抗効果素子と接続され、
   前記第３の拡散層は、前記第１のソースコンタクトの下方の前記半導体基板内に形成され、前記第１のソースコンタクトと接続され、
   前記第２及び第４の拡散層は、前記第１のワード線の第２の側面側の前記半導体基板内に形成された共通の共通拡散層からなることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
3. 前記第１のビット線と前記ソース線とは同一配線層に配置されていることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
4. 前記第１のトランジスタは、第１のゲート電極と第１の拡散層と第２の拡散層とを有し、
   前記第３のトランジスタは、第２のゲート電極と第３の拡散層と第４の拡散層とを有し、
   前記第１及び第２のゲート電極は、前記第１のワード線で形成され、
   前記第１の拡散層は、前記第１の磁気抵抗効果素子の下方の半導体基板内に形成されかつ前記第１の磁気抵抗効果素子と接続され、
   前記第２の拡散層は、前記第１のワード線の第２の側面側の前記第１のビット線の下方の前記半導体基板内のみに形成され、
   前記第３の拡散層は、前記第１のソースコンタクトの下方の前記半導体基板内に形成され、前記第１のソースコンタクトと接続され、
   前記第４の拡散層は、前記第１のワード線の前記第２の側面側の前記ソース線の下方の前記半導体基板内から前記第１のビット線及び前記ソース線間の前記半導体基板内まで前記第２の方向に延在して形成されており、
   前記第１のワード線の前記第２の側面側に配置され、前記第１のビット線の下方から前記第１のビット線及び前記ソース線間まで前記第２の方向に延在された配線と、
   前記配線と前記第２の拡散層とを接続する第１のコンタクトと、
   前記配線と前記第４の拡散層とを接続する第２のコンタクトと
   をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。

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