JP4700470B2

JP4700470B2 - 増幅器

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Publication number: JP4700470B2
Application number: JP2005307445A
Authority: JP
Inventors: 陽一大久保; 康弘武田; 勝安達; 雅樹須藤
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2004-12-15
Filing date: 2005-10-21
Publication date: 2011-06-15
Anticipated expiration: 2025-10-21
Also published as: JP2006197556A

Description

本発明は増幅器に係り、特にドハチィ増幅器を用いて電源効率を向上した増幅器に関する。

従来、ＣＤＭＡ信号やマルチキャリア信号のような符号多重あるいは周波数多重された無線周波信号を電力増幅する場合、歪補償手段を付加した共通増幅器を用い、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段として、フィードフォワード歪補償やプリディストーション歪補償などがあるが、歪補償だけでは低消費電力化に限界が近づいている。そのため近年、高効率増幅器としてドハチィ増幅器が注目されている。

図１は従来のドハチィ増幅器１の構成図である。
入力端子から入った信号は、分配器２で分配される。
分配された一方の信号は、キャリア増幅回路４に入力される。キャリア増幅回路４は、増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されている。キャリア増幅回路４の出力は、伝送線路（λ／４変成器）６１でインピーダンス変換される。
分配されたもう一方の信号は、移相器３で位相を９０度遅らされ、ピーク増幅回路５に入力される。ピーク増幅回路５は、キャリア増幅回路４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されている。
伝送線路６１及びピーク増幅回路５の出力はノード（合成点）６２において合成される。合成された信号は、出力負荷Ｚ₀に整合するため、λ／４変成器７でインピーダンス変換される。伝送線路６１とノード６２とを合わせて、ドハチィ合成部６と呼ぶ。
λ／４変成器７の出力は出力端子を介して出力負荷８に接続される。

キャリア増幅回路４とピーク増幅回路５は、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力までは増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入る、すなわち増幅素子４２の線形性が崩れ始めると、増幅素子５２が動作し始め、増幅素子５２の出力が負荷に供給され、増幅素子４２とともに負荷を駆動する。このとき増幅出力整合回路４３の負荷線は、後述するように高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるので効率は良い。
入力端子からの入力が更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い。

図２は、図１のドハチィ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図である。なおここでいうコレクタ効率とは、コレクタに印加される電源の電圧（直流）とその電源から供給される電流（直流）の積に対する、コレクタから取り出せる無線周波出力電力の割合の意味であり、ドレイン効率についても同様である。
図２の横軸はバックオフであり、増幅素子４２、５２の両方が飽和する入力端子への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示す数値である。

図２において、点線は、一般的なＢ級増幅器の効率を示し、実線は、簡単なモデルにおけるドハチィ増幅器の効率を示している。
入力レベルがＡ区間にあるときは、基本的にキャリア増幅回路４のみ動作する。バックオフが６ｄＢになる付近でキャリア増幅回路４は飽和し始め、効率はＢ級増幅器の最大効率付近まで達する。ドハチィ増幅器の最大出力をＰ₀でとすると、このときキャリア増幅回路４の出力は約Ｐ₀／４である。
バックオフが６ｄＢ以下のＢ区間では、入力レベルが増加するに従い、キャリア増幅回路４の出力は約Ｐ₀／４からＰ₀／２へ増加し、ピーク増幅回路５の出力はほぼ０からＰ₀／２へ増加する。このときキャリア増幅回路４及びピーク増幅回路５の出力電力の和は、入力端子への入力電力に対し、Ａ区間のときと同じ比例定数で比例する。つまり、キャリア増幅回路４のＡ区間における特性をそのまま延長したような良好な線形性が得られるように設計される。ピーク増幅回路５が動作し始めると効率は一旦低下するが、ピーク増幅回路５も飽和し始めるコンプレッション点で再びピークを迎える。コンプレッション点において、キャリア増幅回路４とピーク増幅回路５の出力は等しくなる。
一般に、ＣＤＭＡ信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッション点からその分を下げた点を平常時の動作点としている。

図１に戻り、各部のインピーダンスを説明する。出力負荷Ｚ₀は一定に規定されているので、これを起点とする。ノード６２からλ／４変成器７をみたインピーダンスＺ₇は、λ／４変成器７の特性インピーダンスをＺ₂とすると、
Ｚ₇＝Ｚ₂ ²／Ｚ₀
となる。
出力整合回路４３から伝送線路６１をみたインピーダンスＺ₄は、Ａ区間においては出力整合回路５３の出力インピーダンスが実質的に無限大となるために上記と同様に求まり、Ｃ区間においては負荷を等しく分担するため、伝送線路６１の負荷インピーダンス（ノード６２での増幅回路４の寄与分）と整合回路５３の負荷インピーダンスがそれぞれ２Ｚ₇となるので、

となる。ただし伝送線路６１は、一定の特性インピーダンスＺ₁を有し、線路長はλ／４とする。Ｂ区間において、Ｚ₄及びＺ₅は、Ａ区間の時の値とＣ区間の時の値との間をそれぞれ遷移する。

ドハチィ増幅器を周波数の高い領域に応用したときは、上記の説明より、以下の説明のほうが理解しやすいかもしれない。
すなわち、Ｚ₄は入力信号レベルの小さいとき（Ａ区間）のインピーダンス値に対し、入力信号レベルが大きいとき（Ｃ区間）には１／２倍大きくなり、別の言い方をすれば２倍の負荷変動を起こす。例えば、Ｚ₇＝２５Ω、Ｚ₁＝５０Ωとすると、Ｚ₄は１００〜５０Ωの間で変化する。従って増幅素子４２の負荷インピーダンスも変動している。

上述した従来のドハチィ増幅器の他に、特にキャリア増幅回路に対してドレイン電流に応じてゲートバイアス電圧を制御することで、特性の劣化を補償したドハチィ増幅器が知られる（例えば特許文献１参照。）。
またドハチィ増幅器を構成する各増幅回路を、２以上のステージで構成したものが知られる（例えば特許文献２参照。）。
また高調波成分を打ち消すように合成する増幅器が知られる（例えば特許文献３参照。）。

特開２００４−２６０２３２号公報特開２００４−１７３２３１号公報特公平６−８２９９８号公報

しかしながら従来のドハチィ増幅器では、大きな利得の共通増幅器を構成するために単に増幅器を多段接続すると、分配器２の分配損失が大きく、電源効率（電源付加効率）が良くならないという問題があった。
図３は、２段構成の共通増幅器の構成図である。プリアンプ９で増幅された信号は分配器２で２つに等電力分配されるが、この事は３ｄＢ損失を意味している。すなわち、入力インピーダンスは入力レベルにより複雑に変化するので、分配された電力が全て有効に利用されることは期待できない。少なくともＡ区間においてピーク増幅回路に分配された電力は全て無駄になる。つまりピーク増幅器へ分配された電力はほとんど反射され、反射波は通常、図示しないアイソレータ等や、分配器２がウィルキンソン型だとすると図示しないダミー抵抗で消費される。また、Ｂ区間においても一部は反射する。しかしながら入力レベルが増加すると、Ｂ、Ｃ級の増幅回路の出力電力は徐々に増加して行くと共に反射電力も少なくなるので、ドハチィ合成はＡ領域のゲインを保ったまま（つまり線形性を保ったまま）行うことができる。
従って、分配器２において３ｄB程度の損失は見込む必要があり、これを以後、分配器２の分配損失と称する。

図４は、ドハチィ増幅器の電力分担を説明するグラフである。上述の分配損失３ｄＢが無い場合に相当するキャリア増幅回路４の単体の入力電力−出力電力特性も合わせて記載してある。ピーク増幅回路５の出力はバックオフ６ｄB付近から急激に立ち上がり、バックオフ６ｄB以下のＢ区間ではキャリア増幅回路４とピーク増幅回路５で負荷を分担していることを示している。キャリア増幅回路４単体と比べるとドハチィ増幅器の出力は、分配損失による利得等の低下の影響が大きいことが判る。

以下に、現実的なプリアンプ９及びドハチィ増幅器１の諸元を想定した、共通増幅器の付加効率（Power Added Efficiency）の算出を図３を参照しつつ説明する。共通増幅器のバックオフは標準的な値（７〜１０ｄB）とし、従ってＡ区間での動作となり、ピーク増幅回路５への入力電力は全て反射して消費されるものとする。また、プリアンプ９はドハチィでない通常のＡＢ級増幅器とする。
ドハチィ増幅器１の諸元を以下のようにする。
出力：２０W
利得：９ｄB（分配損失を含む）
コレクタ効率：３５％
入力：２．５Ｗ
プリアンプ９の諸元を以下のようにする。
出力：２．５W（２０Wより９ｄB低い）
利得：１２ｄB
コレクタ効率：２０％
入力：０．１５６Ｗ
従って、
ドハチィ増幅器の消費電力：20／0.35=５７．１W
プリアンプの消費電力：2.5／0.2=１２．５W
共通増幅器の付加効率：(20-0.156)／(57.1+12.5)=２７．５％
このように、ドハチィ増幅器のコレクタ効率を３５％と向上させても、共通増幅器としての全体の効率は２７．５％と低下してしまう。

あるいは、単体のドハチィ増幅器を従属接続する方法も考えられるが、ドハチィ増幅器は移相器３やドハチィ合成部６を有し、非常に大きな周波数特性を持つので、多段接続すると性能の劣化が避けられない。

本発明は、上述した背景からなされたものであり、利得が大きく、付加効率がドハチィ増幅器のコレクタ効率に匹敵する増幅器を提供することを目的とする。

入力信号を少なくとも２つに分配する分配器と、
分配された信号のそれぞれを増幅する第１のプリアンプ及び第２のプリアンプと、
前記第１のプリアンプの出力を増幅するキャリア増幅回路と、
閾値レベルを超える前記第２のプリアンプの出力を増幅するピーク増幅回路と、
前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するドハチィ合成部と、を有する増幅器。

入力信号を２つにほぼ等しく分配する分配器と、
分配された信号の一方を増幅するＡＢ級にバイアスされた第１のプリアンプと、
分配された信号の他方を増幅するＡＢ級またはＢ級またはＣ級にバイアスされた第２のプリアンプと、
ＡＢ級にバイアスされ、前記第１のプリアンプの出力を少なくとも閾値以下のレベルに対しては線形増幅するキャリア増幅回路と、
Ｂ級またはＣ級にバイアスされ、前記第２のプリアンプの出力を少なくとも前記閾値以上のレベルに対しては増幅するピーク増幅回路と、
前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するドハチィ合成部と、を有する増幅器。

好適には、前記閾値は、前記増幅器のコンプレッションポイントから約６ｄＢ小さい値に対応し、
前記第１及び第２のプリアンプは、出力の歪量が互いに異なり、
前記ピーク増幅回路と前記キャリア増幅回路は、電力増幅用として同型の半導体デバイスをそれぞれ１つのみ有するとともに、ほぼ等しい飽和出力レベルを有し、
前記ドハチィ合成部は、λ／４以外の電気長の伝送線路を用いてインピーダンス変換を行うことを特徴とする増幅器。

入力信号をｎ個に分配する分配器と、
分配された信号の一方を増幅するＡＢ級にバイアスされた第１のプリアンプと、
分配された信号の他方を増幅するＡＢ級またはＢ級またはＣ級にバイアスされた第２からｎ個のプリアンプと、
ＡＢ級にバイアスされ、前記第１のプリアンプの出力を少なくとも閾値以下のレベルに対しては線形増幅するキャリア増幅回路と、
Ｂ級またはＣ級にバイアスされ、前記第２からｎ個のプリアンプの出力を少なくとも前記閾値以上のレベルに対しては増幅する２からｎ個のピーク増幅回路と、
前記キャリア増幅回路と前記２からｎ個のピーク増幅回路の出力を合成するドハチィ合成部と、を有する増幅器。
更には、前記第２から第ｎのプリアンプは夫々多段構成され、各段を構成する増幅器のうち少なくともフロントエンドがＣ級にバイアスされる。

本発明にかかる増幅器によれば、増幅器を多段構成にするときにレベルの小さいうちに分配して分配損失抑えることで、増幅器全体の電源効率をドハチィ増幅器のコレクタ効率に近づけることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。尚、以下で説明する機能実現手段は、当該機能を実現できる手段であれば、どのような回路又は装置であっても構わず、機能実現手段を複数の回路によって実現してもよく、複数の機能実現手段を単一の回路で実現してもよい。また、本実施形態の機能又は構成の全ての組み合わせが本発明に必須であるとは限らない。
また本発明は、明細書中で引用される本願と同一出願人による先の特許出願の記載と組み合わせて実施することを妨げない。

図５は、実施例１に係る共通増幅器の構成図である。図５の共通増幅器はプリアンプを分配器２の後に別個に設けた点で従来と異なり、同一の符号が付された構成要素については、従来との性能比較を容易にするため、諸元も含め完全に図３と同一とする。
１’は、ドハチィ増幅器（終段部）であり、従来のドハチィ増幅器から分配器２と移相器３を除いた残りの部分に相当する。
２は、入力端子に入力された信号を分配する分配器である。分配器２は、例えば配線板上に形成されたウィルキンソン分配器等である。
３は、移相器であり、原理的には伝送線路６１に相当する遅延（位相）を発生する。移相器３は合成を同相で行うために、プリアンプ９１及びキャリア増幅回路４と、プリアンプ９２及びピーク増幅回路５との間の遅延時間差（位相差）も吸収させるものであり、伝送線路６１の遅延（位相）と異なることもある。移相器３は遅延（移相）量を電気的に可変できるものであっても良い。
９１は、分配された入力信号の一方を増幅して出力するプリアンプである。プリアンプ９１はＡＢ級でバイアスされ、キャリア増幅回路４の入力として要求される線形性を満たす。プリアンプ９１のバックオフは、例えばキャリア増幅回路４のそれとほぼ同等か若干大きく設計される。
９２は、分配された入力信号のもう一方を増幅して出力するプリアンプである。プリアンプ９２はＣ級でバイアスされ、ピーク増幅回路５の入力として要求される線形性を満たす。そのため、プリアンプ９１と９２の出力は同一とは限らない。
４は、プリアンプ９１で増幅された信号を増幅するキャリア増幅回路である。
５は、プリアンプ９２で増幅された信号を増幅するピーク増幅回路である。プリアンプ９１、９２やキャリア増幅回路４、ピーク増幅回路５で用いられる増幅素子は通常、ＬＤ−ＭＯＳ（Lateral Double-diffused MOS）、ＧａＡｓ−ＦＥＴ、ＨＥＭＴ、ＨＢＴ等の半導体デバイスである。キャリア増幅回路４及びピーク増幅回路５で用いる増幅素子はほぼ同一の緒元のデバイスでも良い。
６１は、インピーダンス変換を行うための伝送線路である。λ／４変成器として構成するのが一般的ではあるが、それに束縛されず、長さｌ＝０〜λ／２或いはそれ以上の電気長（実効的な線路長）を有し、その特性インピーダンスＺ1は２Ｚ7＝２Ｚ22／Ｚ0としてもよい。これに関する設計法は、特願２００４−３２２０９２に記載のものと同様である。ただし、本実施例では性能比較のため、従来どおりλ／４変成器とする。
６２は、キャリア増幅回路４及びピーク増幅回路５の出力を伝送線路６１を介して合成するノード（合成点）である。
７は、ノード６２から見たインピーダンスＺ７を出力負荷Ｚ0に変換するλ／４変成器である。λ／４変成器７は、その特性インピーダンスＺ2に相当する線幅、及びλ／４に相当する長さを有する導体パターンとして配線板上に形成させても良い。λ／４変成器を用いることにより比較的広い周波数範囲で整合が取れるが、整合さえ取れればλ／４変成器以外の整合手段を用いても良い。

次に、図５の共通増幅器の付加効率を評価する。各回路の特性は、従来の図３と共通であり、共通増幅器としては入力レベルが同じであれば同じバックオフで同じ出力が得られるものとし、比較のために共通増幅器としての入出力レベルは同じとする。ただし、プリアンプ９１はＡＢ級、プリアンプ９２はＣ級の構成とし、効率や利得は従来と等しくするが、出力レベルは従来より低い。
ドハチィ増幅器（終段部）１’の諸元を以下のようにする。
出力：２０W
利得：１２dB（分配器を取り除いたので３dB上昇）
コレクタ効率：３５％
プリアンプ９１の諸元を以下のようにする。
出力：１．２５W
利得：１２dB
コレクタ効率：２０％
入力：０．０７８Ｗ

プリアンプ９２は、７〜１０dBのバックオフ使用時には増幅動作せず、電力も消費しない。プリアンプ９１とキャリア増幅回路４との整合は良好であり、損失はほとんど無い。また、Ａ区間においてピーク増幅回路５のルートに分配される無駄な電力が、従来の１．２５Ｗから０．０７８Ｗに減少していることに注意されたい。
従って、
ドハチィ増幅器の消費電力：20／0.35=５７．１W
プリアンプ９１、９２の消費電力：1.25／0.2=６．２５W
共通増幅器の付加効率：(20-0.156)／(57.1+6.25)=３１.３％
となり、従来の図３と比べ、電源効率が２．８％も向上する。

以上説明した共通増幅器は、キャリア増幅回路４とピーク増幅回路５の飽和出力が等しいものとしたが、これに限らず異ならせても良い。また従属接続する段数は２段に限らず、それ以上の段数にすれば、効率改善の効果を維持したまま利得を向上することができるのは明らかである。その場合、ピーク側のプリアンプは全部Ｃ級としてもよいが、入力側に近い方だけをＣ級にしてもよい。
また、キャリア増幅回路４やピーク増幅回路５の利得や位相の調整は、負荷分担やドハチィ増幅器の性能の最適化に重要であるが、そのような調整回路（ＰＩＮダイオードや可変容量ダイオードを用い電子的に可変できるものを含む）を設ける場合になるべく前段のプリアンプ（例えば分配後の最初のプリアンプ）に設けると、調整回路における損失を抑えつつドハチィ増幅器の性能を向上させることができる。
また、共通増幅器を構成する個々の増幅回路のバイアスは固定的なものに限らず、アクティブバイアスコントロールされてもよい。つまり、（特にＡ区間の）任意のレベルの時に、ピーク増幅回路５用のプリアンプのいずれかがＣ級バイアスされ実質的にオフ状態になるものであれば本発明は適用され得る。
また、以上の説明で用いたＡ級乃至Ｃ級という表現は、単にバイアスの深さ（アイドル電流の量）を表したものであり、出力整合回路の構成に依存するその他の動作級（例えばＦ級）への応用を妨げるものではない。

図６は、実施例２に係る共通増幅器の構成図である。本実施例は、ドハチィ増幅器が３個の増幅回路の出力を合成するように構成した点で前述の実施例１と異なる。なお、実施例１と同一の符号を付した構成要素は、実施例１のそれと変わらないので、説明を省略する。
２１は分配器であり、入力信号を３分配する。
３１は移相器であり、キャリア増幅回路４及びピーク増幅回路５からの出力と、ピーク増幅回路５５からの出力を同相で合成するためのものである。
５５は、第２のピーク増幅回路であり、構成はピーク増幅回路５とほぼ同様であるが、ピーク増幅回路５が動作し始める入力レベルよりも更に大きい入力レベルで動作し始めるように動作点（バイアス）が設定される。
６３は、キャリア増幅回路４及びピーク増幅回路５からの出力と、ピーク増幅回路５５からの出力とを伝送線路６４を介して合成するノード（合成点）である。
６４は、伝送線路であり、ほぼ直結となるような長さにしても良く、或いは、インピーダンス変換を行うための伝送線路６１と同様に設計されてもよい。
９１〜９３はそれぞれ、第２から第４のプリアンプである。各増幅回路４、５、５５の前段にプリアンプ９１、９２、９３をそれぞれ挿入することにより、図示しないが図３のようにピーク回路やドライブ回路の分配前にプリアンプを挿入した３ウェイのドハティ増幅器に比べ、分配損失の絶対値が下がり付加効率は向上する。

図６の共通増幅器の動作を説明する。ピーク増幅回路５５が動作しないような入力レベルのときは、入力端子からノード６３までは図５と同様に動作し、ノード６３においてキャリア増幅回路４及びピーク増幅回路５の合成出力が得られる。またピーク増幅回路５５の負荷インピーダンスはほぼ無限大となっており、伝送線路６４は、ノード６３のインピーダンスを変換しノード６２に伝送する。
ピーク増幅回路５５が動作するような大きな入力レベルのときは、伝送線路６４からみたノード６２のインピーダンスが上昇するので、ノード６３からみたインピーダンスも上昇し、伝送線路６４を介して出力負荷８へ供給される電力が更に増加する。或いは、ピーク増幅回路５５が動作し始める前後のレベルでの動作を、キャリア増幅回路４とピーク増幅回路５との合体を従来のキャリア増幅回路４と見立てることで同様に類推してもよい。
いずれにしてもノード６３において、ピーク増幅回路５５が動作したときに、キャリア増幅回路４及びピーク増幅回路５の合成出力を少なくとも減少させないような負荷変調が生じればよい。これにより、キャリア増幅回路４、ピーク増幅回路５及び５５で共通増幅器の出力を分担する。

以上説明したように、各増幅部の前段にプリアンプ９１〜９３を設けたことにより、ピーク増幅回路５や５５が動作しないときの分配損失の絶対値を大幅に下げることが可能となり付加効率は上昇する。
なお本実施例において、６１から６４で構成されるドハチィ合成部６’は、この構成のものに限らず、１つのノードで合成する方式のような種種の構成が考えられる。また合成数は３個に限らず、それ以上でも良い。また複数のプリアンプのうちのいくつかを１つにまとめて共用しても良い。

従来のドハチィ増幅器の構成図図１のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図２段構成の共通増幅器の構成図図実施形態に係る共通増幅器の構成図実施例１に係る共通増幅器の構成図

符号の説明

１ドハチィ増幅器
２分配器
３移相器
４キャリア増幅回路
５ピーク増幅回路
６ドハチィ合成部
６１伝送線路
６２ノード
７ λ／４変成器
８出力負荷
９プリアンプ

Claims

入力信号を２つにほぼ等しく分配する分配器と、
分配された信号の一方を増幅するＡＢ級にバイアスされた第１のプリアンプと、
ＡＢ級にバイアスされ、前記第１のプリアンプの出力を増幅するキャリア増幅回路と、
分配された信号の他方を増幅する、前記キャリア増幅回路のみが動作する入力信号レベルにおいてオフ状態になるようにＣ級にバイアスされた第２のプリアンプと、
Ｂ級またはＣ級にバイアスされ、前記第２のプリアンプの出力の閾値以上のレベルを増幅するピーク増幅回路と、
前記キャリア増幅回路と前記ピーク増幅回路の出力を合成するドハチィ合成部と、を有する増幅器。
入力信号をｎ個に分配する分配器と、
分配された信号の一方を増幅するＡＢ級にバイアスされた第１のプリアンプと、
ＡＢ級にバイアスされ、前記第１のプリアンプの出力を増幅するキャリア増幅回路と、
分配された信号の他方を増幅する、前記キャリア増幅回路のみが動作する入力信号レベルにおいてオフ状態になるようにＣ級にバイアスされた第２から第ｎのプリアンプと、
Ｂ級またはＣ級にバイアスされ、閾値以上のレベルを有する前記第２から第ｎのプリアンプの出力を増幅する２からｎ個のピーク増幅回路と、
前記キャリア増幅回路と前記２からｎ個のピーク増幅回路の出力を合成するドハチィ合成部と、を有する増幅器。