JP2001210723A - バイアス回路ならびに半導体装置の製造方法 - Google Patents
バイアス回路ならびに半導体装置の製造方法Info
- Publication number
- JP2001210723A JP2001210723A JP2000346363A JP2000346363A JP2001210723A JP 2001210723 A JP2001210723 A JP 2001210723A JP 2000346363 A JP2000346363 A JP 2000346363A JP 2000346363 A JP2000346363 A JP 2000346363A JP 2001210723 A JP2001210723 A JP 2001210723A
- Authority
- JP
- Japan
- Prior art keywords
- base
- bipolar transistor
- semiconductor layer
- bias circuit
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 パワートランジスタの温度変化によるアイド
ル電流の変化を抑制するバイアス回路およびそれを有す
る半導体装置を提供する。 【解決手段】 バイアス回路１０は、バイポーラトラン
ジスタＴｒ１、Ｔｒ２、Ｔｒ３と、ショットキーダイオ
ードＤ１、Ｄ２とを備える。パワートランジスタとして
機能するＴｒ１のベース端子は、エミッタホロワ形式で
抵抗Ｒ３を介してＴｒ２に接続されている。また、Ｔｒ
２のベース端子は、ショットキーダイオードＤ１、Ｄ２
と、ベース−コレクタ間を短絡したＴｒ３とを介して接
地されている。このことによって、温度が変化したとき
に生じるＴｒ１のアイドル電流Ｃの変化を抑制すること
ができる。
ル電流の変化を抑制するバイアス回路およびそれを有す
る半導体装置を提供する。 【解決手段】 バイアス回路１０は、バイポーラトラン
ジスタＴｒ１、Ｔｒ２、Ｔｒ３と、ショットキーダイオ
ードＤ１、Ｄ２とを備える。パワートランジスタとして
機能するＴｒ１のベース端子は、エミッタホロワ形式で
抵抗Ｒ３を介してＴｒ２に接続されている。また、Ｔｒ
２のベース端子は、ショットキーダイオードＤ１、Ｄ２
と、ベース−コレクタ間を短絡したＴｒ３とを介して接
地されている。このことによって、温度が変化したとき
に生じるＴｒ１のアイドル電流Ｃの変化を抑制すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路なら
びにそれに用いられた各素子を集積化したバイポーラ集
積回路の製造方法に関する。
びにそれに用いられた各素子を集積化したバイポーラ集
積回路の製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話に代表される移動体通信
機器に用いられる送信用電力増幅器のトランジスタとし
て、低消費電力化が可能なＧａＡｓを材料とする電界効
果型トランジスタ（ＭＥＳＦＥＴ）が多く用いられてい
る。しかしながら、ＭＥＳＦＥＴでは、ゲート端子のバ
イアスには、通常、負電源が用いられる。このため、Ｍ
ＥＳＦＥＴを送信用電力増幅器として使用するには、正
負２つの電源が必要となる。このことは増幅器の小型化
の点では不利となるため、正電源だけで動作するトラン
ジスタが強く求められている。
機器に用いられる送信用電力増幅器のトランジスタとし
て、低消費電力化が可能なＧａＡｓを材料とする電界効
果型トランジスタ（ＭＥＳＦＥＴ）が多く用いられてい
る。しかしながら、ＭＥＳＦＥＴでは、ゲート端子のバ
イアスには、通常、負電源が用いられる。このため、Ｍ
ＥＳＦＥＴを送信用電力増幅器として使用するには、正
負２つの電源が必要となる。このことは増幅器の小型化
の点では不利となるため、正電源だけで動作するトラン
ジスタが強く求められている。
【０００３】また、ＣＤＭＡ（Ｃｏｄｅ Ｄｅｖｉｓｉ
ｏｎ Ｍｕｌｔｉ−ＣｈａｎｎｅｌＡｃｃｅｓｓ）に代
表される近年の通信方式では、送信用電力増幅器の出力
電流の低歪み性（線形性）が強く求められている。これ
らの要求を満たすトランジスタとして、エミッタにベー
スよりもバンドギャップの大きい半導体を用いるヘテロ
接合バイポーラトランジスタ（ＨＢＴ）が実用化されて
いる。
ｏｎ Ｍｕｌｔｉ−ＣｈａｎｎｅｌＡｃｃｅｓｓ）に代
表される近年の通信方式では、送信用電力増幅器の出力
電流の低歪み性（線形性）が強く求められている。これ
らの要求を満たすトランジスタとして、エミッタにベー
スよりもバンドギャップの大きい半導体を用いるヘテロ
接合バイポーラトランジスタ（ＨＢＴ）が実用化されて
いる。
【０００４】従来のＨＢＴを用いた電力増幅器では、電
力用トランジスタ（パワートランジスタ）として使用さ
れるＨＢＴのベースに必要な電流を供給するために、バ
イアス回路を同一チップ内に内蔵させることが一般的で
ある。ところが、図１０に示すように、ＨＢＴには温度
が上昇するにつれてオン電圧が小さくなる特性（以下Ｈ
ＢＴの温度特性と称す）があり、一定の電圧をベース−
エミッタ間に与えていた場合には、ＨＢＴのコレクタ電
流（以下、アイドル電流と称す）が大きく増加する。こ
のため、バイアス回路には、温度変化に対してパワート
ランジスタであるＨＢＴのアイドル電流の変化を小さく
することが求められている。
力用トランジスタ（パワートランジスタ）として使用さ
れるＨＢＴのベースに必要な電流を供給するために、バ
イアス回路を同一チップ内に内蔵させることが一般的で
ある。ところが、図１０に示すように、ＨＢＴには温度
が上昇するにつれてオン電圧が小さくなる特性（以下Ｈ
ＢＴの温度特性と称す）があり、一定の電圧をベース−
エミッタ間に与えていた場合には、ＨＢＴのコレクタ電
流（以下、アイドル電流と称す）が大きく増加する。こ
のため、バイアス回路には、温度変化に対してパワート
ランジスタであるＨＢＴのアイドル電流の変化を小さく
することが求められている。
【０００５】上記の課題を解決するためのバイアス回路
について、従来の電力増幅器に用いられているバイアス
回路１００を示す図１１を参照しながら説明する。
について、従来の電力増幅器に用いられているバイアス
回路１００を示す図１１を参照しながら説明する。
【０００６】パワートランジスタであるバイポーラトラ
ンジスタ（以下Ｔｒと略す）１０１のベース端子は、Ｔ
ｒ１０２のエミッタホロワ形式で４Ωの抵抗Ｒ１０３を
介して接続されている。また、Ｔｒ１０２のベース端子
はベース・コレクタ間を短絡したＴｒ１０３、Ｔｒ１０
４を介して接地されている。このＴｒ１０３、Ｔｒ１０
４はオン電圧がＴｒ１０１やＴｒ１０２と等しいＰＮダ
イオードとなる。この回路において、温度上昇が起こる
と、ＨＢＴであるＴｒ１０１は、その温度特性によって
アイドル電流Ｃを増加させる。一方、温度上昇によっ
て、Ｔｒ１０３およびＴｒ１０４に流れる電流も同様の
温度特性によって増加する。このため、Ｔｒ１０３およ
びＴｒ１０４に直列に配置されている抵抗Ｒ１０１を流
れる電流は増加する。抵抗Ｒ１０１の抵抗は一定（530
Ω）であるので、電流が増加すると抵抗Ｒ１０１に印加
される電圧は大きくなる。つまり、図中の点Ｐ5におけ
る電位が低下する。従って、抵抗Ｒ１０１に接続された
Ｔｒ１０２のベース電位は低下する。その結果、Ｔｒ１
０２のエミッタ電流が減少し、パワートランジスタＴｒ
１０１のベース電位が低下する。従って、パワートラン
ジスタＴｒ１０１のアイドル電流Ｃの増加は抑制され
る。
ンジスタ（以下Ｔｒと略す）１０１のベース端子は、Ｔ
ｒ１０２のエミッタホロワ形式で４Ωの抵抗Ｒ１０３を
介して接続されている。また、Ｔｒ１０２のベース端子
はベース・コレクタ間を短絡したＴｒ１０３、Ｔｒ１０
４を介して接地されている。このＴｒ１０３、Ｔｒ１０
４はオン電圧がＴｒ１０１やＴｒ１０２と等しいＰＮダ
イオードとなる。この回路において、温度上昇が起こる
と、ＨＢＴであるＴｒ１０１は、その温度特性によって
アイドル電流Ｃを増加させる。一方、温度上昇によっ
て、Ｔｒ１０３およびＴｒ１０４に流れる電流も同様の
温度特性によって増加する。このため、Ｔｒ１０３およ
びＴｒ１０４に直列に配置されている抵抗Ｒ１０１を流
れる電流は増加する。抵抗Ｒ１０１の抵抗は一定（530
Ω）であるので、電流が増加すると抵抗Ｒ１０１に印加
される電圧は大きくなる。つまり、図中の点Ｐ5におけ
る電位が低下する。従って、抵抗Ｒ１０１に接続された
Ｔｒ１０２のベース電位は低下する。その結果、Ｔｒ１
０２のエミッタ電流が減少し、パワートランジスタＴｒ
１０１のベース電位が低下する。従って、パワートラン
ジスタＴｒ１０１のアイドル電流Ｃの増加は抑制され
る。
【０００７】以上に述べたように、図１１に示すバイア
ス回路１００は、温度上昇に対するパワートランジスタ
Ｔｒ１０１のアイドル電流Ｃの増加を抑制する。
ス回路１００は、温度上昇に対するパワートランジスタ
Ｔｒ１０１のアイドル電流Ｃの増加を抑制する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
バイアス回路１００では、アイドル電流の変化の抑制が
不十分であるという不具合があった。
バイアス回路１００では、アイドル電流の変化の抑制が
不十分であるという不具合があった。
【０００９】本発明は上記不具合を解決するためになさ
れたものであり、パワートランジスタの温度変化による
アイドル電流の変化を抑制するバイアス回路およびそれ
を有する半導体装置の製造方法を提供することを目的と
する。
れたものであり、パワートランジスタの温度変化による
アイドル電流の変化を抑制するバイアス回路およびそれ
を有する半導体装置の製造方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明のバイアス回路
は、エミッタと、ベースと、コレクタとを有する第１バ
イポーラトランジスタと、上記第１バイポーラトランジ
スタの上記ベースに接続された少なくとも１個のショッ
トキーダイオードとを備え、上記少なくとも１個のショ
ットキーダイオードは、上記第１バイポーラトランジス
タの温度変化によるコレクタ電流の変化を抑制するベー
ス電位を与えるように配置されている。
は、エミッタと、ベースと、コレクタとを有する第１バ
イポーラトランジスタと、上記第１バイポーラトランジ
スタの上記ベースに接続された少なくとも１個のショッ
トキーダイオードとを備え、上記少なくとも１個のショ
ットキーダイオードは、上記第１バイポーラトランジス
タの温度変化によるコレクタ電流の変化を抑制するベー
ス電位を与えるように配置されている。
【００１１】バイポーラトランジスタは、一定の電圧を
ベース−エミッタ間に与えていた場合には、温度変化に
よってコレクタ電流が変化する。この変化を抑制するよ
うなベース電位を与えるようにショットキーダイオード
を配置することによって、温度変化に関わらずほぼ一定
のコレクタ電流を得ることができる。
ベース−エミッタ間に与えていた場合には、温度変化に
よってコレクタ電流が変化する。この変化を抑制するよ
うなベース電位を与えるようにショットキーダイオード
を配置することによって、温度変化に関わらずほぼ一定
のコレクタ電流を得ることができる。
【００１２】エミッタと、ベースと、コレクタとを有す
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに接続されたＰＮダイオード
と、上記第２バイポーラトランジスタの上記ベースに接
続された２個以上のショットキーダイオードとをさらに
備え、上記第２バイポーラトランジスタの上記エミッタ
は、上記第１バイポーラトランジスタの上記ベースに接
続されており、上記２個以上のショットキーダイオード
は、上記ＰＮダイオードと直列に接続されていることが
好ましい。
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに接続されたＰＮダイオード
と、上記第２バイポーラトランジスタの上記ベースに接
続された２個以上のショットキーダイオードとをさらに
備え、上記第２バイポーラトランジスタの上記エミッタ
は、上記第１バイポーラトランジスタの上記ベースに接
続されており、上記２個以上のショットキーダイオード
は、上記ＰＮダイオードと直列に接続されていることが
好ましい。
【００１３】第２バイポーラトランジスタのベースにＰ
Ｎダイオードと２個以上のショットキーダイオードとを
接続することによって、バイアス回路に一定の電圧が印
加された状態で温度が上昇すると、ＰＮダイオードと２
個以上のショットキーダイオードとに流れる電流が増大
し、第２バイポーラトランジスタのベース電位を低下さ
せることができる。その結果、第２バイポーラトランジ
スタのエミッタ電流が減少し、第１バイポーラトランジ
スタのベース電位が低下する。従って、第１バイポーラ
トランジスタのコレクタ電流の増加は抑制される。温度
が低下した場合は、上記と全く逆の作用によって、温度
低下による第１バイポーラトランジスタのコレクタ電流
の減少が抑制される。特に、ショットキーダイオード
は、オン電圧が従来のバイアス回路に用いられているＰ
Ｎダイオードよりも小さい。また、ショットキーダイオ
ードの温度変化によるオン電圧の変化は、ＰＮダイオー
ドの温度変化によるオン電圧の変化とほぼ等しい。従っ
て、２個以上の直列に接続されたショットキーダイオー
ドは、ＰＮダイオードと同じの電圧が印加された状態で
温度を変化させた場合、電流の変化量をＰＮダイオード
よりも大きくすることができる。従って、第１バイポー
ラトランジスタのベース電位を、第１バイポーラトラン
ジスタのコレクタ電流の変化を抑制するようにさらに大
きく変化させることができる。
Ｎダイオードと２個以上のショットキーダイオードとを
接続することによって、バイアス回路に一定の電圧が印
加された状態で温度が上昇すると、ＰＮダイオードと２
個以上のショットキーダイオードとに流れる電流が増大
し、第２バイポーラトランジスタのベース電位を低下さ
せることができる。その結果、第２バイポーラトランジ
スタのエミッタ電流が減少し、第１バイポーラトランジ
スタのベース電位が低下する。従って、第１バイポーラ
トランジスタのコレクタ電流の増加は抑制される。温度
が低下した場合は、上記と全く逆の作用によって、温度
低下による第１バイポーラトランジスタのコレクタ電流
の減少が抑制される。特に、ショットキーダイオード
は、オン電圧が従来のバイアス回路に用いられているＰ
Ｎダイオードよりも小さい。また、ショットキーダイオ
ードの温度変化によるオン電圧の変化は、ＰＮダイオー
ドの温度変化によるオン電圧の変化とほぼ等しい。従っ
て、２個以上の直列に接続されたショットキーダイオー
ドは、ＰＮダイオードと同じの電圧が印加された状態で
温度を変化させた場合、電流の変化量をＰＮダイオード
よりも大きくすることができる。従って、第１バイポー
ラトランジスタのベース電位を、第１バイポーラトラン
ジスタのコレクタ電流の変化を抑制するようにさらに大
きく変化させることができる。
【００１４】エミッタと、ベースと、コレクタとを有す
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに直列に接続された３個以上
のショットキーダイオードとをさらに備え、上記第２バ
イポーラトランジスタの上記エミッタは、上記第１バイ
ポーラトランジスタの上記ベースに接続されていること
が好ましい。
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに直列に接続された３個以上
のショットキーダイオードとをさらに備え、上記第２バ
イポーラトランジスタの上記エミッタは、上記第１バイ
ポーラトランジスタの上記ベースに接続されていること
が好ましい。
【００１５】３個以上の直列に接続されたショットキー
ダイオードは、ＰＮダイオードと同じの電圧が印加され
た状態で温度を変化させた場合、電流の変化量をＰＮダ
イオードよりも大きくすることができる。従って、第１
バイポーラトランジスタのベース電位を、第１バイポー
ラトランジスタのコレクタ電流の変化を抑制するように
さらに大きく変化させることができる。
ダイオードは、ＰＮダイオードと同じの電圧が印加され
た状態で温度を変化させた場合、電流の変化量をＰＮダ
イオードよりも大きくすることができる。従って、第１
バイポーラトランジスタのベース電位を、第１バイポー
ラトランジスタのコレクタ電流の変化を抑制するように
さらに大きく変化させることができる。
【００１６】上記第２バイポーラトランジスタの上記エ
ミッタと上記第１バイポーラトランジスタの上記ベース
との接続から分岐して接続された少なくとも１つのショ
ットキーダイオードをさらに備えることが好ましい。
ミッタと上記第１バイポーラトランジスタの上記ベース
との接続から分岐して接続された少なくとも１つのショ
ットキーダイオードをさらに備えることが好ましい。
【００１７】第１バイポーラトランジスタのベースとの
接続から分岐して接続されたショットキーダイオード
は、ＰＮダイオードと同じの電圧が印加された状態で温
度を変化させた場合、電流の変化量をＰＮダイオードよ
りも大きくすることができる。従って、第１バイポーラ
トランジスタのベース電位を、第１バイポーラトランジ
スタのコレクタ電流の変化を抑制するようにさらに大き
く変化させることができる。
接続から分岐して接続されたショットキーダイオード
は、ＰＮダイオードと同じの電圧が印加された状態で温
度を変化させた場合、電流の変化量をＰＮダイオードよ
りも大きくすることができる。従って、第１バイポーラ
トランジスタのベース電位を、第１バイポーラトランジ
スタのコレクタ電流の変化を抑制するようにさらに大き
く変化させることができる。
【００１８】上記第１および第２バイポーラトランジス
タは、ヘテロ接合バイポーラトランジスタであってもよ
い。
タは、ヘテロ接合バイポーラトランジスタであってもよ
い。
【００１９】エミッタと、ベースと、コレクタとを有す
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに直列に接続された１個以上
のショットキーダイオードとをさらに備え、上記第２バ
イポーラトランジスタの上記コレクタは、上記第１バイ
ポーラトランジスタの上記ベースに接続されていること
が好ましい。
る第２バイポーラトランジスタと、上記第２バイポーラ
トランジスタの上記ベースに直列に接続された１個以上
のショットキーダイオードとをさらに備え、上記第２バ
イポーラトランジスタの上記コレクタは、上記第１バイ
ポーラトランジスタの上記ベースに接続されていること
が好ましい。
【００２０】温度上昇が起こると、第２バイポーラトラ
ンジスタの上記ベースに直列に接続された１個以上のシ
ョットキーダイオードのオン電圧が小さくなるので、第
２バイポーラトランジスタのベース電位は高くなる。そ
の結果、第２バイポーラトランジスタのコレクタ電流
は、温度上昇による増加と、ベース電位の上昇によって
増加する。第２バイポーラトランジスタのコレクタ電流
が増加すると、第２バイポーラトランジスタのコレクタ
に接続された第１バイポーラトランジスタのベース電位
は小さくなる。従って、第１バイポーラトランジスタの
コレクタ電流の温度上昇による増加が抑制される。温度
が低下した場合は、上記と全く逆の作用によって、温度
低下による第１バイポーラトランジスタのコレクタ電流
の減少が抑制される。
ンジスタの上記ベースに直列に接続された１個以上のシ
ョットキーダイオードのオン電圧が小さくなるので、第
２バイポーラトランジスタのベース電位は高くなる。そ
の結果、第２バイポーラトランジスタのコレクタ電流
は、温度上昇による増加と、ベース電位の上昇によって
増加する。第２バイポーラトランジスタのコレクタ電流
が増加すると、第２バイポーラトランジスタのコレクタ
に接続された第１バイポーラトランジスタのベース電位
は小さくなる。従って、第１バイポーラトランジスタの
コレクタ電流の温度上昇による増加が抑制される。温度
が低下した場合は、上記と全く逆の作用によって、温度
低下による第１バイポーラトランジスタのコレクタ電流
の減少が抑制される。
【００２１】本発明の半導体装置の製造方法は、エミッ
タと、ベースと、コレクタとを有するバイポーラトラン
ジスタと、半導体領域と上記半導体領域にショットキー
接触するショットキー電極とを有するショットキーダイ
オードとを備えた半導体装置の製造方法であって、第１
導電型の第１半導体層と、上記第１半導体層の上に第２
導電型の第２半導体層と、上記第２半導体層の上に第１
導電型の第３半導体層とが順に堆積された半導体基板上
にエミッタ電極を形成する工程（ａ）と、上記エミッタ
電極とその周囲を覆うエッチングマスクを用いて上記第
３半導体層と上記第２半導体層とをパターニングするこ
とによってエミッタ層とベース層とを順次形成した後、
上記第１半導体層の表面を露出させる工程（ｂ）と、上
記工程（ｂ）の後に、上記第１半導体層をコレクタ領域
とショットキーダイオード領域とに分離する分離領域を
形成する工程（ｃ）と、上記エミッタ層をパターニング
することによって上記ベース層の表面の一部を露出させ
る工程（ｄ）と、上記ベース層の露出している表面の上
にベース電極を形成し、上記ショットキーダイオード領
域の上記第１半導体層の表面の上にショットキー電極を
形成する工程（ｅ）とを含む。
タと、ベースと、コレクタとを有するバイポーラトラン
ジスタと、半導体領域と上記半導体領域にショットキー
接触するショットキー電極とを有するショットキーダイ
オードとを備えた半導体装置の製造方法であって、第１
導電型の第１半導体層と、上記第１半導体層の上に第２
導電型の第２半導体層と、上記第２半導体層の上に第１
導電型の第３半導体層とが順に堆積された半導体基板上
にエミッタ電極を形成する工程（ａ）と、上記エミッタ
電極とその周囲を覆うエッチングマスクを用いて上記第
３半導体層と上記第２半導体層とをパターニングするこ
とによってエミッタ層とベース層とを順次形成した後、
上記第１半導体層の表面を露出させる工程（ｂ）と、上
記工程（ｂ）の後に、上記第１半導体層をコレクタ領域
とショットキーダイオード領域とに分離する分離領域を
形成する工程（ｃ）と、上記エミッタ層をパターニング
することによって上記ベース層の表面の一部を露出させ
る工程（ｄ）と、上記ベース層の露出している表面の上
にベース電極を形成し、上記ショットキーダイオード領
域の上記第１半導体層の表面の上にショットキー電極を
形成する工程（ｅ）とを含む。
【００２２】この方法によって、バイポーラトランジス
タとショットキーダイオードとを同一基板上に備えた半
導体装置を得ることができる。
タとショットキーダイオードとを同一基板上に備えた半
導体装置を得ることができる。
【００２３】上記工程（ｅ）では、上記ベース電極と上
記ショットキー電極とを同時に形成することが好まし
い。
記ショットキー電極とを同時に形成することが好まし
い。
【００２４】このことによって、半導体装置にショット
キーダイオードを混在させるために、新たに半導体層を
成長させる工程、あるいは、ショットキー電極を形成す
るための工程を増やす必要がない。つまり、従来のバイ
ポーラトランジスタを備えた半導体装置の製造方法と比
べて工程数を増やすことなく、ショットキーダイオード
を同一チップ内に混在させた半導体装置を製造すること
ができる。
キーダイオードを混在させるために、新たに半導体層を
成長させる工程、あるいは、ショットキー電極を形成す
るための工程を増やす必要がない。つまり、従来のバイ
ポーラトランジスタを備えた半導体装置の製造方法と比
べて工程数を増やすことなく、ショットキーダイオード
を同一チップ内に混在させた半導体装置を製造すること
ができる。
【００２５】上記工程（ａ）では、上記半導体基板は、
上記第１半導体層の下に、上記第１半導体層よりも第１
導電型不純物濃度が高い第４半導体層をさらに備え、上
記工程（ｃ）では、上記分離領域は、上記第４半導体層
をもコレクタ領域とショットキーダイオード領域とに分
離し、上記工程（ｂ）の後に、上記コレクタ領域の上記
第１半導体層と上記ショットキーダイオード領域の上記
第１半導体層とに、上記第４半導体層の表面を露出させ
る開口部を設ける工程と、上記開口部内の上記第４半導
体層の表面の上にそれぞれコレクタ電極とオーミック電
極とを同時に形成する工程とをさらに含んでもよい。
上記第１半導体層の下に、上記第１半導体層よりも第１
導電型不純物濃度が高い第４半導体層をさらに備え、上
記工程（ｃ）では、上記分離領域は、上記第４半導体層
をもコレクタ領域とショットキーダイオード領域とに分
離し、上記工程（ｂ）の後に、上記コレクタ領域の上記
第１半導体層と上記ショットキーダイオード領域の上記
第１半導体層とに、上記第４半導体層の表面を露出させ
る開口部を設ける工程と、上記開口部内の上記第４半導
体層の表面の上にそれぞれコレクタ電極とオーミック電
極とを同時に形成する工程とをさらに含んでもよい。
【００２６】上記第３半導体層を形成する半導体の禁制
帯幅は、上記第２半導体層を形成する半導体の禁制帯幅
よりも大きくてもよい。
帯幅は、上記第２半導体層を形成する半導体の禁制帯幅
よりも大きくてもよい。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
による実施形態を説明する。簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。
による実施形態を説明する。簡単のため、各実施形態に
共通する構成要素は、同一の参照符号で示す。
【００２８】（実施形態１）図１は、実施形態１による
バイアス回路１０の回路図である。
バイアス回路１０の回路図である。
【００２９】図１に示すように、バイアス回路１０は、
バイポーラトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、シ
ョットキーダイオードＤ１、Ｄ２と、抵抗Ｒ１（500
Ω）、Ｒ２（200Ω）、Ｒ３（４Ω）、Ｒ４（2000Ω）
とを備える。バイポーラトランジスタＴｒ１、Ｔｒ２、
Ｔｒ３は全て、電流増幅率（β）が４５のバイポーラト
ランジスタである。パワートランジスタとして機能する
Ｔｒ１のベース端子は、エミッタホロワ形式で抵抗Ｒ３
を介してＴｒ２に接続されている。また、Ｔｒ２のベー
ス端子は、ショットキーダイオードＤ１、Ｄ２と、ベー
ス−コレクタ間を短絡したＴｒ３とを介して接地されて
いる。Ｔｒ３はオン電圧がＴｒ１およびＴｒ２と等しい
ＰＮダイオードとなる。
バイポーラトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、シ
ョットキーダイオードＤ１、Ｄ２と、抵抗Ｒ１（500
Ω）、Ｒ２（200Ω）、Ｒ３（４Ω）、Ｒ４（2000Ω）
とを備える。バイポーラトランジスタＴｒ１、Ｔｒ２、
Ｔｒ３は全て、電流増幅率（β）が４５のバイポーラト
ランジスタである。パワートランジスタとして機能する
Ｔｒ１のベース端子は、エミッタホロワ形式で抵抗Ｒ３
を介してＴｒ２に接続されている。また、Ｔｒ２のベー
ス端子は、ショットキーダイオードＤ１、Ｄ２と、ベー
ス−コレクタ間を短絡したＴｒ３とを介して接地されて
いる。Ｔｒ３はオン電圧がＴｒ１およびＴｒ２と等しい
ＰＮダイオードとなる。
【００３０】図１のバイアス回路１０において、温度上
昇が起こると、Ｔｒ１は、その温度特性によってアイド
ル電流Ｃを増加させる。ショットキーダイオードＤ１、
Ｄ２およびＴｒ３に流れる電流も同様の温度特性によっ
て増加する。このため、ショットキーダイオードＤ１、
Ｄ２、およびＴｒ３に直列に配置されている抵抗Ｒ１を
流れる電流は増加する。抵抗Ｒ１の抵抗は一定（500
Ω）であるので、電流が増加すると抵抗Ｒ１に印加され
る電圧は大きくなる。つまり、図中の点Ｐ1における電
位が低下する。従って、抵抗Ｒ１に接続されたＴｒ２の
ベース電位は低下する。その結果、Ｔｒ２のエミッタ電
流が減少し、パワートランジスタＴｒ１のベース電位が
低下する。従って、パワートランジスタＴｒ１のアイド
ル電流Ｃの増加は抑制される。
昇が起こると、Ｔｒ１は、その温度特性によってアイド
ル電流Ｃを増加させる。ショットキーダイオードＤ１、
Ｄ２およびＴｒ３に流れる電流も同様の温度特性によっ
て増加する。このため、ショットキーダイオードＤ１、
Ｄ２、およびＴｒ３に直列に配置されている抵抗Ｒ１を
流れる電流は増加する。抵抗Ｒ１の抵抗は一定（500
Ω）であるので、電流が増加すると抵抗Ｒ１に印加され
る電圧は大きくなる。つまり、図中の点Ｐ1における電
位が低下する。従って、抵抗Ｒ１に接続されたＴｒ２の
ベース電位は低下する。その結果、Ｔｒ２のエミッタ電
流が減少し、パワートランジスタＴｒ１のベース電位が
低下する。従って、パワートランジスタＴｒ１のアイド
ル電流Ｃの増加は抑制される。
【００３１】なお、抵抗Ｒ２はショットキーダイオード
のオン電圧が、温度上昇によってＰＮダイオードのオン
電圧の半分よりも小さくなった場合、ショットキーダイ
オードＤ１、Ｄ２に流れる電流の増加を抑制するために
設けられている。
のオン電圧が、温度上昇によってＰＮダイオードのオン
電圧の半分よりも小さくなった場合、ショットキーダイ
オードＤ１、Ｄ２に流れる電流の増加を抑制するために
設けられている。
【００３２】図１に示す本実施形態のバイアス回路１０
は、言い換えれば、図１１の従来のバイアス回路１００
のＴｒ１０３を、ショットキーダイオードＤ１、Ｄ２に
置き換えたものである。この理由を以下に説明する。な
お、本実施形態のＴｒ３と従来のバイアス回路１００の
Ｔｒ１０４は、同じバイポーラトランジスタである。
は、言い換えれば、図１１の従来のバイアス回路１００
のＴｒ１０３を、ショットキーダイオードＤ１、Ｄ２に
置き換えたものである。この理由を以下に説明する。な
お、本実施形態のＴｒ３と従来のバイアス回路１００の
Ｔｒ１０４は、同じバイポーラトランジスタである。
【００３３】図１１に示した、ベース−コレクタ間を短
絡したバイポーラトランジスタ（Ｔｒ１０３およびＴｒ
１０４）の室温（２５℃）でのオン電圧は、図１０に示
すように約１．１Ｖである。一方、室温（２５℃）での
ショットキーダイオードのオン電圧は、図２に示すよう
に約０．５５Ｖであり、Ｔｒ１０３またはＴｒ１０４の
約半分である。また、図２に示されるように、温度変化
によるショットキーダイオードのオン電圧の変化量は約
−１．４ｍＶ／℃であり、Ｔｒ１０３またはＴｒ１０４
とほぼ等しい。従って、一定の電圧をベース−エミッタ
間に与え、周囲温度変化させた場合に流れる電流の変化
も、図１１に示されたＴｒ１０３またはＴｒ１０４とほ
ぼ等しい。
絡したバイポーラトランジスタ（Ｔｒ１０３およびＴｒ
１０４）の室温（２５℃）でのオン電圧は、図１０に示
すように約１．１Ｖである。一方、室温（２５℃）での
ショットキーダイオードのオン電圧は、図２に示すよう
に約０．５５Ｖであり、Ｔｒ１０３またはＴｒ１０４の
約半分である。また、図２に示されるように、温度変化
によるショットキーダイオードのオン電圧の変化量は約
−１．４ｍＶ／℃であり、Ｔｒ１０３またはＴｒ１０４
とほぼ等しい。従って、一定の電圧をベース−エミッタ
間に与え、周囲温度変化させた場合に流れる電流の変化
も、図１１に示されたＴｒ１０３またはＴｒ１０４とほ
ぼ等しい。
【００３４】このことから、Ｔｒ１０３およびＴｒ１０
４のいずれか１つを、直列に配置した２つのショットキ
ーダイオードに置き換えることによって、従来のバイア
ス回路１００とほぼ同じオン電圧で動作させ、且つ、温
度変化によるＰ１の電位変化量をＰ５の電位変化量の約
１．５倍にすることができる。
４のいずれか１つを、直列に配置した２つのショットキ
ーダイオードに置き換えることによって、従来のバイア
ス回路１００とほぼ同じオン電圧で動作させ、且つ、温
度変化によるＰ１の電位変化量をＰ５の電位変化量の約
１．５倍にすることができる。
【００３５】上述のショットキーダイオードの温度特性
に着目して構成した本実施形態のバイアス回路１０で
は、温度上昇に対してショットキーダイオードＤ１、Ｄ
２およびＴｒ３のオン電圧の和の変化量は、Ｔｒ１０３
およびＴｒ１０４のオン電圧の和の変化量の１．５倍に
なる。このため、抵抗Ｒ１を流れる電流は、従来のバイ
アス回路１００のＲ１０１よりもさらに増加する。抵抗
Ｒ１の抵抗は一定（500Ω）なので、電流が増加すると
抵抗Ｒ１に印加される電圧は、従来のバイアス回路１０
０のＲ１０１よりもさらに大きくなる。つまり、点Ｐ1
における電位が従来のバイアス回路１００の点Ｐ5より
もさらに低下する。従って、Ｔｒ２のベース電位は従来
のバイアス回路１００よりもさらに低下する。このこと
によって、温度上昇によるＴｒ２のエミッタ電流は、従
来のバイアス回路１００よりもさらに減少する。つま
り、温度上昇によってＴｒ１のベース電位が、従来のバ
イアス回路１００よりもさらに低下する。Ｔｒ１のベー
ス電位がさらに低下すると、温度上昇によるＴｒ１のア
イドル電流Ｃの増大はさらに抑制される。
に着目して構成した本実施形態のバイアス回路１０で
は、温度上昇に対してショットキーダイオードＤ１、Ｄ
２およびＴｒ３のオン電圧の和の変化量は、Ｔｒ１０３
およびＴｒ１０４のオン電圧の和の変化量の１．５倍に
なる。このため、抵抗Ｒ１を流れる電流は、従来のバイ
アス回路１００のＲ１０１よりもさらに増加する。抵抗
Ｒ１の抵抗は一定（500Ω）なので、電流が増加すると
抵抗Ｒ１に印加される電圧は、従来のバイアス回路１０
０のＲ１０１よりもさらに大きくなる。つまり、点Ｐ1
における電位が従来のバイアス回路１００の点Ｐ5より
もさらに低下する。従って、Ｔｒ２のベース電位は従来
のバイアス回路１００よりもさらに低下する。このこと
によって、温度上昇によるＴｒ２のエミッタ電流は、従
来のバイアス回路１００よりもさらに減少する。つま
り、温度上昇によってＴｒ１のベース電位が、従来のバ
イアス回路１００よりもさらに低下する。Ｔｒ１のベー
ス電位がさらに低下すると、温度上昇によるＴｒ１のア
イドル電流Ｃの増大はさらに抑制される。
【００３６】温度が低下した場合は、上記と全く逆の作
用によって、温度低下によるＴｒ１のアイドル電流Ｃの
減少が抑制される。
用によって、温度低下によるＴｒ１のアイドル電流Ｃの
減少が抑制される。
【００３７】（実施形態２）図３は実施形態２によるバ
イアス回路２０の回路図である。
イアス回路２０の回路図である。
【００３８】図３に示すように、バイアス回路２０は、
バイポーラトランジスタＴｒ１、Ｔｒ２と、ショットキ
ーダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と、抵抗Ｒ１１
（380Ω）、Ｒ２（200Ω）、Ｒ３（４Ω）、Ｒ４（2000
Ω）とを備える。バイポーラトランジスタＴｒ１、Ｔｒ
２は両方とも、電流増幅率（β）が４５のバイポーラト
ランジスタである。パワートランジスタとして機能する
Ｔｒ１のベース端子は、エミッタホロワ形式で抵抗Ｒ３
を介してＴｒ２に接続されている。また、Ｔｒ２のベー
ス端子は、ショットキーダイオードＤ１、Ｄ２、Ｄ３お
よびＤ４を介して接地されている。
バイポーラトランジスタＴｒ１、Ｔｒ２と、ショットキ
ーダイオードＤ１、Ｄ２、Ｄ３、Ｄ４と、抵抗Ｒ１１
（380Ω）、Ｒ２（200Ω）、Ｒ３（４Ω）、Ｒ４（2000
Ω）とを備える。バイポーラトランジスタＴｒ１、Ｔｒ
２は両方とも、電流増幅率（β）が４５のバイポーラト
ランジスタである。パワートランジスタとして機能する
Ｔｒ１のベース端子は、エミッタホロワ形式で抵抗Ｒ３
を介してＴｒ２に接続されている。また、Ｔｒ２のベー
ス端子は、ショットキーダイオードＤ１、Ｄ２、Ｄ３お
よびＤ４を介して接地されている。
【００３９】上記のバイアス回路２０は、言い換えれ
ば、図１１の従来例のバイアス回路１００におけるＰＮ
ダイオードのＴｒ１０３、Ｔｒ１０４が、ショットキー
ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４に変更された回路で
ある。つまり、上記実施形態１のＴｒ３を、２つの直列
に配置されたショットキーダイオードＤ３、Ｄ４に置き
換えたものである。このことによって、ほぼ同じオン電
圧で動作させ、且つ、温度変化によるＴｒ２のベース電
位の変化量を、従来のバイアス回路１００の約２倍とす
ることができる。つまり、上記実施形態１に比べて、温
度変化によるトランジスタＴｒ２のベース電位の変化が
より大きくなる。温度が上昇した場合、Ｔｒ２のエミッ
タ電流は上記実施形態１よりもさらに減少し、パワート
ランジスタＴｒ１のベース電位をさらに低下させる。こ
のことによって、温度上昇によるＴｒ１のアイドル電流
Ｃの増大はさらに抑制される。温度が低下する場合は、
全く逆の作用によって、パワートランジスタＴｒ１のベ
ース電位を上記実施形態１よりもさらに上昇させる。こ
のことによって、温度低下によるＴｒ１のアイドル電流
Ｃの減少はさらに抑制される。つまり、温度変化による
バイポーラトランジスタＴｒ１のアイドル電流Ｃの変化
が上記実施形態１よりもさらに抑制される。
ば、図１１の従来例のバイアス回路１００におけるＰＮ
ダイオードのＴｒ１０３、Ｔｒ１０４が、ショットキー
ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４に変更された回路で
ある。つまり、上記実施形態１のＴｒ３を、２つの直列
に配置されたショットキーダイオードＤ３、Ｄ４に置き
換えたものである。このことによって、ほぼ同じオン電
圧で動作させ、且つ、温度変化によるＴｒ２のベース電
位の変化量を、従来のバイアス回路１００の約２倍とす
ることができる。つまり、上記実施形態１に比べて、温
度変化によるトランジスタＴｒ２のベース電位の変化が
より大きくなる。温度が上昇した場合、Ｔｒ２のエミッ
タ電流は上記実施形態１よりもさらに減少し、パワート
ランジスタＴｒ１のベース電位をさらに低下させる。こ
のことによって、温度上昇によるＴｒ１のアイドル電流
Ｃの増大はさらに抑制される。温度が低下する場合は、
全く逆の作用によって、パワートランジスタＴｒ１のベ
ース電位を上記実施形態１よりもさらに上昇させる。こ
のことによって、温度低下によるＴｒ１のアイドル電流
Ｃの減少はさらに抑制される。つまり、温度変化による
バイポーラトランジスタＴｒ１のアイドル電流Ｃの変化
が上記実施形態１よりもさらに抑制される。
【００４０】（実施形態３）図４は、実施形態３による
バイアス回路３０の回路図である。
バイアス回路３０の回路図である。
【００４１】図４に示すように、バイアス回路３０は、
パワートランジスタとして機能するＴｒ１のベース端子
は、エミッタホロワ形式で抵抗Ｒ３を介してＴｒ２に接
続されており、さらに、ショットキーダイオードＤ５お
よびＤ６、抵抗Ｒ２４が接続されている点で、上記実施
形態２のバイアス回路２０と異なる。他の構成は、上記
実施形態２のバイアス回路２０と同じである。なお、シ
ョットキーダイオードＤ５およびＤ６は、ショットキー
ダイオードＤ１〜Ｄ４と全く同じものである。また、Ｒ
２４（200Ω）はショットキーダイオードＤ５、Ｄ６の
オン電圧がＰＮダイオードのオン電圧の半分よりも小さ
くなったときでも、ショットキーダイオードＤ５、Ｄ６
に流れる電流の増加を抑制するように配置されている。
パワートランジスタとして機能するＴｒ１のベース端子
は、エミッタホロワ形式で抵抗Ｒ３を介してＴｒ２に接
続されており、さらに、ショットキーダイオードＤ５お
よびＤ６、抵抗Ｒ２４が接続されている点で、上記実施
形態２のバイアス回路２０と異なる。他の構成は、上記
実施形態２のバイアス回路２０と同じである。なお、シ
ョットキーダイオードＤ５およびＤ６は、ショットキー
ダイオードＤ１〜Ｄ４と全く同じものである。また、Ｒ
２４（200Ω）はショットキーダイオードＤ５、Ｄ６の
オン電圧がＰＮダイオードのオン電圧の半分よりも小さ
くなったときでも、ショットキーダイオードＤ５、Ｄ６
に流れる電流の増加を抑制するように配置されている。
【００４２】ショットキーダイオードＤ５、Ｄ６は、シ
ョットキーダイオードＤ１〜Ｄ４と同様に、温度上昇に
よって流れる電流を増加させる性質がある。従って、温
度が上昇すると、ショットキーダイオードＤ５、Ｄ６に
流れる電流が増加し、パワートランジスタＴｒ１のベー
ス電位を低下させる。このことによって、温度上昇によ
るＴｒ１のアイドル電流Ｃの増大はさらに抑制される。
温度が低下する場合は、全く逆の作用によって、パワー
トランジスタＴｒ１のベース電位を上昇させる。つま
り、温度変化によるパワートランジスタＴｒ１のアイド
ル電流Ｃの変化を、上記実施形態２に加えてさらに抑制
するように働く。
ョットキーダイオードＤ１〜Ｄ４と同様に、温度上昇に
よって流れる電流を増加させる性質がある。従って、温
度が上昇すると、ショットキーダイオードＤ５、Ｄ６に
流れる電流が増加し、パワートランジスタＴｒ１のベー
ス電位を低下させる。このことによって、温度上昇によ
るＴｒ１のアイドル電流Ｃの増大はさらに抑制される。
温度が低下する場合は、全く逆の作用によって、パワー
トランジスタＴｒ１のベース電位を上昇させる。つま
り、温度変化によるパワートランジスタＴｒ１のアイド
ル電流Ｃの変化を、上記実施形態２に加えてさらに抑制
するように働く。
【００４３】次に、実施形態１から３のバイアス回路１
０、２０、３０と、従来のバイアス回路１００とを、温
度特性について、図５を参照しながら説明する。
０、２０、３０と、従来のバイアス回路１００とを、温
度特性について、図５を参照しながら説明する。
【００４４】図５は、上記実施形態１から３のバイアス
回路１０、２０、３０と、従来のバイアス回路１００と
の効果をシミュレーションした結果を示す。この結果
は、−３０℃から９０℃の温度範囲で、パワートランジ
スタＴｒ１に電力を入力しない状態でのコレクタ電流
（アイドル電流）をプロットしたものである。ここで、
従来のバイアス回路１００のＴｒ１０３およびＴｒ１０
４のエミッタ面積は、Ｔｒ１０１の１／７０である。
回路１０、２０、３０と、従来のバイアス回路１００と
の効果をシミュレーションした結果を示す。この結果
は、−３０℃から９０℃の温度範囲で、パワートランジ
スタＴｒ１に電力を入力しない状態でのコレクタ電流
（アイドル電流）をプロットしたものである。ここで、
従来のバイアス回路１００のＴｒ１０３およびＴｒ１０
４のエミッタ面積は、Ｔｒ１０１の１／７０である。
【００４５】図５が示すように、従来のバイアス回路１
００は、温度変化によるアイドル電流の変化量が大きい
のに対し、実施形態１、実施形態２、実施形態３となる
につれ、温度変化によるアイドル電流の変化量が小さく
なっており、実施形態３ではほぼ平坦な温度特性が得ら
れているのがわかる。
００は、温度変化によるアイドル電流の変化量が大きい
のに対し、実施形態１、実施形態２、実施形態３となる
につれ、温度変化によるアイドル電流の変化量が小さく
なっており、実施形態３ではほぼ平坦な温度特性が得ら
れているのがわかる。
【００４６】従来のバイアス回路１００のＴｒ１０３お
よびＴｒ１０４のエミッタ面積は、Ｔｒ１０１のエミッ
タ面積の１／１０から１／１００程度である。Ｔｒ１０
３およびＴｒ１０４のエミッタ面積を増大させると、温
度変化によるパワートランジスタＴｒ１０１のアイドル
電流の変化を抑制する効果がある。しかし、Ｔｒ１０３
およびＴｒ１０４に流れる電流が増加する、すなわち、
電力増幅器にとって無駄なバイアス回路の消費電流が増
加する。
よびＴｒ１０４のエミッタ面積は、Ｔｒ１０１のエミッ
タ面積の１／１０から１／１００程度である。Ｔｒ１０
３およびＴｒ１０４のエミッタ面積を増大させると、温
度変化によるパワートランジスタＴｒ１０１のアイドル
電流の変化を抑制する効果がある。しかし、Ｔｒ１０３
およびＴｒ１０４に流れる電流が増加する、すなわち、
電力増幅器にとって無駄なバイアス回路の消費電流が増
加する。
【００４７】しかし、上記実施形態１から３のように、
ショットキーダイオードを用いてバイアス回路を構成す
ると、ショットキーダイオードに流れる電流は、従来の
バイアス回路１００のＴｒ１０３およびＴｒ１０４に流
れる電流とほとんど同じである。つまり、バイアス回路
の消費電流を増加させることなく、温度変化によるパワ
ートランジスタのアイドル電流の変化を抑制することが
できる。
ショットキーダイオードを用いてバイアス回路を構成す
ると、ショットキーダイオードに流れる電流は、従来の
バイアス回路１００のＴｒ１０３およびＴｒ１０４に流
れる電流とほとんど同じである。つまり、バイアス回路
の消費電流を増加させることなく、温度変化によるパワ
ートランジスタのアイドル電流の変化を抑制することが
できる。
【００４８】（実施形態４）図６は、実施形態４による
バイアス回路４０の回路図である。
バイアス回路４０の回路図である。
【００４９】図６に示すように、バイアス回路４０は、
バイポーラトランジスタＴｒ４１、Ｔｒ４２と、ショッ
トキーダイオードＤ４１、Ｄ４２と、抵抗Ｒ４１（4500
Ω）、Ｒ４２（9000Ω）、Ｒ４３（2000Ω）、Ｒ４４
（４Ω）とを備える。バイポーラトランジスタＴｒ４
１、Ｔｒ４２は、電流増幅率（β）が４５の全く同じバ
イポーラトランジスタである。パワートランジスタとし
て機能するＴｒ４１のベースは、抵抗Ｒ４３を介してＴ
ｒ４２のコレクタに接続されている。また、Ｔｒ４２の
ベースは、直列に配置されたショットキーダイオードＤ
４１、Ｄ４２と、抵抗Ｒ４１とに接続されており、抵抗
Ｒ４２を介して接地されている。
バイポーラトランジスタＴｒ４１、Ｔｒ４２と、ショッ
トキーダイオードＤ４１、Ｄ４２と、抵抗Ｒ４１（4500
Ω）、Ｒ４２（9000Ω）、Ｒ４３（2000Ω）、Ｒ４４
（４Ω）とを備える。バイポーラトランジスタＴｒ４
１、Ｔｒ４２は、電流増幅率（β）が４５の全く同じバ
イポーラトランジスタである。パワートランジスタとし
て機能するＴｒ４１のベースは、抵抗Ｒ４３を介してＴ
ｒ４２のコレクタに接続されている。また、Ｔｒ４２の
ベースは、直列に配置されたショットキーダイオードＤ
４１、Ｄ４２と、抵抗Ｒ４１とに接続されており、抵抗
Ｒ４２を介して接地されている。
【００５０】上記実施形態１から３では、パワートラン
ジスタＴｒ１にエミッタホロワ形式でベース電流を与え
ていたが、本実施形態ではコレクタ側からベース電流を
与える構成としている。
ジスタＴｒ１にエミッタホロワ形式でベース電流を与え
ていたが、本実施形態ではコレクタ側からベース電流を
与える構成としている。
【００５１】バイアス回路４０において、温度上昇が起
こると、Ｄ４１、Ｄ４２のオン電圧が小さくなる結果、
Ｔｒ４２のベース電位は高くなる。その結果、Ｔｒ４２
のコレクタ電流は、温度上昇による増加と、ベース電位
の上昇によって増加する。抵抗Ｒ４３の抵抗値は一定
（2000Ω）であるので、電流が増加すると抵抗Ｒ４３に
印加される電圧は大きくなる。つまり、図中の点Ｐ4に
おける電位が低下する。従って、Ｔｒ４２のコレクタ電
位が低下すると同時に、Ｔｒ４１のベース電位が低下す
る。その結果、パワートランジスタＴｒ４１のアイドル
電流Ｃは、温度上昇による増加が抑制される。温度が低
下した場合は、上記と全く逆の作用によって、温度低下
によるＴｒ４１のアイドル電流Ｃの減少が抑制される。
こると、Ｄ４１、Ｄ４２のオン電圧が小さくなる結果、
Ｔｒ４２のベース電位は高くなる。その結果、Ｔｒ４２
のコレクタ電流は、温度上昇による増加と、ベース電位
の上昇によって増加する。抵抗Ｒ４３の抵抗値は一定
（2000Ω）であるので、電流が増加すると抵抗Ｒ４３に
印加される電圧は大きくなる。つまり、図中の点Ｐ4に
おける電位が低下する。従って、Ｔｒ４２のコレクタ電
位が低下すると同時に、Ｔｒ４１のベース電位が低下す
る。その結果、パワートランジスタＴｒ４１のアイドル
電流Ｃは、温度上昇による増加が抑制される。温度が低
下した場合は、上記と全く逆の作用によって、温度低下
によるＴｒ４１のアイドル電流Ｃの減少が抑制される。
【００５２】図７にこの実施形態のシミュレーション結
果を示す。図７に示すように、ほぼ平坦な温度特性を有
しているのがわかる。
果を示す。図７に示すように、ほぼ平坦な温度特性を有
しているのがわかる。
【００５３】なお、本実施形態では、ショットキーダイ
オードをＤ４１、Ｄ４２の２個にしているが、電源電圧
や、抵抗値等を調整することで、１個や３個以上にする
ことも可能である。
オードをＤ４１、Ｄ４２の２個にしているが、電源電圧
や、抵抗値等を調整することで、１個や３個以上にする
ことも可能である。
【００５４】次に、本発明のバイアス回路に用いられた
各素子を集積化したバイポーラ集積回路である半導体装
置の製造方法について、図８および図９を参照しながら
説明する。なお、以下に説明する製造方法は、ショット
キーダイオードを備える上記実施形態１から４のバイア
ス回路の各素子を集積化したバイポーラ集積回路に共通
する製造方法である。
各素子を集積化したバイポーラ集積回路である半導体装
置の製造方法について、図８および図９を参照しながら
説明する。なお、以下に説明する製造方法は、ショット
キーダイオードを備える上記実施形態１から４のバイア
ス回路の各素子を集積化したバイポーラ集積回路に共通
する製造方法である。
【００５５】図８（ａ）に示す工程で、ＧａＡｓ基板１
０１上に、ｎ+−ＧａＡｓ層１０２と、ｎ-−ＧａＡｓ層
１０３と、ｐ+−ＧａＡｓ層１０４と、ｎ−ＩｎＧａＰ
層１０５と、ｎ−ＧａＡｓ／ｎ+−ＩｎＧａＡｓ層１０
６とを、順にエピタキシャル成長法によって堆積し、次
いで、高融点金属膜であるＷＳｉ膜１０７をスパッタ法
で堆積させることによって形成された基板を用意する。
０１上に、ｎ+−ＧａＡｓ層１０２と、ｎ-−ＧａＡｓ層
１０３と、ｐ+−ＧａＡｓ層１０４と、ｎ−ＩｎＧａＰ
層１０５と、ｎ−ＧａＡｓ／ｎ+−ＩｎＧａＡｓ層１０
６とを、順にエピタキシャル成長法によって堆積し、次
いで、高融点金属膜であるＷＳｉ膜１０７をスパッタ法
で堆積させることによって形成された基板を用意する。
【００５６】次に、図８（ｂ）に示す工程で、フォトリ
ソグラフィおよび反応性ドライエッチングによってＷＳ
ｉ膜１０７をパターニングすることにより、エミッタ電
極１０８を形成する。
ソグラフィおよび反応性ドライエッチングによってＷＳ
ｉ膜１０７をパターニングすることにより、エミッタ電
極１０８を形成する。
【００５７】次に、図８（ｃ）に示す工程で、エミッタ
電極１０８をマスクとして、硫酸／過酸化水素水／水の
混合液でｎ−ＧａＡｓ／ｎ+−ＩｎＧａＡｓ層１０６を
エッチングする。
電極１０８をマスクとして、硫酸／過酸化水素水／水の
混合液でｎ−ＧａＡｓ／ｎ+−ＩｎＧａＡｓ層１０６を
エッチングする。
【００５８】次に、図８（ｄ）に示す工程で、基板上に
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、ｎ−ＩｎＧ
ａＰ層１０５を塩酸／水の混合液でエッチングし、ｐ+
−ＧａＡｓ層１０４およびｎ-−ＧａＡｓ層１０３の途
中までを、硫酸／過酸化水素水／水の混合液でエッチン
グすることによって、ベースメサを形成する。
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、ｎ−ＩｎＧ
ａＰ層１０５を塩酸／水の混合液でエッチングし、ｐ+
−ＧａＡｓ層１０４およびｎ-−ＧａＡｓ層１０３の途
中までを、硫酸／過酸化水素水／水の混合液でエッチン
グすることによって、ベースメサを形成する。
【００５９】次に、図９（ａ）に示す工程で、基板上に
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、硫酸／過酸
化水素水／水の混合液でｎ-−ＧａＡｓ層１０３をエッ
チングする。次いで、リフトオフ法によって、ｎ+−Ｇ
ａＡｓ層１０２上にＡｕＧｅ／Ａｕより構成されるコレ
クタ電極１０９およびオーミック電極１１０を同時に形
成する。なお、この後、コレクタ電極１０９とオーミッ
ク電極１１０とが良好なオーミック特性を示すように、
４５０℃での熱処理を行なうことが好ましい。 次に、
図９（ｂ）に示す工程で、基板上にフォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、ｎ−ＩｎＧａＰ層１０５を塩酸／
水の混合液でエッチングする。なお、この塩酸／水の混
合液ではｐ+−ＧａＡｓ層１０４とｎ-−ＧａＡｓ層１０
３はエッチングされない。その後、Ｔｉ／Ｐｔ／Ａｕか
ら構成されるベース電極１１１とショットキー電極１１
２をリフトオフ法で同時に形成する。
フォトリソグラフィによってレジストパターンを形成
し、このレジストパターンをマスクとして、硫酸／過酸
化水素水／水の混合液でｎ-−ＧａＡｓ層１０３をエッ
チングする。次いで、リフトオフ法によって、ｎ+−Ｇ
ａＡｓ層１０２上にＡｕＧｅ／Ａｕより構成されるコレ
クタ電極１０９およびオーミック電極１１０を同時に形
成する。なお、この後、コレクタ電極１０９とオーミッ
ク電極１１０とが良好なオーミック特性を示すように、
４５０℃での熱処理を行なうことが好ましい。 次に、
図９（ｂ）に示す工程で、基板上にフォトリソグラフィ
によってレジストパターンを形成し、このレジストパタ
ーンをマスクとして、ｎ−ＩｎＧａＰ層１０５を塩酸／
水の混合液でエッチングする。なお、この塩酸／水の混
合液ではｐ+−ＧａＡｓ層１０４とｎ-−ＧａＡｓ層１０
３はエッチングされない。その後、Ｔｉ／Ｐｔ／Ａｕか
ら構成されるベース電極１１１とショットキー電極１１
２をリフトオフ法で同時に形成する。
【００６０】次に、図９（ｃ）に示す工程で、ベースメ
サとショットキー電極１１２との間の領域および隣接す
る素子との間の領域のｎ-−ＧａＡｓ層１０３に水素注
入を行なうことによって高抵抗領域１１３を形成する。
このことにより、ＨＢＴおよびショットキーダイオード
を形成し、配線部を除いたバイポーラ集積回路を形成す
る。なお、本実施形態では、水素注入により素子間を電
気的に分離したが、エッチングによって素子間を電気的
に分離してもよい。また、配線部は周知の方法によっ
て、図９（ｃ）の後の工程で形成される。
サとショットキー電極１１２との間の領域および隣接す
る素子との間の領域のｎ-−ＧａＡｓ層１０３に水素注
入を行なうことによって高抵抗領域１１３を形成する。
このことにより、ＨＢＴおよびショットキーダイオード
を形成し、配線部を除いたバイポーラ集積回路を形成す
る。なお、本実施形態では、水素注入により素子間を電
気的に分離したが、エッチングによって素子間を電気的
に分離してもよい。また、配線部は周知の方法によっ
て、図９（ｃ）の後の工程で形成される。
【００６１】以上の工程を行なって形成されたバイポー
ラ集積回路において、ｎ+−ＧａＡｓ層１０２はコレク
タコンタクト層、ｎ-−ＧａＡｓ層１０３はコレクタ
層、ｐ+−ＧａＡｓ層１０４はベース層、ｎ−ＩｎＧａ
Ｐ層１０５はエミッタ層、ｎ−ＧａＡｓ／ｎ+−ＩｎＧ
ａＡｓ層１０６はエミッタコンタクト層となる。
ラ集積回路において、ｎ+−ＧａＡｓ層１０２はコレク
タコンタクト層、ｎ-−ＧａＡｓ層１０３はコレクタ
層、ｐ+−ＧａＡｓ層１０４はベース層、ｎ−ＩｎＧａ
Ｐ層１０５はエミッタ層、ｎ−ＧａＡｓ／ｎ+−ＩｎＧ
ａＡｓ層１０６はエミッタコンタクト層となる。
【００６２】なお、本実施形態ではＩｎＧａＰ／ＧａＡ
ｓからなるＨＢＴの製造方法について説明したが、Ａｌ
ＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓ、Ｓｉ／ＳｉＧｅなどの材料からな
るＨＢＴや、ホモ接合の通常のバイポーラトランジスタ
にも適用できる。
ｓからなるＨＢＴの製造方法について説明したが、Ａｌ
ＧａＡｓ／ＧａＡｓ、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＡｌ
Ａｓ／ＩｎＧａＡｓ、Ｓｉ／ＳｉＧｅなどの材料からな
るＨＢＴや、ホモ接合の通常のバイポーラトランジスタ
にも適用できる。
【００６３】以上のバイポーラ集積回路の製造方法で
は、ＨＢＴを用いたバイポーラ集積回路にショットキー
ダイオードを混在させるために、新たに半導体層を成長
させる工程、あるいは、ショットキー電極を形成するた
めの工程を増やす必要がない。つまり、従来のバイポー
ラ集積回路の製造方法と比べて工程数を増やすことな
く、ショットキーダイオードを同一チップ内に混在させ
たバイポーラ集積回路を製造することができる。
は、ＨＢＴを用いたバイポーラ集積回路にショットキー
ダイオードを混在させるために、新たに半導体層を成長
させる工程、あるいは、ショットキー電極を形成するた
めの工程を増やす必要がない。つまり、従来のバイポー
ラ集積回路の製造方法と比べて工程数を増やすことな
く、ショットキーダイオードを同一チップ内に混在させ
たバイポーラ集積回路を製造することができる。
【００６４】
【発明の効果】本発明によれば、パワートランジスタの
温度変化によるアイドル電流の変化を抑制するバイアス
回路およびそれを有する半導体装置が得られる。
温度変化によるアイドル電流の変化を抑制するバイアス
回路およびそれを有する半導体装置が得られる。
【図１】実施形態１によるバイアス回路の回路図であ
る。
る。
【図２】ショットキーダイオードの各温度における電流
−電圧特性図である。
−電圧特性図である。
【図３】実施形態２によるバイアス回路の回路図であ
る。
る。
【図４】実施形態３によるバイアス回路の回路図であ
る。
る。
【図５】パワートランジスタに流れるアイドル電流の温
度依存性を示す図である。
度依存性を示す図である。
【図６】実施形態４によるバイアス回路の回路図であ
る。
る。
【図７】実施形態４のパワートランジスタに流れるアイ
ドル電流の温度依存性を示す図である。
ドル電流の温度依存性を示す図である。
【図８】本発明のバイポーラ集積回路の製造方法を示す
断面図である。
断面図である。
【図９】本発明のバイポーラ集積回路の製造方法を示す
断面図である。
断面図である。
【図１０】ＨＢＴのベース−コレクタ間を短絡したＰＮ
ダイオードの各温度における電流−電圧特性図である。
ダイオードの各温度における電流−電圧特性図である。
【図１１】従来のバイアス回路の回路図である。
１０１ ＧａＡｓ基板 １０２ ｎ+−ＧａＡｓ層 １０３ ｎ-−ＧａＡｓ層 １０４ ｐ+−ＧａＡｓ層 １０５ ｎ−ＩｎＧａＰ層 １０６ ｎ−ＧａＡｓ／ｎ+−ＩｎＧａＡｓ層 １０７ ＷＳｉ膜 １０８ エミッタ電極 １０９ コレクタ電極 １１０ オーミック電極 １１１ ベース電極 １１２ ショットキー電極 １１３ 高抵抗領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/872 Ｈ０１Ｌ 29/72 21/331 29/73 Ｈ０３Ｆ 1/30
Claims (10)
- 【請求項１】 エミッタと、ベースと、コレクタとを有
する第１バイポーラトランジスタと、上記第１バイポー
ラトランジスタの上記ベースに接続された少なくとも１
個のショットキーダイオードとを備え、 上記少なくとも１個のショットキーダイオードは、上記
第１バイポーラトランジスタの温度変化によるコレクタ
電流の変化を抑制するベース電位を与えるように配置さ
れていることを特徴とするバイアス回路。 - 【請求項２】 請求項１に記載のバイアス回路におい
て、 エミッタと、ベースと、コレクタとを有する第２バイポ
ーラトランジスタと、上記第２バイポーラトランジスタ
の上記ベースに接続されたＰＮダイオードと、上記第２
バイポーラトランジスタの上記ベースに接続された２個
以上のショットキーダイオードとをさらに備え、 上記第２バイポーラトランジスタの上記エミッタは、上
記第１バイポーラトランジスタの上記ベースに接続され
ており、 上記２個以上のショットキーダイオードは、上記ＰＮダ
イオードと直列に接続されていることを特徴とするバイ
アス回路。 - 【請求項３】 請求項１に記載のバイアス回路におい
て、 エミッタと、ベースと、コレクタとを有する第２バイポ
ーラトランジスタと、上記第２バイポーラトランジスタ
の上記ベースに直列に接続された３個以上のショットキ
ーダイオードとをさらに備え、 上記第２バイポーラトランジスタの上記エミッタは、上
記第１バイポーラトランジスタの上記ベースに接続され
ていることを特徴とするバイアス回路。 - 【請求項４】 請求項２または３に記載のバイアス回路
において、 上記第２バイポーラトランジスタの上記エミッタと上記
第１バイポーラトランジスタの上記ベースとの接続から
分岐して接続された少なくとも１つのショットキーダイ
オードをさらに備えることを特徴とするバイアス回路。 - 【請求項５】 請求項１から４のいずれか１つに記載の
バイアス回路において、 上記第１および第２バイポーラトランジスタは、ヘテロ
接合バイポーラトランジスタであることを特徴とするバ
イアス回路。 - 【請求項６】 請求項１に記載のバイアス回路におい
て、 エミッタと、ベースと、コレクタとを有する第２バイポ
ーラトランジスタと、上記第２バイポーラトランジスタ
の上記ベースに直列に接続された１個以上のショットキ
ーダイオードとをさらに備え、 上記第２バイポーラトランジスタの上記コレクタは、上
記第１バイポーラトランジスタの上記ベースに接続され
ていることを特徴とするバイアス回路。 - 【請求項７】 エミッタと、ベースと、コレクタとを有
するバイポーラトランジスタと、半導体領域と上記半導
体領域にショットキー接触するショットキー電極とを有
するショットキーダイオードとを備えた半導体装置の製
造方法であって、 第１導電型の第１半導体層と、上記第１半導体層の上に
第２導電型の第２半導体層と、上記第２半導体層の上に
第１導電型の第３半導体層とが順に堆積された半導体基
板上にエミッタ電極を形成する工程（ａ）と、 上記エミッタ電極とその周囲を覆うエッチングマスクを
用いて上記第３半導体層と上記第２半導体層とをパター
ニングすることによってエミッタ層とベース層とを順次
形成した後、上記第１半導体層の表面を露出させる工程
（ｂ）と、 上記工程（ｂ）の後に、上記第１半導体層をコレクタ領
域とショットキーダイオード領域とに分離する分離領域
を形成する工程（ｃ）と、 上記エミッタ層をパターニングすることによって上記ベ
ース層の表面の一部を露出させる工程（ｄ）と、 上記ベース層の露出している表面の上にベース電極を形
成し、上記ショットキーダイオード領域の上記第１半導
体層の表面の上にショットキー電極を形成する工程
（ｅ）とを含む半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記工程（ｅ）では、上記ベース電極と上記ショットキ
ー電極とを同時に形成することを特徴とする半導体装置
の製造方法。 - 【請求項９】 請求項７または８に記載の半導体装置の
製造方法において、 上記工程（ａ）では、上記半導体基板は、上記第１半導
体層の下に、上記第１半導体層よりも第１導電型不純物
濃度が高い第４半導体層をさらに備え、 上記工程（ｃ）では、上記分離領域は、上記第４半導体
層をもコレクタ領域とショットキーダイオード領域とに
分離し、 上記工程（ｂ）の後に、上記コレクタ領域の上記第１半
導体層と上記ショットキーダイオード領域の上記第１半
導体層とに、上記第４半導体層の表面を露出させる開口
部を設ける工程と、 上記開口部内の上記第４半導体層の表面の上にそれぞれ
コレクタ電極とオーミック電極とを同時に形成する工程
と、 をさらに含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項７から９のいずれか１つに記載
の半導体装置の製造方法において、 上記第３半導体層を形成する半導体の禁制帯幅は、上記
第２半導体層を形成する半導体の禁制帯幅よりも大きい
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000346363A JP3686327B2 (ja) | 1999-11-19 | 2000-11-14 | バイアス回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32951599 | 1999-11-19 | ||
| JP11-329515 | 1999-11-19 | ||
| JP2000346363A JP3686327B2 (ja) | 1999-11-19 | 2000-11-14 | バイアス回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003191572A Division JP3660929B2 (ja) | 1999-11-19 | 2003-07-04 | バイアス回路ならびに半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210723A true JP2001210723A (ja) | 2001-08-03 |
| JP3686327B2 JP3686327B2 (ja) | 2005-08-24 |
Family
ID=26573232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000346363A Expired - Fee Related JP3686327B2 (ja) | 1999-11-19 | 2000-11-14 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686327B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649458B2 (en) | 2002-02-15 | 2003-11-18 | Hitachi, Ltd. | Method for manufacturing semiconductor device with hetero junction bipolar transistor |
| JP2005184707A (ja) * | 2003-12-24 | 2005-07-07 | Nec Corp | トランジスタ増幅器 |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
| JP2007336425A (ja) * | 2006-06-19 | 2007-12-27 | New Japan Radio Co Ltd | スタンバイ機能付き増幅器 |
| WO2023210163A1 (ja) * | 2022-04-25 | 2023-11-02 | 株式会社村田製作所 | 半導体装置 |
-
2000
- 2000-11-14 JP JP2000346363A patent/JP3686327B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649458B2 (en) | 2002-02-15 | 2003-11-18 | Hitachi, Ltd. | Method for manufacturing semiconductor device with hetero junction bipolar transistor |
| US6867079B2 (en) | 2002-02-15 | 2005-03-15 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| US6989301B2 (en) | 2002-02-15 | 2006-01-24 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| US7132320B2 (en) | 2002-02-15 | 2006-11-07 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| JP2005184707A (ja) * | 2003-12-24 | 2005-07-07 | Nec Corp | トランジスタ増幅器 |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
| JP2007336425A (ja) * | 2006-06-19 | 2007-12-27 | New Japan Radio Co Ltd | スタンバイ機能付き増幅器 |
| JP4693706B2 (ja) * | 2006-06-19 | 2011-06-01 | 新日本無線株式会社 | スタンバイ機能付き増幅器 |
| WO2023210163A1 (ja) * | 2022-04-25 | 2023-11-02 | 株式会社村田製作所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3686327B2 (ja) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7514727B2 (en) | Active element and switching circuit device | |
| US8697532B2 (en) | InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer | |
| US6943387B2 (en) | Semiconductor device, manufacturing thereof and power amplifier module | |
| JP2005236259A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法、及びそれを用いた電力増幅器 | |
| US6696711B2 (en) | Semiconductor device and power amplifier using the same | |
| JP2001127071A (ja) | 半導体装置及びその製造方法 | |
| JP2005039169A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH05109750A (ja) | 半導体装置及びその製造方法 | |
| US6852580B2 (en) | Method of fabricating semiconductor device | |
| JP2005259755A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| KR100658251B1 (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| JP2001210723A (ja) | バイアス回路ならびに半導体装置の製造方法 | |
| US4245231A (en) | Combination capacitor and transistor structure for use in monolithic circuits | |
| US20020195620A1 (en) | Compound semiconductor device having heterojunction bipolar transister and other component integrated together and process for fabrication thereof | |
| JP3660929B2 (ja) | バイアス回路ならびに半導体装置の製造方法 | |
| JP4162439B2 (ja) | 半導体集積回路 | |
| US20040212044A1 (en) | Bipolar transistor and a method of manufacturing the same | |
| JP2636811B2 (ja) | バイポ−ラトランジスタ及びその製造方法 | |
| JP3221646B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP2003303827A (ja) | 半導体装置及びその製造方法 | |
| Cui et al. | First demonstration of monolithic InP-based HBT amplifier with PNP active load | |
| US20060054932A1 (en) | Semiconductor device, high-frequency amplifier and personal digital assistant | |
| JP2004111941A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPH11238739A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| Tsurumi et al. | Improved RF characteristics of InGaP/GaAs HBTs by using novel ledge coupled capacitor (LCC) structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080610 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090610 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130610 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |