JP2009010805A - 利得可変型増幅器 - Google Patents

Abstract

【課題】高電力レベルの高周波信号が入力されても、低消費電力を保つ。
【解決手段】高周波信号増幅用電界効果トランジスタ８のゲートは、高周波信号遮断用電界効果トランジスタ２７を介して高周波信号入力端子１に接続されており、高電力レベルの高周波信号が入力され、バイパス用電界効果トランジスタ１８がオン状態とされて、入力信号が増幅経路１０１を迂回せしめられる場合には、高周波信号増幅用電界効果トランジスタ８と共に高周波信号遮断用電界効果トランジスタ２７がオフ状態とされるため、高周波信号増幅用電界効果トランジスタ８のゲートへの高周波信号の印加が、高周波信号遮断用電界効果トランジスタ２７により確実に遮断され、回路の低消費電力状態が保たれるようになっている。
【選択図】図１

Description

本発明は、利得可変型増幅器に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。

従来、この種の増幅器として、例えば、増幅動作を行う半導体増幅回路を迂回する経路を用いることで入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１等参照）。
図８には、この種の利得可変型増幅器の従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この利得可変型増幅器は、高周波信号を増幅する増幅経路２０１と、入力信号に対して増幅経路２０１のバイパスを行うバイパス経路２０２とを有してなり、いずれも電界効果トランジスタ（以下、「ＦＥＴ」と称する）を用いて構成されたものとなっている。

すなわち、まず、増幅経路２０１は、カスコード接続されたエンハンスメント型の第１及び第２のＦＥＴ８Ａ，９Ａを主たる構成要素としてカスコード増幅回路が構成されており、第１のＦＥＴ８ＡのゲートＧ１に印加された入力信号が、カスコード増幅されて第２のＦＥＴ９ＡのドレインＤ２側に得られるようになっている。
また、第１のＦＥＴ８Ａのドレインとグランドとの間には、第３のＦＥＴ２３Ａが、そのゲートＧ４に印加される制御電圧によって、ドレイン・ソース間での導通、非導通が制御可能に設けられている。

一方、バイパス経路２０２は、入力信号を第１のＦＥＴ８ＡのゲートＧ１の手前側から第２のＦＥＴ９ＡのドレインＤ２側へ迂回させるようにバイパス用ＦＥＴ１８Ａを主たる構成要素として構成されたものとなっている。
かかる構成において、第１のゲート電圧供給端子５Ａと第２のゲート電圧供給端子６Ａには、同相のゲート電圧が印加される一方、第１の制御電圧供給端子２２Ａと第２の制御電圧供給端子２４Ａには、第１及び第２のゲート電圧供給端子５Ａ，６Ａと逆相の制御電圧が印加されて回路動作がなされるようになっている。

すなわち、入力される高周波信号が低い電力レベルの場合、第１及び第２のＦＥＴ８Ａ，９Ａが増幅動作可能となるように第１及び第２のゲート電圧供給端子５Ａ，６Ａに所定のゲート電圧が印加されて、増幅経路２０１がいわばオン（ＯＮ）状態とされる一方、バイパス用ＦＥＴ１８Ａ及び第３のＦＥＴ２３Ａが非導通状態となるように第１及び第２の制御電圧供給端子２２Ａ，２４Ａには所定の制御電圧が印加されることで、バイパス経路２０２及び第３のＦＥＴ２３Ａは、共にいわばオフ（ＯＦＦ）状態とされこととなる。
その結果、高周波信号入力端子１Ａから入力された高周波信号は、第１及び第２のＦＥＴ８Ａ，９Ａにより増幅されて、高周波信号出力端子１５Ａから出力されることとなる。

また、入力される高周波信号が高い電力レベルの場合、上述とは逆に、増幅経路２０１をオフ状態、バイパス経路２０２及び第３のＦＥＴ２３Ａをオン状態とすることで、入力された高周波信号はバイパス経路２０２を通過して所定の減衰を受けて高周波信号出力端子１５Ａから出力されることとなる。
また、第３のＦＥＴ２３Ａがオン状態となることで、第１のＦＥＴ８Ａのドレインにおける出力インピーダンスが下がり、第１のＦＥＴ８ＡのゲートＧ１からドレインＤ１に漏洩した信号により、第１及び第２のＦＥＴ８Ａ，９Ａがオン状態になるような誤動作が防止され、これにより動作電流はほぼ流れなくなり、回路全体として低消費電力状態を保つことができるものとなっている。
特開２００６−５００７４号公報（第４−６頁、図１及び図２）

ところで、増幅回路２０１を、図８に示された回路例のような高周波信号増幅用トランジスタによるカスコードアンプからシングルゲートＦＥＴ単体で構成されたものとした場合、低消費電力を保つための第３のＦＥＴ２３Ａを用いることができなくなる。
ここで、第１のＦＥＴ８Ａ単体でソース接地増幅器を構成し、増幅経路２０１をオフ状態、すなわち、第１のＦＥＴ８Ａをオフ状態とする一方、バイパス経路２０２をオン状態とした場合、ある一定以上の高電力レベルの高周波信号が入力されると、第１のＦＥＴ８ＡのゲートＧ１には、プラスの振幅が掛かる。そして、このプラスの振幅により発生した第１のＦＥＴ８Ａのゲート・ソース間の電位差が閾値を超えると、第１のＦＥＴ８Ａはオフ状態を保てなくなり、ドレイン電流が流れ出し、低消費電力状態が保てなくなるという問題が生ずる。

本発明は、上記実状に鑑みてなされたもので、高電力レベルの高周波信号が入力されても、低消費電力を保つことができる利得可変型増幅器を提供するものである。
本発明の他の目的は、高周波信号がバイパスされる際に、増幅用の電界効果トランジスタが不用意に導通状態となることなく確実に非動作状態に保つことのできる利得可変型増幅器を提供することにある。

上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第１のＤＣカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第２のＤＣカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断ＦＥＴゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされるよう構成されてなるものである。
かかる構成において、前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続した構成としても好適である。
また、上記構成において、前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加可能に構成しても好適である。
さらに、上記構成において、前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続した構成としても好適である。
またさらに、前記高周波信号遮断用電界効果トランジスタが複数直列接続され、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第２のＤＣカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続した構成としても好適である。

本発明によれば、増幅経路の入力側において高周波信号を遮断できる構成とすることにより、高電界レベルの高周波信号が入力されて、増幅経路を迂回させる場合に、漏洩信号によって増幅用の電界効果トランジスタが動作状態となることを確実に回避することができ、そのため、高電界レベルの高周波信号が入力されても、必要以上の電力消費を発生させることがなく、低消費電力を維持できるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第１の構成例について、図１を参照しつつ説明する。
この利得可変型増幅器は、高周波信号増幅用電界効果トランジスタ（以下、「ＦＥＴ」と称する）８と高周波信号遮断用ＦＥＴ２７を主たる構成要素としてなる増幅経路１０１と、バイパス用ＦＥＴ１８を主たる構成要素としてなるバイパス経路１０２とを有してなるものである。なお、本発明の実施の形態において、高周波信号増幅用ＦＥＴ８、高周波信号遮断用ＦＥＴ２７並びにバイパス用ＦＥＴ１８には、エンハンスメント型シングルゲートＦＥＴが用いられている。

まず、増幅経路１０１においては、高周波信号増幅用ＦＥＴ８のゲートＧ１は、第１のゲートバイアス供給用抵抗器４を介して第１のゲート電圧供給端子５に接続されると共に、第２のＤＣカットキャパシタ３を介して高周波信号遮断用ＦＥＴ２７のドレインＤ３に接続されている。
この高周波信号遮断用ＦＥＴ２７のドレインＤ３は、第１のドレイン抵抗器２８を介してグランドに接続されると共に、キャパシタ３１を介してゲートＧ３に接続されている。そして、高周波信号遮断用ＦＥＴ２７のゲートＧ３は、高周波遮断ＦＥＴゲートバイアス供給用抵抗器２９を介して第２の制御電圧供給端子３０に接続されている。

また、高周波信号遮断用ＦＥＴ２７のソースＳ３は、第１のＤＣカットキャパシタ２５及び入力整合回路２を介して高周波信号入力端子１に接続されると共に、第１のソース抵抗器２６を介してグランドに接続されている。
さらに、高周波信号増幅用ＦＥＴ８のソースＳ１は、ソースインダクタ１０を介してグランドに接続される一方、高周波信号増幅用ＦＥＴ８のドレインＤ１は、出力整合回路１１及び第５のＤＣカットキャパシタ１４を介して高周波信号出力端子１５に接続されている。なお、出力整合回路１１と第５のＤＣカットキャパシタ１４との接続点は、チョークインダクタ１２を介して電源電圧供給端子１３に接続されている。

次に、バイパス経路１０２の構成について説明すれば、まず、バイパス経路１０２の主たる構成要素であるバイパス用ＦＥＴ１８のソースＳ２は、第３のＤＣカットキャパシタ１６を介して、入力整合回路２と第１のＤＣカットキャパシタ２５の相互の接続点に接続されると共に、第２のソース抵抗器１７を介してグランドに接続されたものとなっている。

また、バイパス用ＦＥＴ１８のドレインＤ２は、第２のドレイン抵抗器１９を介してグランドに接続されると共に、第４のＤＣカットキャパシタ２０を介して高周波信号増幅用ＦＥＴ８のドレインＤ１に接続されている。
一方、バイパス用ＦＥＴ１８のゲートＧ２は、バイパスＦＥＴゲートバイアス供給用抵抗器２１を介して第１の制御電圧供給端子２２に接続されている。
かかる構成において、第１のゲート電圧供給端子５と第２の制御電圧供給端子３０は、同相で電圧が供給され、また、第１のゲート電圧供給端子５と第１の制御電圧供給端子２２は、逆相で電圧が供給されるものとなっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。

次に、上記構成における動作について説明する。
最初に、低電力レベルの高周波信号が入力された場合、バイパス経路１０２はオフ状態、すなわち、バイパス用ＦＥＴ１８が非導通状態となる一方、増幅経路１０１はオン状態、すなわち、高周波信号増幅用ＦＥＴ８及び高周波信号遮断用ＦＥＴ２７がオン状態となるように、第１のゲート電圧供給端子５と、第１及び第２の制御電圧供給端子２２，３０に、それぞれ所定の電圧を印加する。
その結果、低電力レベルの高周波信号は、導通状態にある高周波信号遮断用ＦＥＴ２７を通過して高周波信号増幅用ＦＥＴ８のゲートＧ１へ印加され、高周波信号増幅用ＦＥＴ８により増幅され、高周波信号出力端子１５に出力されることとなる。

一方、高電力レベルの高周波信号が入力された場合、バイパス経路１０２はオン状態、すなわち、バイパス用ＦＥＴ１８が導通状態となる一方、増幅経路１０１はオフ状態、すなわち、高周波信号増幅用ＦＥＴ８及び高周波信号遮断用ＦＥＴ２７がオフ状態となるように、第１のゲート電圧供給端子５と、第１及び第２の制御電圧供給端子２２，３０に、それぞれ所定の電圧を印加する。

その結果、高電力レベルの高周波信号は、バイパス用ＦＥＴ１８を介して高周波信号出力端子１５に出力されることとなる。そして、この場合、高周波信号遮断用ＦＥＴ２７が非導通状態にあるため、入力された高周波信号は、高周波信号遮断用ＦＥＴ２７において遮断され、高周波信号増幅用ＦＥＴ８のゲートＧ１に高周波信号が生じ難くなり、高周波信号増幅用ＦＥＴ８のゲート・ドレイン間に発生する電位差が従来回路に比して確実に低減されることとなる。

さらに、本発明の実施の形態においては、高周波信号遮断用ＦＥＴ２７のゲート・ソース間に接続されたキャパシタ３１が高周波信号増幅用ＦＥＴ８のゲート・ソース間に発生する電位差の低減に、さらなる効果を発揮するものとなっている。
すなわち、高周波信号が入力された場合、高周波信号は、高周波信号遮断用ＦＥＴ２７のゲート・ソース間の寄生容量と、高周波信号遮断用ＦＥＴ２７のゲート・ドレイン間の寄生容量と、高周波信号増幅用ＦＥＴ８のゲート・ドレイン間の寄生容量の各々の大きさに応じて分圧される。ところが、高周波信号遮断用ＦＥＴ２７のゲート・ドレイン間にキャパシタ３１が接続されることにより、そのゲート・ドレイン間における容量が変わり、それに伴い上記３つの寄生容量間の分圧比が変わるため、キャパシタ３１の容量値を適宜な値に設定することにより、高周波信号遮断用ＦＥＴ２７のドレイン端子Ｄ３、すなわち、高周波信号増幅用ＦＥＴ８のゲートに発生する電圧を抑えることができるものとなっている。
その結果、高い電力レベルの高周波信号が入力されても、高周波信号増幅用ＦＥＴ８のドレイン電流を確実に遮断し、低消費電力状態が保たれるものとなっている。

図２には、本発明の実施の形態における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線が示されており、その内容について、図３に示された高周波信号遮断用ＦＥＴを接続しない場合の同様な特性線を参照しつつ説明することとする。
最初に、図２及び図３において、横軸は、高周波入力信号のレベル（ｄＢｍ）を、縦軸は、回路の動作電流（ｍＡ）を、それぞれ表している。
例えば、高周波信号遮断用ＦＥＴを接続しない場合、動作電流が流れ始める高周波入力信号のレベルは、大凡−８ｄＢｍであるのに対して（図３参照）、本発明の実施の形態における回路では、大凡＋５ｄＢｍであり（図２参照）、その差は１３ｄＢもあり、回路動作における消費電流の改善がなされていることが確認できる。

次に、第２の構成例について、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、図１に示された構成例におけるキャパシタ３１に変えて、インピーダンス素子３２が高周波信号遮断用ＦＥＴ２７のゲートＧ３とドレインＤ３との間に、直列接続されて設けられたものである。
かかる構成における回路動作も、先に図１を参照しつつ説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
なお、インピーダンス素子３２を接続することにより、実施例１同様、各寄生容量間に分圧比を変え、高周波信号増幅用ＦＥＴ８のゲートに発生する電圧を抑えることができる。

次に、第３の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、第１のソース抵抗器２６と第１のドレイン抵抗器２８の接続が、以下に説明するように、図１の構成例と異なるものである。
すなわち、第１のソース抵抗器２６及び第１のドレイン抵抗器２８は、その一端側が図１の構成例と異なり、グランドに接続されるのではなく、第４の制御電圧供給端子３３に接続されたものとなっている。

かかる構成においては、高周波信号遮断用ＦＥＴ２７が第２の制御電圧供給端子３０への所定の印加電圧によってオフ状態とされる場合に、同時に高周波信号遮断用ＦＥＴ２７を十分遮断状態とするに足りる電圧がこの第４の制御電圧供給端子３３を介して高周波信号遮断用ＦＥＴ２７のソース及びドレインに印加できるようにしてあるものである。
なお、上述のように第４の制御電圧供給端子３３に電圧を印加する点を除けば、基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、かかる構成においては、高周波信号遮断用ＦＥＴ２７のソースに高周波信号がかかることで、ゲート、ソース間に電位差が生じ、この電位差が閾値を超えると、高周波信号遮断用ＦＥＴ２７が導通状態となる。この閾値を上げることで、高周波信号遮断用ＦＥＴ２７の誤動作、即ち遮断状態から導通状態になることを防ぐことができるという利点がある。

次に、第４の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図１に示された第１のソース抵抗器２６に代えて、次述するようにソース・ドレイン抵抗器３４を設けたものである。

すなわち、ソース・ドレイン抵抗器３４は、その一端が高周波信号遮断用ＦＥＴ２７のソースＳ３に、他端が高周波信号遮断用ＦＥＴ２７のドレインＤ３に、それぞれ接続されて設けられている。
なお、図６においては、図１における第１のソース抵抗器２６に代えて、ソース・ドレイン抵抗器３４を設けたが、第２のドレイン抵抗器２８に代えて、ソース・ドレイン抵抗器３４を設けるようにしても良い。
かかる構成における基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、増幅経路１０１がオン状態において、第１の構成例では、信号ラインに対し第１のソース抵抗器２６及び第１のドレイン抵抗器２８が並列に接続されるため、抵抗値の合成により抵抗値が下がり、信号ラインのロスが増えるのに対し、本構成例においては、第１のドレイン抵抗器２８だけとなるので、信号ラインのロスが低減されるという利点がある。

次に、第５の構成例について、図７を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第５の構成例は、高周波信号遮断用ＦＥＴ２７に相当するＦＥＴを複数直列接続して設けたものである。
すなわち、この第５の構成例においては、ｎ個の高周波信号遮断用ＦＥＴ２７−１、２７−２・・・２７−ｎが、ソース・ドレイン間で直列となるように直列接続されて設けられている。

そして、各高周波信号遮断用ＦＥＴ２７−１〜２７−ｎのゲートＧ３−１〜Ｇ３−ｎは、それぞれ対応する高周波遮断ＦＥＴゲートバイアス供給用抵抗器２９−１〜２９−ｎを介して第２の制御電圧供給端子３０に接続されたものとなっている。
なお、第１の高周波信号遮断用ＦＥＴ２７−１のソースＳ３−１とグランドとの間には、第１のソース抵抗器２６が、第ｎの高周波信号遮断用ＦＥＴ２７−ｎのドレインＤ３−ｎとグランドとの間には、第１のドレイン抵抗器２８が、それぞれ設けられる一方、第ｎの高周波信号遮断用ＦＥＴ２７−ｎのゲートＧ３−ｎとドレインＤ３−ｎとの間に、キャパシタ３１が接続されている。

かかる構成例の場合、複数の高周波信号遮断用ＦＥＴ２７−１〜２７−ｎが設けられたことにより、高周波信号遮断用ＦＥＴ２７が１つの場合に比して遮断特性がより向上したものとなる。
そして、このような遮断特性が向上する点を除けば、基本的な回路動作は、図１に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、図４乃至図７に示された構成例を適宜組み合わせた構成としても勿論良いものである。

本発明の実施の形態における利得可変型増幅器の第１の構成例を示す構成図である。 本発明の実施の形態における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線図である。 従来回路における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線図である。 本発明の実施の形態における利得可変型増幅器の第２の構成例を示す構成図である。 本発明の実施の形態における利得可変型増幅器の第３の構成例を示す構成図である。 本発明の実施の形態における利得可変型増幅器の第４の構成例を示す構成図である。 本発明の実施の形態における利得可変型増幅器の第５の構成例を示す構成図である。 従来回路の一構成例を示す回路図である。

符号の説明

８…高周波信号増幅用ＦＥＴ
１３…電源電圧供給端子
１８…バイパス用ＦＥＴ
２２…第１の制御電圧供給端子
２７…高周波信号遮断用ＦＥＴ
３０…第２の制御電圧供給端子
１０１増幅経路
１０２…バイパス経路

Claims (5)

1. 半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
   前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第１のＤＣカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第２のＤＣカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
   前記高周波信号増幅用電界効果トランジスタのゲートは、第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断ＦＥＴゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
   前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされることを特徴とする利得可変型増幅器。
2. 前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続してなることを特徴とする請求項１記載の利得可変型増幅器。
3. 前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加せしめることを特徴とする請求項１記載の利得可変型増幅器。
4. 前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続してなることを特徴とする請求項１記載の利得可変型増幅器。
5. 前記高周波信号遮断用電界効果トランジスタが複数直列接続されて、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第１のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第２のＤＣカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続されることを特徴とする請求項１記載の利得可変型増幅器。

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