JP2009010805A - 利得可変型増幅器 - Google Patents
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Abstract
【課題】高電力レベルの高周波信号が入力されても、低消費電力を保つ。
【解決手段】高周波信号増幅用電界効果トランジスタ8のゲートは、高周波信号遮断用電界効果トランジスタ27を介して高周波信号入力端子1に接続されており、高電力レベルの高周波信号が入力され、バイパス用電界効果トランジスタ18がオン状態とされて、入力信号が増幅経路101を迂回せしめられる場合には、高周波信号増幅用電界効果トランジスタ8と共に高周波信号遮断用電界効果トランジスタ27がオフ状態とされるため、高周波信号増幅用電界効果トランジスタ8のゲートへの高周波信号の印加が、高周波信号遮断用電界効果トランジスタ27により確実に遮断され、回路の低消費電力状態が保たれるようになっている。
【選択図】図1
【解決手段】高周波信号増幅用電界効果トランジスタ8のゲートは、高周波信号遮断用電界効果トランジスタ27を介して高周波信号入力端子1に接続されており、高電力レベルの高周波信号が入力され、バイパス用電界効果トランジスタ18がオン状態とされて、入力信号が増幅経路101を迂回せしめられる場合には、高周波信号増幅用電界効果トランジスタ8と共に高周波信号遮断用電界効果トランジスタ27がオフ状態とされるため、高周波信号増幅用電界効果トランジスタ8のゲートへの高周波信号の印加が、高周波信号遮断用電界効果トランジスタ27により確実に遮断され、回路の低消費電力状態が保たれるようになっている。
【選択図】図1
Description
本発明は、利得可変型増幅器に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。
従来、この種の増幅器として、例えば、増幅動作を行う半導体増幅回路を迂回する経路を用いることで入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている(例えば、特許文献1等参照)。
図8には、この種の利得可変型増幅器の従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この利得可変型増幅器は、高周波信号を増幅する増幅経路201と、入力信号に対して増幅経路201のバイパスを行うバイパス経路202とを有してなり、いずれも電界効果トランジスタ(以下、「FET」と称する)を用いて構成されたものとなっている。
図8には、この種の利得可変型増幅器の従来回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この利得可変型増幅器は、高周波信号を増幅する増幅経路201と、入力信号に対して増幅経路201のバイパスを行うバイパス経路202とを有してなり、いずれも電界効果トランジスタ(以下、「FET」と称する)を用いて構成されたものとなっている。
すなわち、まず、増幅経路201は、カスコード接続されたエンハンスメント型の第1及び第2のFET8A,9Aを主たる構成要素としてカスコード増幅回路が構成されており、第1のFET8AのゲートG1に印加された入力信号が、カスコード増幅されて第2のFET9AのドレインD2側に得られるようになっている。
また、第1のFET8Aのドレインとグランドとの間には、第3のFET23Aが、そのゲートG4に印加される制御電圧によって、ドレイン・ソース間での導通、非導通が制御可能に設けられている。
また、第1のFET8Aのドレインとグランドとの間には、第3のFET23Aが、そのゲートG4に印加される制御電圧によって、ドレイン・ソース間での導通、非導通が制御可能に設けられている。
一方、バイパス経路202は、入力信号を第1のFET8AのゲートG1の手前側から第2のFET9AのドレインD2側へ迂回させるようにバイパス用FET18Aを主たる構成要素として構成されたものとなっている。
かかる構成において、第1のゲート電圧供給端子5Aと第2のゲート電圧供給端子6Aには、同相のゲート電圧が印加される一方、第1の制御電圧供給端子22Aと第2の制御電圧供給端子24Aには、第1及び第2のゲート電圧供給端子5A,6Aと逆相の制御電圧が印加されて回路動作がなされるようになっている。
かかる構成において、第1のゲート電圧供給端子5Aと第2のゲート電圧供給端子6Aには、同相のゲート電圧が印加される一方、第1の制御電圧供給端子22Aと第2の制御電圧供給端子24Aには、第1及び第2のゲート電圧供給端子5A,6Aと逆相の制御電圧が印加されて回路動作がなされるようになっている。
すなわち、入力される高周波信号が低い電力レベルの場合、第1及び第2のFET8A,9Aが増幅動作可能となるように第1及び第2のゲート電圧供給端子5A,6Aに所定のゲート電圧が印加されて、増幅経路201がいわばオン(ON)状態とされる一方、バイパス用FET18A及び第3のFET23Aが非導通状態となるように第1及び第2の制御電圧供給端子22A,24Aには所定の制御電圧が印加されることで、バイパス経路202及び第3のFET23Aは、共にいわばオフ(OFF)状態とされこととなる。
その結果、高周波信号入力端子1Aから入力された高周波信号は、第1及び第2のFET8A,9Aにより増幅されて、高周波信号出力端子15Aから出力されることとなる。
その結果、高周波信号入力端子1Aから入力された高周波信号は、第1及び第2のFET8A,9Aにより増幅されて、高周波信号出力端子15Aから出力されることとなる。
また、入力される高周波信号が高い電力レベルの場合、上述とは逆に、増幅経路201をオフ状態、バイパス経路202及び第3のFET23Aをオン状態とすることで、入力された高周波信号はバイパス経路202を通過して所定の減衰を受けて高周波信号出力端子15Aから出力されることとなる。
また、第3のFET23Aがオン状態となることで、第1のFET8Aのドレインにおける出力インピーダンスが下がり、第1のFET8AのゲートG1からドレインD1に漏洩した信号により、第1及び第2のFET8A,9Aがオン状態になるような誤動作が防止され、これにより動作電流はほぼ流れなくなり、回路全体として低消費電力状態を保つことができるものとなっている。
特開2006−50074号公報(第4−6頁、図1及び図2)
また、第3のFET23Aがオン状態となることで、第1のFET8Aのドレインにおける出力インピーダンスが下がり、第1のFET8AのゲートG1からドレインD1に漏洩した信号により、第1及び第2のFET8A,9Aがオン状態になるような誤動作が防止され、これにより動作電流はほぼ流れなくなり、回路全体として低消費電力状態を保つことができるものとなっている。
ところで、増幅回路201を、図8に示された回路例のような高周波信号増幅用トランジスタによるカスコードアンプからシングルゲートFET単体で構成されたものとした場合、低消費電力を保つための第3のFET23Aを用いることができなくなる。
ここで、第1のFET8A単体でソース接地増幅器を構成し、増幅経路201をオフ状態、すなわち、第1のFET8Aをオフ状態とする一方、バイパス経路202をオン状態とした場合、ある一定以上の高電力レベルの高周波信号が入力されると、第1のFET8AのゲートG1には、プラスの振幅が掛かる。そして、このプラスの振幅により発生した第1のFET8Aのゲート・ソース間の電位差が閾値を超えると、第1のFET8Aはオフ状態を保てなくなり、ドレイン電流が流れ出し、低消費電力状態が保てなくなるという問題が生ずる。
ここで、第1のFET8A単体でソース接地増幅器を構成し、増幅経路201をオフ状態、すなわち、第1のFET8Aをオフ状態とする一方、バイパス経路202をオン状態とした場合、ある一定以上の高電力レベルの高周波信号が入力されると、第1のFET8AのゲートG1には、プラスの振幅が掛かる。そして、このプラスの振幅により発生した第1のFET8Aのゲート・ソース間の電位差が閾値を超えると、第1のFET8Aはオフ状態を保てなくなり、ドレイン電流が流れ出し、低消費電力状態が保てなくなるという問題が生ずる。
本発明は、上記実状に鑑みてなされたもので、高電力レベルの高周波信号が入力されても、低消費電力を保つことができる利得可変型増幅器を提供するものである。
本発明の他の目的は、高周波信号がバイパスされる際に、増幅用の電界効果トランジスタが不用意に導通状態となることなく確実に非動作状態に保つことのできる利得可変型増幅器を提供することにある。
本発明の他の目的は、高周波信号がバイパスされる際に、増幅用の電界効果トランジスタが不用意に導通状態となることなく確実に非動作状態に保つことのできる利得可変型増幅器を提供することにある。
上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第1のDCカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第2のDCカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断FETゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされるよう構成されてなるものである。
かかる構成において、前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続した構成としても好適である。
また、上記構成において、前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加可能に構成しても好適である。
さらに、上記構成において、前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続した構成としても好適である。
またさらに、前記高周波信号遮断用電界効果トランジスタが複数直列接続され、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第2のDCカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続した構成としても好適である。
半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第1のDCカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第2のDCカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断FETゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされるよう構成されてなるものである。
かかる構成において、前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続した構成としても好適である。
また、上記構成において、前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加可能に構成しても好適である。
さらに、上記構成において、前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続した構成としても好適である。
またさらに、前記高周波信号遮断用電界効果トランジスタが複数直列接続され、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第2のDCカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続した構成としても好適である。
本発明によれば、増幅経路の入力側において高周波信号を遮断できる構成とすることにより、高電界レベルの高周波信号が入力されて、増幅経路を迂回させる場合に、漏洩信号によって増幅用の電界効果トランジスタが動作状態となることを確実に回避することができ、そのため、高電界レベルの高周波信号が入力されても、必要以上の電力消費を発生させることがなく、低消費電力を維持できるという効果を奏するものである。
以下、本発明の実施の形態について、図1乃至図7を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第1の構成例について、図1を参照しつつ説明する。
この利得可変型増幅器は、高周波信号増幅用電界効果トランジスタ(以下、「FET」と称する)8と高周波信号遮断用FET27を主たる構成要素としてなる増幅経路101と、バイパス用FET18を主たる構成要素としてなるバイパス経路102とを有してなるものである。なお、本発明の実施の形態において、高周波信号増幅用FET8、高周波信号遮断用FET27並びにバイパス用FET18には、エンハンスメント型シングルゲートFETが用いられている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の第1の構成例について、図1を参照しつつ説明する。
この利得可変型増幅器は、高周波信号増幅用電界効果トランジスタ(以下、「FET」と称する)8と高周波信号遮断用FET27を主たる構成要素としてなる増幅経路101と、バイパス用FET18を主たる構成要素としてなるバイパス経路102とを有してなるものである。なお、本発明の実施の形態において、高周波信号増幅用FET8、高周波信号遮断用FET27並びにバイパス用FET18には、エンハンスメント型シングルゲートFETが用いられている。
まず、増幅経路101においては、高周波信号増幅用FET8のゲートG1は、第1のゲートバイアス供給用抵抗器4を介して第1のゲート電圧供給端子5に接続されると共に、第2のDCカットキャパシタ3を介して高周波信号遮断用FET27のドレインD3に接続されている。
この高周波信号遮断用FET27のドレインD3は、第1のドレイン抵抗器28を介してグランドに接続されると共に、キャパシタ31を介してゲートG3に接続されている。そして、高周波信号遮断用FET27のゲートG3は、高周波遮断FETゲートバイアス供給用抵抗器29を介して第2の制御電圧供給端子30に接続されている。
この高周波信号遮断用FET27のドレインD3は、第1のドレイン抵抗器28を介してグランドに接続されると共に、キャパシタ31を介してゲートG3に接続されている。そして、高周波信号遮断用FET27のゲートG3は、高周波遮断FETゲートバイアス供給用抵抗器29を介して第2の制御電圧供給端子30に接続されている。
また、高周波信号遮断用FET27のソースS3は、第1のDCカットキャパシタ25及び入力整合回路2を介して高周波信号入力端子1に接続されると共に、第1のソース抵抗器26を介してグランドに接続されている。
さらに、高周波信号増幅用FET8のソースS1は、ソースインダクタ10を介してグランドに接続される一方、高周波信号増幅用FET8のドレインD1は、出力整合回路11及び第5のDCカットキャパシタ14を介して高周波信号出力端子15に接続されている。なお、出力整合回路11と第5のDCカットキャパシタ14との接続点は、チョークインダクタ12を介して電源電圧供給端子13に接続されている。
さらに、高周波信号増幅用FET8のソースS1は、ソースインダクタ10を介してグランドに接続される一方、高周波信号増幅用FET8のドレインD1は、出力整合回路11及び第5のDCカットキャパシタ14を介して高周波信号出力端子15に接続されている。なお、出力整合回路11と第5のDCカットキャパシタ14との接続点は、チョークインダクタ12を介して電源電圧供給端子13に接続されている。
次に、バイパス経路102の構成について説明すれば、まず、バイパス経路102の主たる構成要素であるバイパス用FET18のソースS2は、第3のDCカットキャパシタ16を介して、入力整合回路2と第1のDCカットキャパシタ25の相互の接続点に接続されると共に、第2のソース抵抗器17を介してグランドに接続されたものとなっている。
また、バイパス用FET18のドレインD2は、第2のドレイン抵抗器19を介してグランドに接続されると共に、第4のDCカットキャパシタ20を介して高周波信号増幅用FET8のドレインD1に接続されている。
一方、バイパス用FET18のゲートG2は、バイパスFETゲートバイアス供給用抵抗器21を介して第1の制御電圧供給端子22に接続されている。
かかる構成において、第1のゲート電圧供給端子5と第2の制御電圧供給端子30は、同相で電圧が供給され、また、第1のゲート電圧供給端子5と第1の制御電圧供給端子22は、逆相で電圧が供給されるものとなっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。
一方、バイパス用FET18のゲートG2は、バイパスFETゲートバイアス供給用抵抗器21を介して第1の制御電圧供給端子22に接続されている。
かかる構成において、第1のゲート電圧供給端子5と第2の制御電圧供給端子30は、同相で電圧が供給され、また、第1のゲート電圧供給端子5と第1の制御電圧供給端子22は、逆相で電圧が供給されるものとなっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、勿論、いわゆるディスクリートに構成しても良いものである。
次に、上記構成における動作について説明する。
最初に、低電力レベルの高周波信号が入力された場合、バイパス経路102はオフ状態、すなわち、バイパス用FET18が非導通状態となる一方、増幅経路101はオン状態、すなわち、高周波信号増幅用FET8及び高周波信号遮断用FET27がオン状態となるように、第1のゲート電圧供給端子5と、第1及び第2の制御電圧供給端子22,30に、それぞれ所定の電圧を印加する。
その結果、低電力レベルの高周波信号は、導通状態にある高周波信号遮断用FET27を通過して高周波信号増幅用FET8のゲートG1へ印加され、高周波信号増幅用FET8により増幅され、高周波信号出力端子15に出力されることとなる。
最初に、低電力レベルの高周波信号が入力された場合、バイパス経路102はオフ状態、すなわち、バイパス用FET18が非導通状態となる一方、増幅経路101はオン状態、すなわち、高周波信号増幅用FET8及び高周波信号遮断用FET27がオン状態となるように、第1のゲート電圧供給端子5と、第1及び第2の制御電圧供給端子22,30に、それぞれ所定の電圧を印加する。
その結果、低電力レベルの高周波信号は、導通状態にある高周波信号遮断用FET27を通過して高周波信号増幅用FET8のゲートG1へ印加され、高周波信号増幅用FET8により増幅され、高周波信号出力端子15に出力されることとなる。
一方、高電力レベルの高周波信号が入力された場合、バイパス経路102はオン状態、すなわち、バイパス用FET18が導通状態となる一方、増幅経路101はオフ状態、すなわち、高周波信号増幅用FET8及び高周波信号遮断用FET27がオフ状態となるように、第1のゲート電圧供給端子5と、第1及び第2の制御電圧供給端子22,30に、それぞれ所定の電圧を印加する。
その結果、高電力レベルの高周波信号は、バイパス用FET18を介して高周波信号出力端子15に出力されることとなる。そして、この場合、高周波信号遮断用FET27が非導通状態にあるため、入力された高周波信号は、高周波信号遮断用FET27において遮断され、高周波信号増幅用FET8のゲートG1に高周波信号が生じ難くなり、高周波信号増幅用FET8のゲート・ドレイン間に発生する電位差が従来回路に比して確実に低減されることとなる。
さらに、本発明の実施の形態においては、高周波信号遮断用FET27のゲート・ソース間に接続されたキャパシタ31が高周波信号増幅用FET8のゲート・ソース間に発生する電位差の低減に、さらなる効果を発揮するものとなっている。
すなわち、高周波信号が入力された場合、高周波信号は、高周波信号遮断用FET27のゲート・ソース間の寄生容量と、高周波信号遮断用FET27のゲート・ドレイン間の寄生容量と、高周波信号増幅用FET8のゲート・ドレイン間の寄生容量の各々の大きさに応じて分圧される。ところが、高周波信号遮断用FET27のゲート・ドレイン間にキャパシタ31が接続されることにより、そのゲート・ドレイン間における容量が変わり、それに伴い上記3つの寄生容量間の分圧比が変わるため、キャパシタ31の容量値を適宜な値に設定することにより、高周波信号遮断用FET27のドレイン端子D3、すなわち、高周波信号増幅用FET8のゲートに発生する電圧を抑えることができるものとなっている。
その結果、高い電力レベルの高周波信号が入力されても、高周波信号増幅用FET8のドレイン電流を確実に遮断し、低消費電力状態が保たれるものとなっている。
すなわち、高周波信号が入力された場合、高周波信号は、高周波信号遮断用FET27のゲート・ソース間の寄生容量と、高周波信号遮断用FET27のゲート・ドレイン間の寄生容量と、高周波信号増幅用FET8のゲート・ドレイン間の寄生容量の各々の大きさに応じて分圧される。ところが、高周波信号遮断用FET27のゲート・ドレイン間にキャパシタ31が接続されることにより、そのゲート・ドレイン間における容量が変わり、それに伴い上記3つの寄生容量間の分圧比が変わるため、キャパシタ31の容量値を適宜な値に設定することにより、高周波信号遮断用FET27のドレイン端子D3、すなわち、高周波信号増幅用FET8のゲートに発生する電圧を抑えることができるものとなっている。
その結果、高い電力レベルの高周波信号が入力されても、高周波信号増幅用FET8のドレイン電流を確実に遮断し、低消費電力状態が保たれるものとなっている。
図2には、本発明の実施の形態における利得可変型増幅器の高周波入力信号に対する動作電流の変化例を示す特性線が示されており、その内容について、図3に示された高周波信号遮断用FETを接続しない場合の同様な特性線を参照しつつ説明することとする。
最初に、図2及び図3において、横軸は、高周波入力信号のレベル(dBm)を、縦軸は、回路の動作電流(mA)を、それぞれ表している。
例えば、高周波信号遮断用FETを接続しない場合、動作電流が流れ始める高周波入力信号のレベルは、大凡−8dBmであるのに対して(図3参照)、本発明の実施の形態における回路では、大凡+5dBmであり(図2参照)、その差は13dBもあり、回路動作における消費電流の改善がなされていることが確認できる。
最初に、図2及び図3において、横軸は、高周波入力信号のレベル(dBm)を、縦軸は、回路の動作電流(mA)を、それぞれ表している。
例えば、高周波信号遮断用FETを接続しない場合、動作電流が流れ始める高周波入力信号のレベルは、大凡−8dBmであるのに対して(図3参照)、本発明の実施の形態における回路では、大凡+5dBmであり(図2参照)、その差は13dBもあり、回路動作における消費電流の改善がなされていることが確認できる。
次に、第2の構成例について、図4を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例は、図1に示された構成例におけるキャパシタ31に変えて、インピーダンス素子32が高周波信号遮断用FET27のゲートG3とドレインD3との間に、直列接続されて設けられたものである。
かかる構成における回路動作も、先に図1を参照しつつ説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
なお、インピーダンス素子32を接続することにより、実施例1同様、各寄生容量間に分圧比を変え、高周波信号増幅用FET8のゲートに発生する電圧を抑えることができる。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の構成例は、図1に示された構成例におけるキャパシタ31に変えて、インピーダンス素子32が高周波信号遮断用FET27のゲートG3とドレインD3との間に、直列接続されて設けられたものである。
かかる構成における回路動作も、先に図1を参照しつつ説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
なお、インピーダンス素子32を接続することにより、実施例1同様、各寄生容量間に分圧比を変え、高周波信号増幅用FET8のゲートに発生する電圧を抑えることができる。
次に、第3の構成例について、図5を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第3の構成例は、第1のソース抵抗器26と第1のドレイン抵抗器28の接続が、以下に説明するように、図1の構成例と異なるものである。
すなわち、第1のソース抵抗器26及び第1のドレイン抵抗器28は、その一端側が図1の構成例と異なり、グランドに接続されるのではなく、第4の制御電圧供給端子33に接続されたものとなっている。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第3の構成例は、第1のソース抵抗器26と第1のドレイン抵抗器28の接続が、以下に説明するように、図1の構成例と異なるものである。
すなわち、第1のソース抵抗器26及び第1のドレイン抵抗器28は、その一端側が図1の構成例と異なり、グランドに接続されるのではなく、第4の制御電圧供給端子33に接続されたものとなっている。
かかる構成においては、高周波信号遮断用FET27が第2の制御電圧供給端子30への所定の印加電圧によってオフ状態とされる場合に、同時に高周波信号遮断用FET27を十分遮断状態とするに足りる電圧がこの第4の制御電圧供給端子33を介して高周波信号遮断用FET27のソース及びドレインに印加できるようにしてあるものである。
なお、上述のように第4の制御電圧供給端子33に電圧を印加する点を除けば、基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、かかる構成においては、高周波信号遮断用FET27のソースに高周波信号がかかることで、ゲート、ソース間に電位差が生じ、この電位差が閾値を超えると、高周波信号遮断用FET27が導通状態となる。この閾値を上げることで、高周波信号遮断用FET27の誤動作、即ち遮断状態から導通状態になることを防ぐことができるという利点がある。
なお、上述のように第4の制御電圧供給端子33に電圧を印加する点を除けば、基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、かかる構成においては、高周波信号遮断用FET27のソースに高周波信号がかかることで、ゲート、ソース間に電位差が生じ、この電位差が閾値を超えると、高周波信号遮断用FET27が導通状態となる。この閾値を上げることで、高周波信号遮断用FET27の誤動作、即ち遮断状態から導通状態になることを防ぐことができるという利点がある。
次に、第4の構成例について、図6を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第4の構成例は、図1に示された第1のソース抵抗器26に代えて、次述するようにソース・ドレイン抵抗器34を設けたものである。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第4の構成例は、図1に示された第1のソース抵抗器26に代えて、次述するようにソース・ドレイン抵抗器34を設けたものである。
すなわち、ソース・ドレイン抵抗器34は、その一端が高周波信号遮断用FET27のソースS3に、他端が高周波信号遮断用FET27のドレインD3に、それぞれ接続されて設けられている。
なお、図6においては、図1における第1のソース抵抗器26に代えて、ソース・ドレイン抵抗器34を設けたが、第2のドレイン抵抗器28に代えて、ソース・ドレイン抵抗器34を設けるようにしても良い。
かかる構成における基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、増幅経路101がオン状態において、第1の構成例では、信号ラインに対し第1のソース抵抗器26及び第1のドレイン抵抗器28が並列に接続されるため、抵抗値の合成により抵抗値が下がり、信号ラインのロスが増えるのに対し、本構成例においては、第1のドレイン抵抗器28だけとなるので、信号ラインのロスが低減されるという利点がある。
なお、図6においては、図1における第1のソース抵抗器26に代えて、ソース・ドレイン抵抗器34を設けたが、第2のドレイン抵抗器28に代えて、ソース・ドレイン抵抗器34を設けるようにしても良い。
かかる構成における基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、増幅経路101がオン状態において、第1の構成例では、信号ラインに対し第1のソース抵抗器26及び第1のドレイン抵抗器28が並列に接続されるため、抵抗値の合成により抵抗値が下がり、信号ラインのロスが増えるのに対し、本構成例においては、第1のドレイン抵抗器28だけとなるので、信号ラインのロスが低減されるという利点がある。
次に、第5の構成例について、図7を参照しつつ説明する。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第5の構成例は、高周波信号遮断用FET27に相当するFETを複数直列接続して設けたものである。
すなわち、この第5の構成例においては、n個の高周波信号遮断用FET27−1、27−2・・・27−nが、ソース・ドレイン間で直列となるように直列接続されて設けられている。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第5の構成例は、高周波信号遮断用FET27に相当するFETを複数直列接続して設けたものである。
すなわち、この第5の構成例においては、n個の高周波信号遮断用FET27−1、27−2・・・27−nが、ソース・ドレイン間で直列となるように直列接続されて設けられている。
そして、各高周波信号遮断用FET27−1〜27−nのゲートG3−1〜G3−nは、それぞれ対応する高周波遮断FETゲートバイアス供給用抵抗器29−1〜29−nを介して第2の制御電圧供給端子30に接続されたものとなっている。
なお、第1の高周波信号遮断用FET27−1のソースS3−1とグランドとの間には、第1のソース抵抗器26が、第nの高周波信号遮断用FET27−nのドレインD3−nとグランドとの間には、第1のドレイン抵抗器28が、それぞれ設けられる一方、第nの高周波信号遮断用FET27−nのゲートG3−nとドレインD3−nとの間に、キャパシタ31が接続されている。
なお、第1の高周波信号遮断用FET27−1のソースS3−1とグランドとの間には、第1のソース抵抗器26が、第nの高周波信号遮断用FET27−nのドレインD3−nとグランドとの間には、第1のドレイン抵抗器28が、それぞれ設けられる一方、第nの高周波信号遮断用FET27−nのゲートG3−nとドレインD3−nとの間に、キャパシタ31が接続されている。
かかる構成例の場合、複数の高周波信号遮断用FET27−1〜27−nが設けられたことにより、高周波信号遮断用FET27が1つの場合に比して遮断特性がより向上したものとなる。
そして、このような遮断特性が向上する点を除けば、基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、図4乃至図7に示された構成例を適宜組み合わせた構成としても勿論良いものである。
そして、このような遮断特性が向上する点を除けば、基本的な回路動作は、図1に示された構成例と同一であるので、ここでの再度の詳細な説明は省略する。
なお、図4乃至図7に示された構成例を適宜組み合わせた構成としても勿論良いものである。
8…高周波信号増幅用FET
13…電源電圧供給端子
18…バイパス用FET
22…第1の制御電圧供給端子
27…高周波信号遮断用FET
30…第2の制御電圧供給端子
101増幅経路
102…バイパス経路
13…電源電圧供給端子
18…バイパス用FET
22…第1の制御電圧供給端子
27…高周波信号遮断用FET
30…第2の制御電圧供給端子
101増幅経路
102…バイパス経路
Claims (5)
- 半導体増幅回路と、当該半導体増幅回路を迂回する経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、高周波信号増幅用電界効果トランジスタと高周波信号遮断用電界効果トランジスタを有してなり、前記高周波信号遮断用電界効果トランジスタのソースは、ソース用抵抗器を介して接地されると共に、入力整合回路及び第1のDCカットキャパシタを介して高周波信号が印加可能とされる一方、前記高周波信号遮断用電界効果トランジスタのドレインは、ドレイン用抵抗器を介して接地されると共に、第2のDCカットキャパシタを介して前記高周波信号増幅用電界効果トランジスタのゲートに接続され、
前記高周波信号増幅用電界効果トランジスタのゲートは、第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記高周波信号遮断用電界効果トランジスタのゲートは、高周波遮断FETゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされると共に、キャパシタを介してドレインと接続され、
前記高周波信号遮断用電界効果トランジスタは、そのゲートへの制御電圧の印加に応じて、前記高周波信号増幅用電界効果トランジスタが動作状態とされる場合には、ソース・ドレイン間が導通状態とされる一方、前記高周波信号増幅用電界効果トランジスタが非動作状態とされる場合には、ソース・ドレイン間が非導通状態とされることを特徴とする利得可変型増幅器。 - 前記高周波信号遮断用電界効果トランジスタのゲート・ドレイン間に接続されたキャパシタに代えて、インピーダンス素子を接続してなることを特徴とする請求項1記載の利得可変型増幅器。
- 前記高周波信号遮断用電界効果トランジスタのソース及びドレインを接地電位とすることに代えて、抵抗器を介して制御電圧を印加可能とし、当該ソース及びドレインには、当該高周波信号遮断用電界効果トランジスタのゲートへ印加される制御電圧と逆相の制御電圧を印加せしめることを特徴とする請求項1記載の利得可変型増幅器。
- 前記ソース用抵抗器に代えて前記高周波信号遮断用電界効果トランジスタのソースとドレインとの間に抵抗器を接続してなることを特徴とする請求項1記載の利得可変型増幅器。
- 前記高周波信号遮断用電界効果トランジスタが複数直列接続されて、複数の前記高周波信号遮断用電界効果トランジスタのゲートは、それぞれ前記第1のゲートバイアス供給用抵抗器を介して制御電圧が印加可能とされ、前記第2のDCカットキャパシタにドレインを接続する前記高周波信号遮断用電界効果トランジスタのゲートは、前記キャパシタを介してドレインと接続されることを特徴とする請求項1記載の利得可変型増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007171497A JP2009010805A (ja) | 2007-06-29 | 2007-06-29 | 利得可変型増幅器 |
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Family
ID=40325408
Family Applications (1)
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JP2007171497A Pending JP2009010805A (ja) | 2007-06-29 | 2007-06-29 | 利得可変型増幅器 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101033742B1 (ko) | 2009-05-25 | 2011-05-09 | 엘지이노텍 주식회사 | 신호 전달회로 |
JP2014230108A (ja) * | 2013-05-23 | 2014-12-08 | 新日本無線株式会社 | 高周波電力分配器 |
KR101537421B1 (ko) * | 2009-05-25 | 2015-07-16 | 엘지이노텍 주식회사 | 루프 스루 기능을 가진 전자기기 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001244755A (ja) * | 2000-02-28 | 2001-09-07 | Matsushita Electric Ind Co Ltd | 高周波増幅回路およびそれを用いた携帯電話端末 |
JP2002261554A (ja) * | 2001-02-28 | 2002-09-13 | Sony Corp | 半導体集積回路およびこれを用いた無線通信装置 |
JP2006050074A (ja) * | 2004-08-02 | 2006-02-16 | New Japan Radio Co Ltd | 利得可変型増幅器 |
-
2007
- 2007-06-29 JP JP2007171497A patent/JP2009010805A/ja active Pending
Patent Citations (3)
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