JP2009005092A - 利得可変型低雑音増幅器 - Google Patents
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Abstract
【解決手段】高周波入力信号レベルが弱電界の場合、増幅器バイパス用FET4はオフ状態とされる一方、第1及び第2の信号増幅用FET1,2並びに利得切り替えSW用FET3がオン状態とされ、第1及び第2の信号増幅用FET1,2は最大利得で増幅動作し、高周波入力信号レベルが中電界の場合、増幅器バイパス用FET4及び利得切り替えSW用FET3がオフ状態とされる一方、第1及び第2の信号増幅用FET1,2はオン状態とされ、その動作電流は、利得調整用インダクタ9及びバイアス調整用抵抗器10を流れるため、第1及び第2の信号増幅用FET1,2は、最大利得以下の所定の利得で増幅動作し、高周波入力信号レベルが強電界の場合、増幅器バイパス用FET4がオン状態とされるため、入力された高周波信号は、増幅されることなく出力されるようになっている。
【選択図】図1
Description
そして、低雑音増幅器の利得可変を行い、増幅利得を最小とすることにより、低雑音増幅器の後段へ入力される信号レベルが低くなるため、低雑音増幅器の後段における入力信号の歪みを抑制できるという利点がある。
図3には、従来回路の一例が示されており、以下、同図を参照しつつ、従来の利得可変型増幅について説明する。
この利得可変型増幅器は、高周波信号の増幅を行う信号増幅用電界効果トランジスタ(以下、「FET」と称する)28を中心に増幅回路が構成されると共に、高周波信号のバイパスを行う増幅器バイパス用FET4Aが、信号増幅用FET28に対して並列接続となるように設けられたものとなっている。
さらに、信号増幅用FET28には、その動作を制御するバイアスSW用FET29が直列接続されて設けられたものとなっている。
利得可変を行わない状態にあって、高周波信号入力端子21Aから入力インピーダンス整合回路18Aを介して入力された高周波信号は、増幅器バイパス用FET4Aにより減衰されることなく第1のDCカット用キャパシタ5Aを介して信号増幅用FET28の第1のゲート端子G1に入力される。そして、信号増幅用FET28により増幅された高周波信号は、出力インピーダンス整合回路19A及び第4のDCカット用キャパシタ20Aを介して高周波信号出力端子22Aに出力されることとなり、通常の低雑音増幅器と同様な動作による最大利得を得ることができる。
その結果、高周波入力信号は、信号増幅用FET28を通過するのではなく、増幅器バイパス用FET4Aを通過し、高周波信号出力端子22Aに出力されることとなる。したがって、利得可変時における利得は、第2のDCカット用キャパシタ7A、増幅器バイパス用FET4A及び第3のDCカット用キャパシタ8Aにより構成されたバイパス回路における通過損失により決定されることとなる。
図4には、上述した従来回路における高周波入力信号レベルに対する利得変化を示す特性線図が示されており、以下、同図を参照しつつ、上記問題についてより具体的に説明する。
また、図4において、便宜的に、高周波入力信号レベルが−40dBmから−20dBmまでの領域を弱電界、高周波入力信号レベルが−25dBmから−15dBmまでの領域を中電界、高周波入力信号レベルが−15dBmから−0dBmまでの領域を強電界と定義している。
さらに、利得変化を行わない場合(最大利得を得る場合)の利得と、利得可変を行った場合(最小利得を得る場合)の利得の差分を利得ダイナミックレンジRdynと定義する。
一方、利得可変型低雑音増幅器に入力される高周波入力信号レベルが、強電界(−15dBmから−0dBmまでの領域)である場合には、歪み低減のため、利得可変を行うことにより、最小利得(−7.2dB)を得ることができる(図4参照)。
したがって、この場合の利得ダイナミックレンジRdynは、24.7dBとなる。
一般的には、利得ダイナミックレンジが大きい状態で利得可変状態の切り替えを行うと、例えば、データ通信に用いられるものにあっては、スループットが悪化してしまうという問題を招く。利得ダイナミックレンジが小さいほど、中電界領域におけるデータ通信時のスループット低下など問題が生じなくなるが、上述のような従来回路では、データ通信時におけるスループットの低下のみならず、高データレートでの通信阻害を回避することができない。
本発明の他の目的は、高周波入力信号レベルの強電界、中電界及び弱電界の各区分に対応した利得設定を可能とする利得可変型低雑音増幅器を提供することにある。
第1及び第2の信号増幅用電界効果トランジスタにより高周波信号の増幅動作がなされるよう構成されてなる一方、入出力端子間において、前記第1及び第2の信号増幅用電界効果トランジスタをバイパスせしめる増幅器バイパス用電界効果トランジスタが設けられてなる利得可変型低雑音増幅器であって、
前記2つの信号増幅用電界効果トランジスタは、前記第1の信号増幅用電界効果トランジスタのドレインが前記第2の信号増幅用電界効果トランジスタのソースに接続され、前記第1の信号増幅用電界効果トランジスタが、そのゲートに高周波入力信号が印加可能に設けられ、前記第2の信号増幅用電界効果トランジスタのドレイン側に増幅信号が得られるよう設けられる一方、
前記第1の信号増幅用電界効果トランジスタのソースとグランドとの間に、当該第1の信号増幅用電界効果トランジスタの動作電流を調整する動作電流調整手段が設けられてなるものである。
かかる構成において、動作電流調整手段は、第1の信号増幅用電界効果トランジスタのソースとグランドとの間に直列接続されて設けられた利得切り替えSW用電界効果トランジスタと、前記利得切り替えSW用電界効果トランジスタに対して並列接続され、少なくとも利得調整用インダクタを用いてなる直列回路とを具備してなるものが好適である。
より具体的には、第1の信号増幅用電界効果トランジスタのゲートは、高周波入力信号が入力インピーダンス整合回路及び第1のDCカット用キャパシタを介して印加可能とされ、前記入力インピーダンス整合回路と第1のDCカット用キャパシタとの接続点は、第2のDCカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのソースに接続され、前記第2の信号増幅用電界効果トランジスタのドレインは、出力インピーダンス整合回路及び第4のDCカットキャパシタを介して外部へ増幅信号を出力可能とされると共に、当該第2の信号増幅用電界効果トランジスタのドレインは、第3のDCカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのドレインに接続され、前記第1の信号増幅用電界効果トランジスタのゲートには、第1のゲートバイアス印加用バイアス回路を介して、また、前記第2の信号増幅用電界効果トランジスタのゲートには、第2のゲートバイアス印加用バイアス回路を介して、共にバイアス印加電圧が印加可能とされると共に、前記第2の信号増幅用電界効果トランジスタのゲートは、第1のバイパスキャパシタを介してグランドに接続され、前記第1の信号増幅用電界効果トランジスタのソースには、前記利得切り替えSW用電界効果トランジスタのドレインが接続される一方、当該利得切り替えSW用電界効果トランジスタのソースはグランドに接続されてなるものが好適である。
さらに、増幅器バイパス用電界効果トランジスタは、複数直列接続されて設けられたものとしても好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の構成例について、図1を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器は、第1の信号増幅用電界効果トランジスタ(以下、「FET」と称する)1及び第2の信号増幅用FET2からなる増幅回路によって高周波信号が増幅されると共に、利得切り替えSW用FET3によって利得可変の有無が選択可能に構成されてなるものである。
さらに、本発明の実施の形態における利得可変型低雑音増幅器は、増幅器バイパス用FET4を中心としたバイパス回路が設けられたものとなっている。
第1の信号増幅用FET1は、そのゲートが第1のDCカット用キャパシタ5及び入力インピーダンス整合回路18を介して高周波信号入力端子21に接続されている。そして、第1のDCカット用キャパシタ5と入力インピーダンス整合回路18の接続点には、第2のDCカット用キャパシタ7を介して増幅器バイパス用FET4のソースが接続されている。
そして、第2の信号増幅用FET2のドレインは、出力インピーダンス整合回路19及び第4のDCカットキャパシタ20を介して高周波信号出力端子22に接続されると共に、第3のDCカット用キャパシタ8を介して増幅器バイパス用FET4のドレインに接続され、さらに、チョークインダクタ17を介して電源電圧印加端子27に接続されている。
そして、利得切り替えSW用FET3のソースは、グランドに接続される一方、ゲートは、第4のバイアス抵抗器16を介して第1のバイアス印加端子23に接続されている。
本発明の実施の形態においては、利得切り替えSW用FET3と、利得調整用インダクタ9及びバイアス調整用抵抗器10による直列回路とにより、第1の信号増幅用電界効果トランジスタの動作電流を調整する(詳細は後述)動作電流調整手段51が構成されたものとなっている。
一方、第4のバイアス印加端子26には、第1及び第2の信号増幅用FET1,2に流れる動作電流が所望の値となるバイアス電圧を印加し、また、第1のバイアス印加端子23には、V23>Vp3となるようなバイアス電圧を印加する。さらに、第2のバイアス印加端子24には、V24<Vp4となるようなバイアス電圧を、第3のバイアス印加端子25には、V25>Vp4となるようなバイアス電圧を、それぞれ印加する。
利得可変を行わない場合には、このように利得切り替えSW用FET3がオン状態となっているため、第1及び第2の信号増幅用FET1,2の動作電流は、利得切り替えSW用FET3のドレイン・ソース間を流れることになる。
そして、増幅器バイパス用FET4のゲート幅、及び、第2及び第3のDCカット用キャパシタ7,8の各々の容量値は、利得可変を行わない状態において、これらの素子における高周波入力信号及び高周波出力信号の減衰を抑えるように最適化されているため、高周波入力端子21から入力インピーダンス整合回路18を介して入力された高周波信号は、増幅器バイパス用FET4にて減衰されることなく、第1のDCカット用キャパシタ5を介して第1の信号増幅用FET1のゲートへ入力されることとなる。
しかして、かかる利得可変状態1の場合は、第4のバイアス印加端子26に、第1及び第2の信号増幅用FET1,2に流れる動作電流が所望の値となるようなバイアス電圧を印加すると共に、第1のバイアス印加端子23にはV23<Vp3となるようなバイアス電圧を、また、第2のバイアス印加端子24には、V24<Vp4となるようなバイアス電圧を、さらに、第3のバイアス印加端子25には、V25>Vp4となるようなバイアス電圧を、それぞれ印加する。
その結果、第1及び第2の信号増幅用FET1,2は動作状態となる一方、増幅器バイパス用FET4及び利得切り替えSW用FET3は、共にオフ状態となる。
この場合、第1の信号増幅用FET1のソースには、利得切り替えSW用FET3に代えて利得調整インダクタ9が接続されることとなる。すなわち、換言すれば、第1の信号増幅用FET1のソースには、利得調整インダクタ9とバイアス調整用抵抗器10で構成された負帰還回路(直列帰還回路)が接続されることとなる。
また、利得可変状態1においては、第1及び第2の信号増幅用FET1,2に流れる動作電流は、既に述べたように、利得調整インダクタ9とバイアス調整用抵抗器10による直列回路を流れることになるため、バイアス調整用抵抗器10における電圧降下分だけ第1の信号増幅用FET1のソース電位がグランド電位よりも上昇することになる。これにより、第1の信号増幅用FET1のゲート・ソース間の電位差は小さくなり、その結果、第1及び第2の信号増幅用FET1,2に流れる動作電流が減少することとなる。
利得可変状態2の場合、第4のバイアス印加端子26に第1及び第2の信号増幅用FET1,2がオフ状態となるようなバイアス電圧を印加すると共に、第2のバイアス印加端子24には、V24>Vp4となるようなバイアス電圧を、第3のバイアス印加端子25には、V25<Vp4となるようなバイアス電圧を、それぞれ印加する。
一方、利得可変状態2において、利得切り替えSW用FET3の動作状態は、オン又はオフ状態のいずれか一方に固定される必要はなく、任意である。それ故、第1のバイアス印加端子23に印加されるバイアス電圧は任意とされる。
かかる状態にあって、第1及び第2の信号増幅用FET1,2はオフ状態であるため、利得可変型低雑音増幅器に入力された高周波入力信号は、第1及び第2の信号増幅用FET1,2を通過するのではなく、第2のDCカットキャパシタ7、増幅器バイパス用FET4及び第3のDCカットキャパシタ8により構成されたバイパス経路を通過することになる。
なお、かかる利得可変状態2は、従来回路(図3参照)における利得可変時と同等の動作状態となっている。
これに対して、本発明の実施の形態における利得可変型低雑音増幅器においては、上述したように3段階の利得切り替えが可能であるため、入力される高周波入力信号レベルが弱電界であった場合には、利得可変を行わず、高周波入力信号レベルが強電界であった場合には、利得可変状態2を選択し、高周波入力信号レベルが中電界であった場合には、利得可変状態1を選択するというように、状況に応じて最適な利得を選択することができるため、従来回路と異なり、無線受信機のデータ通信時における受信性能の低下が確実に防止できるものとなっている。
なお、図2及び図4において、横軸は、高周波入力信号のレベル(dBm)を表し、縦軸は、増幅利得(dB)を表している。
従来回路の場合、高周波入力信号レベルが中電界領域の場合には、最適な利得を選択することができず、利得切り替えを行った際の利得ダイナミックレンジRdynは、24.7dBである(図4参照)。
なお、上述した構成例においては、増幅器バイパス用FET4を1段構成としているが、所望に応じて直列に複数段直列接続した構成としても勿論良いものである。増幅器バイパス用FET4を複数段直列に接続することで、利得可変を行わない場合において、バイパス経路の容量を小さくすることができ、特性向上を図ることができる。
2…第2の信号増幅用電界効果トランジスタ
3…利得切り替えSW用電界効果トランジスタ
4…増幅器バイパス用電界効果トランジスタ
9…利得調整用インダクタ
10…バイアス調整用抵抗器
Claims (4)
- 第1及び第2の信号増幅用電界効果トランジスタにより高周波信号の増幅動作がなされるよう構成されてなる一方、入出力端子間において、前記第1及び第2の信号増幅用電界効果トランジスタをバイパスせしめる増幅器バイパス用電界効果トランジスタが設けられてなる利得可変型低雑音増幅器であって、
前記2つの信号増幅用電界効果トランジスタは、前記第1の信号増幅用電界効果トランジスタのドレインが前記第2の信号増幅用電界効果トランジスタのソースに接続され、前記第1の信号増幅用電界効果トランジスタが、そのゲートに高周波入力信号が印加可能に設けられ、前記第2の信号増幅用電界効果トランジスタのドレイン側に増幅信号が得られるよう設けられる一方、
前記第1の信号増幅用電界効果トランジスタのソースとグランドとの間に、当該第1の信号増幅用電界効果トランジスタの動作電流を調整する動作電流調整手段が設けられてなることを特徴とする利得可変型低雑音増幅器。 - 前記動作電流調整手段は、前記第1の信号増幅用電界効果トランジスタのソースとグランドとの間に直列接続されて設けられた利得切り替えSW用電界効果トランジスタと、前記利得切り替えSW用電界効果トランジスタに対して並列接続され、少なくとも利得調整用インダクタを用いてなる直列回路とを具備してなることを特徴とする請求項3記載の利得可変型低雑音増幅器。
- 前記第1の信号増幅用電界効果トランジスタのゲートは、高周波入力信号が入力インピーダンス整合回路及び第1のDCカット用キャパシタを介して印加可能とされ、前記入力インピーダンス整合回路と第1のDCカット用キャパシタとの接続点は、第2のDCカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのソースに接続され、前記第2の信号増幅用電界効果トランジスタのドレインは、出力インピーダンス整合回路及び第4のDCカットキャパシタを介して外部へ増幅信号を出力可能とされると共に、当該第2の信号増幅用電界効果トランジスタのドレインは、第3のDCカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのドレインに接続され、前記第1の信号増幅用電界効果トランジスタのゲートには、第1のゲートバイアス印加用バイアス回路を介して、また、前記第2の信号増幅用電界効果トランジスタのゲートには、第2のゲートバイアス印加用バイアス回路を介して、共にバイアス印加電圧が印加可能とされると共に、前記第2の信号増幅用電界効果トランジスタのゲートは、第1のバイパスキャパシタを介してグランドに接続され、前記第1の信号増幅用電界効果トランジスタのソースには、前記利得切り替えSW用電界効果トランジスタのドレインが接続される一方、当該利得切り替えSW用電界効果トランジスタのソースはグランドに接続されてなることを特徴とする請求項2記載の利得可変型低雑音増幅器。
- 前記増幅器バイパス用電界効果トランジスタは、複数直列接続されて設けられたことを特徴とする請求項3記載の利得可変型低雑音増幅器。
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