JP4693306B2 - マルチフォーマットサンプリングレジスタ、マルチフォーマットデジタル−アナログ変換器、マルチフォーマットデータドライバ、及びマルチフォーマットアクティブマトリクスディスプレイ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチフォーマットアクティブマトリクスディスプレイ、およびマルチフォーマットアクティブマトリクスディスプレイと共に用いられるマルチフォーマットデバイスに関する。
【０００２】
本発明は、アクティブマトリクスディスプレイをコントロールする、マルチフォーマットデータドライバを提供する。ドライバの回路は、直接結合によって、またはフレキシブルな回路接続を介してアクティブマトリクスディスプレイに接続された、ディスクリートドライバ集積回路において実現され得る。この場合、回路は、ほとんど常に、結晶シリコンから製造される。あるいは、回路は、同じ処理ステップを用いて、アクティブマトリクスデバイスと同じ基板上に集積され得る。このタイプのデバイスは、薄膜トランジスタ（ＴＦＴ）、特に、低温および高温ポリシリコントランジスタを含む。本発明は、データが様々なフォーマットでディスプレイに供給され得、ディスプレイの電力消費を最小化する必要がある携帯用機器のディスプレイに、直接に適用可能である。
【０００３】
【従来の技術】
図１に、Ｎ行およびＭ列の画素から構成される、典型的なアクティブマトリクス液晶（ＬＣ）ディスプレイ２を示す。アクティブマトリクスディスプレイ１２の周辺のボックスは、ディスプレイドライバ電子装置を示す。デジタルデータラインドライバ４および走査ラインドライバ６の結合された機能によって、アナログデータ電圧がデジタル画像データソースからＬＣ画素の電極８に提供される。
【０００４】
デジタルデータドライバ４は、典型的には、ＬＣコントローラ集積回路（図示せず）から、画像データを受信する。画像データに加えて、ドライバ４は、クロック信号、フレームおよびライン同期信号のような、コントロールおよびタイミング信号も受信する。画像データは、通常、一度に一本のラインで、デジタルデータドライバ４に送信され、各ラインは、ディスプレイの画素の水平ラインの必要な表示状態に対応する。デジタルデータドライバ４は、図１に示すように、入力レジスタ１０のアレイを含む。画像データのラインがドライバ４に送信されるので、各データ要素は、入力レジスタ１０のうちの１つに読み込まれる。入力レジスタ１０をアクティブにするサンプリングパルスは、タイミング発生器１２によって発生される。
【０００５】
画像データのライン全体が入力レジスタ１０によってサンプリングされた後、データは、格納レジスタ１６のアレイに送信される。画像データの次のラインが、ドライバ４に送信される間、格納レジスタ１６内のデータは、デジタル−アナログ変換器回路１８に供給される。
【０００６】
【発明が解決しようとする課題】
デジタル−アナログ変換動作は、液晶電圧／光透過特性を補償するように、非線形であり得る。この変換は、ガンマ補正として、公知である。あるいは、ＬＣコントローラ（図示せず）は、ガンマ補正を支持し得、この場合、デジタルデータドライバ４内のデジタル−アナログ変換は、線形動作である。変換器１８の出力は、アクティブマトリクスのソースライン２０（すなわち、データライン）をチャージし、走査ドライバ６は、どの行の画素が画素ＴＦＴ２２を通じてソースライン２０からチャージされているかをコントロールする。
【０００７】
図２は、典型的なねじれネマチック液晶画素の電極電圧について示されたグラフである。液晶アクティブマトリクスディスプレイのガンマ補正は、画素非線形入力電圧／光変調特性を補償する工程を含む。デジタル入力における均等な変化が、光透過における均等な変化に対応するように非線形性を解除するため、変換回路は、図２に示す関数の正確な逆関数を実現する必要がある。この逆関数を、図３のグラフにおいて破線で示す。ｘ軸はデジタル入力であり（この例においては、６ビットが示される）、ｙ軸は、デジタル−アナログ変換器の出力からの、必要とされるアナログ電圧を示す。
【０００８】
ガンマ補正を実現する、２つの主な方法がある。第１の方法は、図４ａに示すように、純粋なデジタル変換を含む。ＲＡＭまたはＲＯＭ回路２４は、（ｎ＋ｍ）ビットを有するデジタル入力を受け取り、正確さを保つため、入力より多い数のビットを有し得る出力を発生する。これらのビットは、接続された線形デジタル−アナログ変換器２６に供給される場合、アナログ出力が、入力に対して所望の応答を有するように、所望の逆関数を反映する。
【０００９】
第２の方法は、図４ｂに示すように、非線形２段デジタル−アナログ変換器２８によるガンマ補正を含む。ガンマ補正のこの手段は、以下で、より詳細に説明される。
【００１０】
図４ｂにおいて、デジタル−アナログ変換器（ＤＡＣ）２８は、２つの段から構成される。第１段ＤＡＣ３０は、ｍ個の最上位ビット（ＭＳＢ）を受信し、第２段ＤＡＣ３２は、ｎ個の最下位ビット（ＬＳＢ）を受信する。０〜２^mのデジタル入力の各々に対応する基準電圧ＶＲは、第１の段ＤＡＣ３０に供給される。これらの基準電圧は、図４ｂにおいて、ＶＲ（０：２^m）によって示される。ＭＳＢは、ｍビット対２^mライン復号器３０によって、第１段において復号され、その結果を用いることによって、２^m＋１ガンマ補正基準電圧、ＶＲ（０：２^m）のうちいずれかの電圧が、変換器２８の第２段ＤＡＣ３２に供給されるかを選択する。第２段ＤＡＣ３２に供給される２つの基準電圧ＶＲは、図４ｂに示すＶＬおよびＶＨ電圧である。
【００１１】
第２段ＤＡＣ３２において、ｎ個のＬＳＢが用いられて、ＶＬおよびＶＨによって規定される制限内で、線形デジタル−アナログ変換が行われる。第２段デジタル−アナログ変換器３２は、典型的には、コンデンサまたは抵抗器、およびスイッチから組み立てられる。通常、映像またはソースラインロードのキャパシタンスが高いので、バッファ回路３４は、通常、ＤＡＣ回路の出力で用いられる。その後、バッファ回路のスルーレートおよび整定時間は、所望のビット精度を得るために必要な最小の変換時間を規定する。スルーレートは、バッファの出力電圧の変化の最大レートであり、Ｖ／ｓの単位を有する。
【００１２】
図３のグラフに、このような変換器回路によって提供される６ビット変換について、一例を示す。この特定の例において、ｎ＝３およびｍ＝３である。実線によって、実際の出力が、所望の出力（点線）の区分的線形近似であり、ガンマ補正基準電圧が、線形要素片の端点を規定することを示す。
【００１３】
図５に、より短い変換時間で動作する、公知の改良された２段非線形デジタル−アナログ変換器３６を示す（英国特許出願第００１１０１５．５号を参照）。図４ｂと比較すると、改良された回路は、オーバーラップしないクロック位相Ф₁およびФ₂（図６に示す）で動作する２つのスイッチを含む。プレチャージスイッチを示す第１のスイッチ３８は、選択された基準電圧ＶＬが、位相Ф₁で、出力ロード４０を直接チャージすることを可能にする。絶縁スイッチと呼ばれる第２のスイッチ４２は、Ф₁期間の間、開いているので、バッファ出力は、ロード４０から絶縁される。ＶＬが基準電源であるので、ロードは、プレチャージスイッチ抵抗およびロードキャパシタンスによって規定される時定数を有する最終的な所望される値のｎビット内で速やかにチャージされる。
【００１４】
Ф₂の間、プレチャージスイッチ３８は開いており、バッファ３４は、デジタル−アナログ変換器３６から、ロード４０に、（ｍ＋ｎ）ビットアナログを適用する。このとき、ロード４０は、既に、最終的な所望される値のｎビット内に、チャージされており、従って、バッファ出力は、この目標に、より早く到達し得る。この回路と図４ｂの１つとの間の変換時間の比較を、図６に示す。ここで、上下のグラフは、それぞれ、図４ｂおよび図５の回路の電圧出力を示す。
【００１５】
図１に示す、入力レジスタ１０内のサンプリング回路および格納レジスタ１６の設計は、集積化プロセス技術に大きく依存して変更され得る。これは、サンプリング回路への供給電圧がプロセスに依存する要因であることが原因であるが、電力消費を考慮すると、デジタル入力およびコントロール信号が低電圧ロジック、例えば、０．０Ｖのロジックローおよび１．０Ｖ〜５．０Ｖのロジックハイであることが望ましい。
【００１６】
結晶シリコン集積回路ドライバの場合、供給電圧はロジック入力レベルと同じであるが、サンプリング回路の設計は、例えば、標準Ｄ型ラッチまたはフリップフロップが用いられ得るなど、より単純である。ポリシリコン（または他のＴＦＴ）集積ドライバの場合、より高いデバイス閾値電圧が、入力ロジックレベルよりかなり高い電源電圧を保証し得る。例えば、ｖｄｄは、５．０Ｖ〜１５．０Ｖの間のいずれかであり得る。電圧レベルがシフトしていることを意味する入力と電源との間の電圧の不均衡は、サンプリング回路の範囲内にあることが必要とされる。
【００１７】
図７に、従来技術による、電源電圧ｖｄｄより大幅に低い、入力ロジック信号のサンプリングに適切なサンプリング回路４２（英国特許出願第０００５９８５．７号参照）を示す。サンプルコントロール信号がハイ（ｖｄｄ）である場合、出力は、入力信号の、レベルシフトされた等価ロジックである。サンプルコントロール信号がロー（ｖｓｓ）である場合、出力はラッチされる。回路４２は、２つのサブ回路に分割され得る。レベルシフトするサブ回路は、デバイスＭ３〜Ｍ７で構成され、ラッチするサブ回路は、デバイスＭ８〜Ｍ１３で構成される。
【００１８】
レベルシフトサブ回路は、サンプルがハイである場合に、アクティブ化される。Ｐ型デバイスＭ４およびＭ６はオンにされ、Ｎ型デバイスＭ３はオフにされる。トランジスタＭ４およびＭ５は、ｖｄｄと基準電圧ｖｒｅｆ（ｖｓｓであり得る）との間で直列に接続され、トランジスタＭ７のゲートで、バイアス電圧を共に発生する。デバイスＭ７は、ソース端子が入力であり、ロードデバイスＭ６に接続されたドレイン端子が出力である、共通ゲートアンプとして構成される。注意深くデバイスをスケーリングし、ｖｒｅｆを選択することによって、出力は、入力の、レベルシフトされた等価ロジックになる。等価ロジックは、ほぼ供給レールまで振動する。ラッチするサブ回路は、サンプルがローである（デバイスＭ８およびＭ１１がオンである）場合、アクティブ化され、交差接続されたインバータＭ９／Ｍ１０およびＭ１２／Ｍ１３によって、出力のロジック状態が格納される。
【００１９】
動作中、１つのサブ回路のみが、アクティブ化され、出力ノードの状態をコントロールし、他のサブ回路は非アクティブ化される。レベルシフトするサブ回路がアクティブ化される場合、すなわち、サンプルがハイである場合、回路の電力消費が最も高いことに留意することが重要である。これは、（Ｍ４およびＭ５を通じて）ｖｄｄとｖｒｅｆとの間を、（Ｍ６およびＭ７を通じて）ｖｄｄと入力との間を流れる電流に起因する。
【００２０】
画面上の表示機能は、典型的には、映像データに、単純なテキストまたはグラフィカル情報を重ねるために用いられる。一例は、それが選択される場合、ＣＣＤから提供されるカメラ画像にスーパーインポーズされて見える、デジタルカメラの表示輝度設定であり得る。この機能性は通常、図８に示すような汎用バージョンのような、ＬＣコントローラ集積回路によって提供される。この「チップ」は、輝度およびクロミナンスフォーマット、あるいはＲＧＢフォーマットのいずれかで、入力映像データを受け取ることができ、アナログまたはデジタルガンマ補正ＲＧＢのいずれかを、アクティブマトリクスディスプレイのＬＣデータドライバに供給する。ＳＲＡＭメモリ４４によって供給される任意の画面上の表示データは、図示されるディスプレイミキサー回路４６の映像データを上書きするために用いられる。本発明によって、ＬＣデータドライバ回路に、この機能が簡便に移動されることが可能になる。
【００２１】
【課題を解決するための手段】
本発明のマルチフォーマットサンプリングレジスタは、
アクティブマトリクスディスプレイのデータラインを駆動するデータドライバのためのマルチフォーマットサンプリングレジスタであって、
該マルチフォーマットサンプリングレジスタは、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力の全ビットのデータを処理する高解像度モードまたは該デジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードのいずれかで動作するように構成され、
該マルチフォーマットサンプリングレジスタは、
（ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチングレベルを示すデジタル入力を受け取るように構成されるサンプラー入力手段であって、ｎおよびｍが整数である、サンプラー入力手段と、
（ｂ）ｍ個のサンプリング回路を含む第１のサンプラーであって、該サンプリング回路のそれぞれがｍビットの該デジタル入力のうちの１つをサンプルするように構成される、第１のサンプラーと、
（ｃ）ｎ個のサンプリング回路を含む第２のサンプラーであって、該サンプリング回路のそれぞれがｎビットの該デジタル入力のうちの１つをサンプルするように構成され、該ｍビットは、該ｎビットより上位側ビットである、第２のサンプラーと、
（ｄ）該第２のサンプラーを、該高解像度モードにおいてオンにし、該低解像度モードにおいてオフにして、該低解像度モードにおいて該マルチフォーマットサンプリングレジスタが動作する場合、該第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように構成された第２のサンプラースイッチと、
を備える。
【００２２】
本発明のマルチフォーマットサンプリングレジスタは、前記第２のサンプラースイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化されてもよい。
【００２３】
本発明のマルチフォーマットサンプリングレジスタは、単一ビット入力をサンプリングするように構成された、単一ビットサンプリング回路と、該単一ビットサンプリング回路をオンまたはオフにスイッチするように構成された単一ビットスイッチとをさらに備えてもよい。
【００２４】
本発明のマルチフォーマットサンプリングレジスタは、前記単一ビット入力によって示されるオーバーレイ情報が、単色で前記ディスプレイに表示されるオーバーレイモードにおいて動作することができ、前記単一ビットスイッチが、該オーバーレイモードにおいて該単一ビットサンプリング回路をオンにし、他の場合にオフにするように構成されて、該サンプリングレジスタが該オーバーレイモードでない場合、該単一ビットサンプリング回路が、電力を実質的に消費しないか、またはほとんど消費しないようにしてもよい。
【００２５】
本発明のマルチフォーマットサンプリングレジスタは、前記単一ビットスイッチが、別個の単一ビットフォーマットコントロール信号に応答してコントロールされ、該別個の単一ビットフォーマットコントロール信号は、該単一ビット入力を用いる必要がある場合にアクティブ化されてもよい。
【００２６】
本発明のマルチフォーマットサンプリングレジスタは、
前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される、単一ビットディスプレイモードにおいて動作することができる、マルチフォーマットサンプリングレジスタであって、
前記単一ビットディスプレイモードにおいて前記第１のサンプラーをオフにするように構成された第１のサンプラースイッチをさらに備え、
前記第１および前記第２のサンプラースイッチは、該単一ビットディスプレイモードにおいて該第１および第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように、前記第１および第２のサンプラーをオフしてもよい。
【００２７】
本発明のマルチフォーマットサンプリングレジスタは、前記第１のサンプラースイッチが、別個のｍビットフォーマットコントロール信号に応答してコントロールされ、該別個のｍビットフォーマットコントロール信号は、該デジタル入力のｍビットを用いる必要がある場合にアクティブ化されてもよい。
【００２８】
本発明のマルチフォーマットデジタル−アナログ変換器は、
アクティブマトリクスディスプレイのデータラインを駆動するデータドライバのためのマルチフォーマットデジタル−アナログ変換器であって、
該マルチフォーマットデジタル−アナログ変換器は、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードまたは該デジタル入力の全ビットのデータを処理する高解像度モードのいずれかで動作するように構成され、該マルチフォーマットデジタル−アナログ変換器は、
（ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチレベルを示すデジタル入力を受け取る変換器入力手段であって、ｎおよびｍが整数である、変換器入力手段と、
（ｂ）該デジタル入力のｍビットを受け取り、それぞれが該ｍビットの異なる値に対応する（２^m＋１）基準電圧を受け取るように構成された復号器であって、より低い復号器出力電圧およびより高い復号器出力電圧をそれぞれ供給する、より低い復号器出力およびより高い復号器出力を有し、該復号器出力電圧は該基準電圧の連続する対であり、該連続する対の１つは、該ｍビットの値に対応する、復号器と、
（ｃ）該デジタル入力のｎビットを受け取るように構成されたｎビットデジタル−アナログ変換器であって、該ｍビットが、該ｎビットより上位側のビットであり、該ディスプレイの画素への供給用の該（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電圧を提供する変換器出力を有する、ｎビットデジタル−アナログ変換器と、
（ｄ）該高解像度モードにおいて該ｎビットデジタル−アナログ変換器をオンにし、該低解像度モードの間オフにして、該低解像度モードにおいて、該ｎビットのデジタル−アナログ変換器が電力を、実質的に消費しないか、またはほとんど消費しないようにする、ｎビット変換器スイッチと、を備える。
【００２９】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記ｎビット変換器スイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化されてもよい。
【００３０】
本発明のマルチフォーマットデジタル−アナログ変換器が、前記変換器出力電圧を受け取るように構成されたバッファをさらに備え、前記画素に対応する前記データラインに、バッファ出力を供給してもよい。
【００３１】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記マルチフォーマットデジタル−アナログ変換器が、前記バッファを、前記高解像度モードにおいてオンにし、前記低解像度モードにおいてオフにするように構成して、該低解像度モードにおいて、該バッファが電力を、実質的に消費しないか、またはほとんど消費しないように構成されるバッファスイッチをさらに含んでもよい。
【００３２】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記バッファスイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化されてもよい。
【００３３】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記マルチフォーマットデジタル−アナログ変換器が、前記より低い復号器出力と、前記画素に対応するデータラインとの間に位置するプレチャージスイッチと、前記変換器出力と、該画素に対応するデータラインとの間に位置する絶縁スイッチとを備えてもよい。
【００３４】
本発明のマルチフォーマットデジタル−アナログ変換器が、第１および第２のオーバーラップしない期間を提供するタイミング回路をさらに備え、前記高解像度モードにおいて、該第１の期間のみ、前記プレチャージスイッチが閉じられ、該第２の期間のみ、前記絶縁スイッチが閉じられてもよい。
【００３５】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記低解像度モードの間、前記絶縁スイッチが開いている状態を維持し、前記プレチャージスイッチが、延長された期間閉じられ、該延長された期間は、前記第１の期間より長くてもよい。
【００３６】
本発明のマルチフォーマットデジタル−アナログ変換器は、単一ビット入力によって示されるオーバーレイ情報が、単一の色で前記ディスプレイに表示されるオーバーレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該オーバーレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力によって示される場合、前記画素を該色にスイッチする復号器出力電圧を提供するように構成されてもよい。
【００３７】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される単一ビットディスプレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該単一ビットディスプレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力の値に依存する２つのレベルのうちの１つで復号器出力電圧を提供するように構成され、前記ｎビット変換器スイッチが、該単一ビットディスプレイモードにおいて、ｎビットデジタル−アナログ変換器をオフにするように構成されてもよい。
【００３８】
本発明のマルチフォーマットデジタル−アナログ変換器は、前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される単一ビットディスプレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該単一ビットディスプレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力の値に依存する２つのレベルのうちの１つで復号器出力電圧を提供するように構成され、前記ｎビット変換器スイッチが、該単一ビットディスプレイモードにおいて、ｎビットデジタル−アナログ変換器をオフにするように構成され、前記バッファスイッチが、前記単一ビットディスプレイモードにおいて前記バッファをオフにするように構成されてもよい。
【００３９】
本発明のマルチフォーマットデータドライバは、
アクティブマトリクスディスプレイのデータラインを駆動するマルチフォーマットデータドライバであって、
該マルチフォーマットデータドライバは、マルチフォーマットサンプリングレジスタと、マルチフォーマットデジタル−アナログ変換器とを備え、
該マルチフォーマットサンプリングレジスタは、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力のうちの全ビットのデータを処理する高解像度モードまたは該デジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードのいずれかで動作するように構成され、
（ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチングレベルを示すデジタル入力を受け取るように構成されるサンプラー入力手段であって、ｎおよびｍが整数である、サンプラー入力手段と、
（ｂ）ｍ個のサンプリング回路を含む第１のサンプラーであって、該サンプリング回路のそれぞれがｍビットの該デジタル入力のうちの１つをサンプルするように構成される、第１のサンプラーと、
（ｃ）ｎ個のサンプリング回路を含む第２のサンプラーであって、該サンプリング回路のそれぞれがｎビットの該デジタル入力のうちの１つをサンプルするように構成され、該ｍビットは、該ｎビットより上位側のビットである、第２のサンプラーと、
（ｄ）該第２のサンプラーを、該高解像度モードにおいてオンにし、該低解像度モードにおいてオフにして、該低解像度モードにおいて該マルチフォーマットサンプリングレジスタが動作する場合、該第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように構成された第２のサンプラースイッチと、を備え、
該マルチフォーマットデジタル−アナログ変換器は、
（ｅ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチレベルを示すデジタル入力を受け取る変換器入力手段であって、ｎおよびｍが整数である、変換器入力手段と、
（ｆ）該デジタル入力のｍビットを受け取り、それぞれが該ｍビットの異なる値に対応する（２^m＋１）基準電圧を受け取るように構成された復号器であって、より低い復号器出力電圧およびより高い復号器出力電圧をそれぞれ供給する、より低い復号器出力およびより高い復号器出力を有し、該復号器出力電圧は該基準電圧の連続する対であり、該連続する対の１つは、該ｍビットの値に対応する、復号器と、
（ｇ）該デジタル入力のｎビットを受け取るように構成されたｎビットデジタル−アナログ変換器であって、該ｍビットが、該ｎビットより上位側のビットであり、該ディスプレイの画素への供給用の該（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電圧を提供する変換器出力を有する、ｎビットデジタル−アナログ変換器と、
（ｈ）該高解像度モードにおいて該ｎビットデジタル−アナログ変換器をオンにし、該低解像度モードの間オフにして、該低解像度モードにおいて、該ｎビットのデジタル−アナログ変換器が電力を、実質的に消費しないか、またはほとんど消費しないようにする、ｎビット変換器スイッチとを備える。
【００４０】
本発明のマルチフォーマットアクティブマトリクスディスプレイは、前記マルチフォーマットデータドライバを備えてもよい。
【００４１】
本発明のマルチフォーマットアクティブマトリクスディスプレイは、前記マルチフォーマットデータドライバが、前記アクティブマトリクスの薄膜トランジスタと同じ基板上に、モノリシックに集積されてもよい。
【００４２】
本発明のマルチフォーマットアクティブマトリクスディスプレイは、前記薄膜トランジスタがポリシリコンであってもよい。
【００４３】
本発明によって、添付の特許請求の範囲に記載されるように、マルチフォーマットサンプリングレジスタ、デジタル−アナログ変換器、データドライバ、およびアクティブマトリクスディスプレイが提供される。
【００４４】
フォーマットコントロール信号が用いられて、所与のフォーマットについて必要な素子のみがアクティブ化されることを確実にし、電力消費の低減を達成する。
【００４５】
【発明の実施の形態】
本発明の実施形態が、例示の目的のみで、添付の図面を参照しながら、より詳細に説明される。
【００４６】
図９は、本発明の実施形態の簡略化されたブロック図である。図示の例は、モノクロである。カラーへの拡張は容易である。マルチフォーマットデジタルデータドライバ５０は、４つの主な構成要素から構成される。タイミング発生器５２、入力レジスタ５４のアレイ、格納レジスタ５６のアレイ、およびデジタル−アナログ変換器のアレイである。デジタル−アナログ変換器は、上述した、２段型変換器であり、図９において、それぞれ、ＭＳＢおよびＬＳＢ変換器アレイ５８および６０は、別個に示される。
【００４７】
マルチフォーマットデータドライバ５０は、標準クロックおよびコントロール信号、ならびに２つのデータ入力、すなわち、グレースケール入力およびバイナリ入力を受け取る。グレースケール入力は、１〜（ｎ＋ｍ）ビット（例えば、１〜６ビット）から作られるので、Ｄ（１：ｎ＋ｍ）と示されるが、ｎ＋ｍビット幅の並列入力である。ただし、ｍは、グレースケールの最上位データビットの数に対応し、ｎは、グレースケールの最下位データビットの数に対応する。この入力は、２つの解像度のうちの１つであるグレースケール画素画像データを供給する。２つの解像度は、ｎ＋ｍビットの全てがドライバ５０によって読み出される高解像度と、ｍ個のＭＳＢがドライバ５０によって読み出される低解像度である。Ｄで示されるバイナリ入力は、独立した黒／白画素画像データを提供する１ビット入力である。
【００４８】
デジタル−アナログ変換器の２段である性質が、非線形変換を可能にし、マルチフォーマットドライバ５０が、ガンマ補正機能を提供することを可能にする。これを行うために必要な基準電圧は、図９において外部に提供されるように示されるが、実際には、ドライバ５０自体の中で発生されてもよい。
【００４９】
マルチフォーマットドライバ５０の動作モード、すなわち、ドライバフォーマットは、フォーマットコントロール信号によってコントロールされ、同様に、図中に示される。例示的に示された図において、３つのフォーマットコントロール信号、ＳＢ、ＭＢ、およびＮＢが供給される。これらは、特定のドライバフォーマットが、最も低い可能な電力消費で、イネーブルされ得る順序で、マルチフォーマットドライバ５０の素子に必要な場所に配置される。ドライバフォーマットは、以下で説明される。
【００５０】
マルチフォーマットドライバ５０は、様々なディスプレイフォーマットで動作し得る。ドライバフォーマットの選択は、複数のシステム要素のいずれに依存してもよい。例えば、どの画像データが表示されるために利用可能であるか、または、グラフィカルデータが表示され、映像画像上にスーパーインポーズされことを要求する、システム機能が選択されたか、または、システムに電力を送る供給源の電源状態がどうなっているのかである。特定のシステムにとってどの要素が最も重要なのかに依存して、フォーマットコントロール信号の状態が、最適な表示効率性が得られるように、設定される。
【００５１】
図１０に、マルチフォーマットドライバ５０によって支持される、５つの異なる表示フォーマットを示す。
【００５２】
（ｉ）１色当たり１ビット：ドライバ５０は、単一ビットＤ入力ストリームからのみ画像データを読み出し、２つの基準レベルのうちの１つをディスプレイ２のソースラインに書き込む。従って、画素は、通常黒および白である２つの状態のうちの１つに設定され得る。基準レベルは、時間が経つにつれて各画素セル内の液晶材料のＤＣ均衡が取られるように、通常、フレーム上の極性をフレームごとに変更する。
【００５３】
（ｉｉ）１色当たりｍビット：ドライバ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームのｍ個のＭＳＢからのみ画像データを読み出し、ｍビットデジタル−アナログ変換プロセスに続いて、アナログデータをディスプレイ２のソースラインに書き込む。画素は、２^mグレーレベルのうちの１つに設定され得る。
【００５４】
（ｉｉｉ）１ビットオーバーレイを有する１色当たりｍビット：ドライバ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームのｍ個のＭＳＢおよび単一ビットＤ入力ストリームから、画像データを読み出す。ｍビットデジタル−アナログ変換プロセスに続いて、ドライバ５０は、データをディスプレイ２に書き込み、必要な箇所ではＤ入力データが上に重ねられる。画素は、２^mグレーレベルのうちの１つに設定され得る。
【００５５】
（ｉｖ）１色当たりｎ＋ｍビット：ドライバ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームから画像データを読み出し、ｎ＋ｍビットデジタル−アナログ変換プロセスに続いて、ディスプレイ２のソースラインにデータを書き込む。画素は、２^n+mグレーレベルのうちの１つに設定され得る。
【００５６】
（ｖ）１ビットオーバーレイを有する１色当たりｎ＋ｍビット：ドライバ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームおよび単一ビットＤ入力ストリームから画像データを読み出す。ｎ＋ｍビットデジタル−アナログ変換プロセスに続いて、ドライバ５０は、データをディスプレイ２に書き込み、必要な箇所ではＤ入力データが上に重ねられる。画素は、２^n+mグレーレベルのうちの１つに設定され得る。
【００５７】
上記のディスプレイフォーマットは、ディスプレイ性能を向上するためにリスト化され、最後のフォーマットは、第２の１ビット画像がスーパーインポーズされた（上に重ねられた）ｎ＋ｍビット解像度画像を示す。マルチフォーマットドライバ５０は、性能が低いディスプレイフォーマットの電力消費が、実際に低くなるようにする。これは、ドライバ回路の必要とされない部分を選択的に非アクティブ化するフォーマットコントロール信号によって達成される。この原理を示す実施形態を以下で説明する。
【００５８】
図１１ａの表に、３種のフォーマットコントロール信号ＳＢ、ＭＢ、およびＮＢがどのように用いられて、上記の５つの可能なドライバフォーマットモードが選択されるのかを示す。各フォーマットコントロール信号は、マルチフォーマットドライバ５０内で、特定の回路をイネーブルする役割を果たす。ＳＢは、単一入力データストリームＤに関連する回路要素をイネーブルする。単一入力データストリームＤは、１ビットディスプレイモードの間、およびオーバーレイ機能が適用される場合、用いられる。ＭＢは、グレースケール入力の最上位ビットに関連する回路要素をイネーブルする。グレースケール入力の最上位ビットは、Ｄ（ｎ＋１：ｎ＋ｍ）によって表され、ビット（ｎ＋１）〜（ｎ＋ｍ）（例えば、ビット４〜６）から構成される。ＮＢは、グレースケール入力の最下位ビットに関連する回路要素をイネーブルする。グレースケール入力の最下位ビットは、Ｄ（１：ｎ）（例えば、ビット１〜３）によって示される。表に示す入力信号の組合せに加えて、全てのフォーマットコントロール信号が０である場合、マルチフォーマットドライバは、実質上、オフである。
【００５９】
図１１ｂの表に、フォーマットコントロール信号ＭＮおよびＳの代替的なセットを示す。２つの信号は、ドライバ信号が少ないという利点を有するが、２²＝４個の表示フォーマットしか符号化されないことが予想される。しかし、Ｄ入力ビット自体が用いられて、オーバーレイモードがアクティブ化されたかどうかを判定する。Ｓ＝１（および、ＭＮ＝０）である場合、１色につき１ビットモードが選択され、ディスプレイは、Ｄ入力ストリームによって供給されるデータが上書きされる。他の４つの場合において、Ｓ＝０であり、ＭＮは、高解像度または低解像度データが、Ｄ（１：ｎ＋ｍ）入力から表示されるかどうかを決定する。ＭＮ＝０の場合、低解像度（ｍビットグレースケール）、ＭＮ＝１の場合、高解像度（ｎ＋ｍビットグレースケール）が選択される。これらのモードにおいて、Ｄ入力での任意のポジティブデータは、グレースケールデータを上書きする。Ｄ入力は、オーバーレイが必要とされない場合、ローに維持される必要がある。
【００６０】
簡略化のため、本明細書中で説明される回路の例は、３フォーマットコントロール信号によってコントロールされることが示される。類似の回路は、さらなるコントロールロジックを有する２フォーマットコントロール信号によって、コントロールされ得る。
【００６１】
図１２に、入力レジスタアレイ５４の単一入力レジスタ６１の回路要素の一例を示す。このレジスタは、グレースケール入力Ｄ（１：ｎ＋ｍ）およびバイナリ入力Ｄの両方からの入来デジタルデータをサンプリングする役割を果たす。単一ビットサンプリングブロック６２内に、図７に示すタイプの単一ビットサンプリング回路がある。ＭＳＢサンプリングブロック６４内に、ｍ個の単一ビットサンプリング回路があり、それぞれが図７に示すタイプの回路である。ＬＳＢサンプリングブロック６６内に、ｎ個の単一ビットサンプリング回路があり、それぞれが図７に示すタイプの回路である。各サンプリングブロックの電源、すなわち、各サンプリングブロックの電力消費は、対応するフォーマットコントロール信号によってコントロールされ得る。ＳＢ、ＭＢ、およびＮＢフォーマットコントロール信号は、スイッチ６８、７０、および７２をコントロールする。スイッチ６８、７０、および７２は、それぞれ、単一ビット、ＭＳＢ、およびＬＳＢサンプリングブロックに電力を供給する。従って、サンプリングブロック６２、６４、および６６は、表示フォーマットのうちの１つを支持するために必要である場合に、電力を消費するだけである。アクティブマトリクスディスプレイの各列について、図１２に示すタイプの別個の入力レジスタがあってもよいし、あるいは、列間で、入力レジスタが多重化される（すなわち、ある時間にわたって共有される）場合、列の数より少ない入力レジスタがあってもよい。
【００６２】
図１３に、図７の単一ビットサンプリング回路の電力消費をコントロールする簡略的な方法を示す。フォーマットコントロール信号は、論理的に、サンプル^*信号で論理積演算が行われ、信号ビットサンプリング回路は、フォーマットコントロール信号がハイである場合、サンプルパルスを受け取るのみである。上述したように、低電圧サンプリングを達成し得るため、この特定の回路は、サンプル入力がハイである場合、Ｍ４／Ｍ５およびＭ６／Ｍ７トランジスタを通じて大幅に電力を消費する。従って、フォーマットコントロール信号は、必要とされないビットについて、単一ビットサンプリング回路内のこの電力損失を防ぐ。
【００６３】
マルチフォーマットドライバ５０において用いられるデジタル−アナログ変換器７８を、図１４に示す。この回路は、図５の従来技術による回路を改良したものである。従って、上述したように、変換器は、適切なＶＲ基準電圧で、ガンマ補正を支持し得る。上記の５個の表示フォーマットを支持するため、容量性ロード４０（映像ラインまたはソースラインであってもよい）は、３つの解像度、ｎ＋ｍビット、ｍビット、または１ビットに変更され得る。これらを以下に説明する。
【００６４】
高解像度（ｎ＋ｍビット）モードにおいて、ＮＢおよびＭＢフォーマットコントロール信号がアクティブ化される。ＳＢがローである（オーバーレイがない）と仮定される。信号は、ＭＳＢ復号器回路８０、ＬＳＢデジタル−アナログ変換器８２、およびバッファ回路８４をアクティブ化する。バッファ８４内のバイアス電流に起因して、回路要素は、電力消費が最も高い構成である。図１５に示すように、２つのオーバーラップしない期間Ф₁およびФ₂が用いられる。Ф₁で、ＭＳＢに応答して、ＭＳＢ復号器回路は、ＶＬおよびＶＨ電圧を選択し、ＬＳＢデジタル−アナログ変換器８２にＶＬおよびＶＨ電圧を供給する。また、プレチャージスイッチ８６は、ＶＬ（すなわち、約ｎビットの所望の目標電圧内）にロード４０が素早くチャージされることを確実にする。Ф₂で、ＬＳＢデジタルアナログ変換器８２は、（ＶＬとＶＨとの間の）最小位ビット変換を行い、バッファ８４は、変換された電圧を、絶縁スイッチ８８を介して、ロード４０に供給する。従って、ロード４０は、２^n+m個の異なる電圧レベルのうちの１つにチャージされ得る。
【００６５】
低解像度（ｍビット）モードにおいて、ＭＢおよびＮＢフォーマットコントロール信号は、それぞれ、ハイおよびローである。ＳＢは、ローである（オーバーレイがない）と仮定される。結果として、ＭＳＢ復号器回路８０がアクティブ化されるが、ＬＳＢデジタル−アナログ変換器８２およびバッファ８４回路は、非アクティブ化にされる。バッファ回路バイアス電流がオフにされるので、回路要素は、この構成において、消費する電力がずっと少ない。変換中、絶縁スイッチ８８は、バッファ出力をロード４０から恒常的に切断する。一方、プレチャージスイッチ８６は、ＭＳＢ復号器回路８０から選択されたＶＬ基準電圧で、ロード４０をチャージする。このようにして、ロード４０は、２^m個の異なる電圧レベルのうちの１つに変更され得る。プレチャージスイッチを閉じる時間の長さは、変換時間内においてロード４０がＶＬ基準値に完全にチャージされるように、容易に延長され得る。これは、Ф₂期間（バッファ動作）が必要ないからである。図１５に、この特定のモードにおいて、プレチャージスイッチをアクティブ化する、より長い期間のФ₁ ^*信号を示す。
【００６６】
１ビット解像度モードにおいて、ＭＢおよびＮＢフォーマットコントロール信号は、両方ともローであり、ＳＢ信号は、ハイである。ＭＳＢ復号回路８０のみがアクティブ化されるので、変換器７８が消費する電力はまた、非常に少ない。ＭＳＢ復号器回路８０の動作は、バイナリ動作を適応させるように変更される。入力ＭＳＢは、無視され、ＶＬに供給される出力は、Ｄの状態に依存する。例えば、Ｄがハイである場合、最も低いＶＲ基準電圧は、出力ＶＬ、従って、ロード４０に供給される。これによって、ロード４０によって駆動される画素は、白にスイッチされる（または、画素が、図２のグラフに示すＬＣ応答を有するとすると、完全に透過的になる）。反対に、Ｄがローである場合、最も高いＶＲ基準電圧は、出力ＶＬ、従って、ロード４０に供給される。これによって、ロード４０によって駆動される同じピクセルが、黒にスイッチされる（または、完全に不透明になる）。ロード４０が、プレチャージスイッチ８６を通じてチャージされるだけなので、スイッチ８６は、上記のФ₁ ^*信号を用いて、より長く閉じられ得る。
【００６７】
オーバーレイモードは、ＳＢフォーマットコントロール信号がハイである場合、上記の（ｎ＋ｍ）ビットおよびｍビットモードとともに用いられ得る。このような場合、および、Ｄがローである場合、変換器７８は、（ｎ＋ｍ）ビットおよびｍビットモードについての説明と同様、すなわち、ＳＢがローであるかのように正確に動作する。しかし、Ｄがハイである場合、ＭＳＢ復号器回路８０の動作は、変更される。最も低いＶＲ基準電圧は、プレチャージスイッチ８６を介して、出力ＶＬ、従って、ロード４０に供給される。このことによって、グレースケール画像データＤ（１：ｎ＋ｍ）に関わらず、ロード４０からチャージされる画素は、白にスイッチされる（または、完全に透過的になる）ことが確実になる。従って、白（または、フルカラーＲＢＧ）オーバーレイは、グレースケール画像のトップで達成される。
【００６８】
ｎ＋ｍビット動作について、Ｄがハイである場合、バッファ８４は、必要とされない。従って、ロード４０への接続を防ぎ、全体的にバッファ８４を共にディセーブルする、ロジックが回路７８に加えられ得る。
【００６９】
説明された実施形態によって、ドライバに供給される単純なさらなるフォーマットコントロール信号に従って、ドライバ回路の動作のモード（および、ドライバとディスプレイとの電力消費）がコントロールされる、アクティブマトリクスディスプレイのデジタルデータドライバ構成が提供されることが理解される。異なるモードは、モノクロ、様々な解像度（ビット面）設定のカラー、および任意の他のモードと共に用いられる１ビットのスーパーインポーズ機能である。フォーマットコントロール信号は、ディスプレイの画質および電力消費が最適化されるように、ドライバの動作のモードを調節するために用いられ得る。これは、特に、レベルシフティング回路、バイアス発生回路およびバッファテール電流が電力を節約するようにディセーブルされる、ポリシリコン集積ドライバに関する。さらに画像データのテキストデータオーバーレイは、ディスプレイコントローラ内における、任意のデータを処理するこなく可能である。
【００７０】
上述した実施形態は、（ｎ＋ｍ）ビット入力を２つに分割して、２つの異なる解像度を提供するが、３つ以上の異なる解像度を提供するため、入力が３つ以上に分割されるさらなる実施形態が可能であることが理解される。
【００７１】
低解像度フォーマットにおいて、このようなフォーマットで必要とされない回路要素をディセーブルすることによって電力を節約する、マルチフォーマットサンプリングレジスタ、デジタル−アナログ変換器、データドライバ、およびアクティブマトリクスディスプレイが提供される。
【００７２】
【発明の効果】
本発明のマルチフォーマットデジタルデータ駆動装置およびアクティブマトリクスディスプレイによって、より小さい情報量のデータをディスプレイに書き込む場合、データを表示するために要する消費電力を改善することができる。
【００７３】
様々な解像度モードがあり、他の解像度モードと組み合わせるることができ、同様にディスプイの消費電力、かつ画質を改善することができる。
【図面の簡単な説明】
【図１】図１は、従来技術による、従来のデジタルデータドライバおよびアクティブマトリクスディスプレイを示す図である。
【図２】図２は、典型的な液晶ディスプレイ画素の電圧伝送曲線を示す図である。
【図３】図３は、従来技術による２段のデジタル−アナログ変換器によって達成可能な図２の電圧伝送曲線の逆関数の区分的線形近似を示す図である。
【図４ａ】図４ａは、デジタル入力変換および線形１段ｎ＋ｍビットデジタル−アナログ変換器を有する、従来技術によるガンマ補正回路を示す図である。
【図４ｂ】図４ｂは、非線形２段ｎ＋ｍビットデジタル−アナログ変換器を有する、従来技術によるガンマ補正回路を示す図である。
【図５】図５は、変換速度が向上した、従来技術による非線形２段ｎ＋ｍビットデジタル−アナログ変換器を示す図である。
【図６】図６は、図４ｂおよび図５のデジタル−アナログ変換器によって必要とされる変換時間の比較を示す図である。
【図７】図７は、従来技術による単一ビット低電圧サンプリング回路を示す図である。
【図８】図８は、従来技術による典型的な、「画面上表示」能力を有するＬＣコントローラ集積回路を示す図である。
【図９】図９は、フォーマットコントロール信号に従って動作する、マルチフォーマットデジタルデータドライバである、本発明の実施形態を示す図である。
【図１０】図１０は、マルチフォーマットデジタルデータドライバの様々なディスプレイモード能力を示し、表示の質と電力消費との間のトレードオフを示す図である。
【図１１ａ】図１１ａは、フォーマットコントロール信号の例示的なセットおよび対応するマルチフォーマットドライバ動作モードを示す図である。
【図１１ｂ】図１１ｂは、フォーマットコントロール信号の他の例示的なセットおよび対応するマルチフォーマットドライバ動作モードを示す図である。
【図１２】図１２は、サンプリング回路の電力消費が、フォーマットコントロール信号によってどのようにコントロールされるかを図示する図である。
【図１３】図１３は、図７のサンプリング回路のバイアス電流電力消費が、フォーマットコントロール信号のうちの１つによってどのようにコントロールされ得るかを示す図である。
【図１４】図１４は、マルチフォーマットデジタルデータドライバにおける動作に対して、図５の従来技術によるデジタル−アナログ変換器がどのように適合され得るかを示す図である。
【図１５】図１５は、図１４のデジタル−アナログ変換器における、スイッチの位相同期を示すタイミング図である。
【符号の説明】
４ デジタルデータラインドライバ
１０ 入力レジスタ
１６ 格納レジスタ
１８ デジタル−アナログ変換器

Claims (22)

1. アクティブマトリクスディスプレイのデータラインを駆動するデータドライバのためのマルチフォーマットサンプリングレジスタであって、
   該マルチフォーマットサンプリングレジスタは、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力の全ビットのデータを処理する高解像度モードまたは該デジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードのいずれかで動作するように構成され、
   該マルチフォーマットサンプリングレジスタは、
   （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチングレベルを示すデジタル入力を受け取るように構成されるサンプラー入力手段であって、ｎおよびｍが整数である、サンプラー入力手段と、
   （ｂ）ｍ個のサンプリング回路を含む第１のサンプラーであって、該サンプリング回路のそれぞれがｍビットの該デジタル入力のうちの１つをサンプルするように構成される、第１のサンプラーと、
   （ｃ）ｎ個のサンプリング回路を含む第２のサンプラーであって、該サンプリング回路のそれぞれがｎビットの該デジタル入力のうちの１つをサンプルするように構成され、該ｍビットは、該ｎビットより上位側ビットである、第２のサンプラーと、
   （ｄ）該第２のサンプラーを、該高解像度モードにおいてオンにし、該低解像度モードにおいてオフにして、該低解像度モードにおいて該マルチフォーマットサンプリングレジスタが動作する場合、該第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように構成された第２のサンプラースイッチと、
   を備える、マルチフォーマットサンプリングレジスタ。
2. 前記第２のサンプラースイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化される、請求項１に記載のマルチフォーマットサンプリングレジスタ。
3. 前記マルチフォーマットサンプリングレジスタが、
   単一ビット入力をサンプリングするように構成された、単一ビットサンプリング回路と、
   該単一ビットサンプリング回路をオンまたはオフにするように構成された単一ビットスイッチとをさらに備える、請求項１または２に記載のマルチフォーマットサンプリングレジスタ。
4. 前記単一ビット入力によって示されるオーバーレイ情報が、単色で前記ディスプレイに表示されるオーバーレイモードにおいて動作することができ、前記単一ビットスイッチが、該オーバーレイモードにおいて該単一ビットサンプリング回路をオンにし、他の場合にオフにするように構成されて、該サンプリングレジスタが該オーバーレイモードでない場合、該単一ビットサンプリング回路が、電力を実質的に消費しないか、またはほとんど消費しないようにする、請求項３に記載のマルチフォーマットサンプリングレジスタ。
5. 前記単一ビットスイッチが、別個の単一ビットフォーマットコントロール信号に応答してコントロールされ、該別個の単一ビットフォーマットコントロール信号は、該単一ビット入力を用いる必要がある場合にアクティブ化される、請求項４に記載のマルチフォーマットサンプリングレジスタ。
6. 前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される、単一ビットディスプレイモードにおいて動作することができる、マルチフォーマットサンプリングレジスタであって、
   前記単一ビットディスプレイモードにおいて前記第１のサンプラーをオフにするように構成された第１のサンプラースイッチをさらに備え、
   前記第１および前記第２のサンプラースイッチは、該単一ビットディスプレイモードにおいて該第１および第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように、前記第１および第２のサンプラーをオフする、請求項３〜５のいずれか１項に記載のマルチフォーマットサンプリングレジスタ。
7. 前記第１のサンプラースイッチが、別個のｍビットフォーマットコントロール信号に応答してコントロールされ、該別個のｍビットフォーマットコントロール信号は、該デジタル入力のｍビットを用いる必要がある場合にアクティブ化される、請求項６に記載のマルチフォーマットサンプリングレジスタ。
8. アクティブマトリクスディスプレイのデータラインを駆動するデータドライバのためのマルチフォーマットデジタル−アナログ変換器であって、
   該マルチフォーマットデジタル−アナログ変換器は、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードまたは該デジタル入力の全ビットのデータを処理する高解像度モードのいずれかで動作するように構成され、該マルチフォーマットデジタル−アナログ変換器は、
   （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチレベルを示すデジタル入力を受け取る変換器入力手段であって、ｎおよびｍが整数である、変換器入力手段と、
   （ｂ）該デジタル入力のｍビットを受け取り、それぞれが該ｍビットの異なる値に対応する（２^m＋１）基準電圧を受け取るように構成された復号器であって、より低い復号器出力電圧およびより高い復号器出力電圧をそれぞれ供給する、より低い復号器出力およびより高い復号器出力を有し、該復号器出力電圧は該基準電圧の連続する対であり、該連続する対の１つは、該ｍビットの値に対応する、復号器と、
   （ｃ）該デジタル入力のｎビットを受け取るように構成されたｎビットデジタル−アナログ変換器であって、該ｍビットが、該ｎビットより上位側のビットであり、該ディスプレイの画素への供給用の該（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電圧を提供する変換器出力を有する、ｎビットデジタル−アナログ変換器と、
   （ｄ）該高解像度モードにおいて該ｎビットデジタル−アナログ変換器をオンにし、該低解像度モードの間オフにして、該低解像度モードにおいて、該ｎビットのデジタル−アナログ変換器が電力を、実質的に消費しないか、またはほとんど消費しないようにする、ｎビット変換器スイッチと、を備える、マルチフォーマットデジタル−アナログ変換器。
9. 前記ｎビット変換器スイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化される、請求項８に記載のマルチフォーマットデジタル−アナログ変換器。
10. 前記マルチフォーマットデジタル−アナログ変換器が、前記変換器出力電圧を受け取るように構成されたバッファをさらに備え、前記画素に対応する前記データラインに、バッファ出力を供給する、請求項８または９に記載のマルチフォーマットデジタル−アナログ変換器。
11. 前記マルチフォーマットデジタル−アナログ変換器が、前記バッファを、前記高解像度モードにおいてオンにし、前記低解像度モードにおいてオフにするように構成して、該低解像度モードにおいて、該バッファが電力を、実質的に消費しないか、またはほとんど消費しないように構成されるバッファスイッチをさらに含む、請求項１０に記載のマルチフォーマットデジタル−アナログ変換器。
12. 前記バッファスイッチが、別個のｎビットフォーマットコントロール信号に応答してコントロールされ、該別個のｎビットフォーマットコントロール信号は、該デジタル入力の該ｎビットを用いる必要がある場合にアクティブ化される、請求項１１に記載のマルチフォーマットデジタル−アナログ変換器。
13. 前記マルチフォーマットデジタル−アナログ変換器が、前記より低い復号器出力と、前記画素に対応するデータラインとの間に位置するプレチャージスイッチと、
    前記変換器出力と、該画素に対応するデータラインとの間に位置する絶縁スイッチとを備える、請求項８〜１２のいずれか１つに記載のマルチフォーマットデジタル−アナログ変換器。
14. 前記マルチフォーマットデジタル−アナログ変換器が、第１および第２のオーバーラップしない期間を提供するタイミング回路をさらに備え、前記高解像度モードにおいて、該第１の期間のみ、前記プレチャージスイッチが閉じられ、該第２の期間のみ、前記絶縁スイッチが閉じられる、請求項１３に記載のマルチフォーマットデジタル−アナログ変換器。
15. 前記低解像度モードの間、前記絶縁スイッチが開いている状態を維持し、前記プレチャージスイッチが、延長された期間閉じられ、該延長された期間は、前記第１の期間より長い、請求項１４に記載のマルチフォーマットデジタル−アナログ変換器。
16. 単一ビット入力によって示されるオーバーレイ情報が、単一の色で前記ディスプレイに表示されるオーバーレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該オーバーレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力によって示される場合、前記画素を該色にスイッチする復号器出力電圧を提供するように構成される、請求項８〜１５のいずれか１項に記載のマルチフォーマットデジタル−アナログ変換器。
17. 前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される単一ビットディスプレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該単一ビットディスプレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力の値に依存する２つのレベルのうちの１つで復号器出力電圧を提供するように構成され、前記ｎビット変換器スイッチが、該単一ビットディスプレイモードにおいて、ｎビットデジタル−アナログ変換器をオフにするように構成される、請求項１６に記載のマルチフォーマットデジタル−アナログ変換器。
18. 前記ディスプレイの全ての画素が、前記単一ビット入力によって示される２つの異なるスイッチレベルのみに設定される単一ビットディスプレイモードにおいて動作することができるマルチフォーマットデジタル−アナログ変換器であって、該単一ビットディスプレイモードにおいて、前記復号器が、該単一ビット入力を受け取り、該単一ビット入力の値に依存する２つのレベルのうちの１つで復号器出力電圧を提供するように構成され、前記ｎビット変換器スイッチが、該単一ビットディスプレイモードにおいて、ｎビットデジタル−アナログ変換器をオフにするように構成され、前記バッファスイッチが、前記単一ビットディスプレイモードにおいて前記バッファをオフにするように構成される、請求項１１に記載のマルチフォーマットデジタル−アナログ変換器。
19. アクティブマトリクスディスプレイのデータラインを駆動するマルチフォーマットデータドライバであって、
    該マルチフォーマットデータドライバは、マルチフォーマットサンプリングレジスタと、マルチフォーマットデジタル−アナログ変換器とを備え、
    該マルチフォーマットサンプリングレジスタは、ディスプレイの画素のスイッチングレベルを示す複数ビットのデジタル入力のうちの全ビットのデータを処理する高解像度モードまたは該デジタル入力のうちの上位側ビットのデータのみを処理する低解像度モードのいずれかで動作するように構成され、
    （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチングレベルを示すデジタル入力を受け取るように構成されるサンプラー入力手段であって、ｎおよびｍが整数である、サンプラー入力手段と、
    （ｂ）ｍ個のサンプリング回路を含む第１のサンプラーであって、該サンプリング回路のそれぞれがｍビットの該デジタル入力のうちの１つをサンプルするように構成される、第１のサンプラーと、
    （ｃ）ｎ個のサンプリング回路を含む第２のサンプラーであって、該サンプリング回路のそれぞれがｎビットの該デジタル入力のうちの１つをサンプルするように構成され、該ｍビットは、該ｎビットより上位側のビットである、第２のサンプラーと、
    （ｄ）該第２のサンプラーを、該高解像度モードにおいてオンにし、該低解像度モードにおいてオフにして、該低解像度モードにおいて該マルチフォーマットサンプリングレジスタが動作する場合、該第２のサンプラーが、電力を実質的に消費しないか、またはほとんど消費しないように構成された第２のサンプラースイッチと、を備え、
    該マルチフォーマットデジタル−アナログ変換器は、
    （ｅ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画素のスイッチレベルを示すデジタル入力を受け取る変換器入力手段であって、ｎおよびｍが整数である、変換器入力手段と、
    （ｆ）該デジタル入力のｍビットを受け取り、それぞれが該ｍビットの異なる値に対応する（２^m＋１）基準電圧を受け取るように構成された復号器であって、より低い復号器出力電圧およびより高い復号器出力電圧をそれぞれ供給する、より低い復号器出力およびより高い復号器出力を有し、該復号器出力電圧は該基準電圧の連続する対であり、該連続する対の１つは、該ｍビットの値に対応する、復号器と、
    （ｇ）該デジタル入力のｎビットを受け取るように構成されたｎビットデジタル−アナログ変換器であって、該ｍビットが、該ｎビットより上位側のビットであり、該ディスプレイの画素への供給用の該（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電圧を提供する変換器出力を有する、ｎビットデジタル−アナログ変換器と、
    （ｈ）該高解像度モードにおいて該ｎビットデジタル−アナログ変換器をオンにし、該低解像度モードの間オフにして、該低解像度モードにおいて、該ｎビットのデジタル−アナログ変換器が電力を、実質的に消費しないか、またはほとんど消費しないようにする、ｎビット変換器スイッチとを備える、
    マルチフォーマットデータドライバ。
20. 請求項１９に記載のマルチフォーマットデータドライバを備える、マルチフォーマットアクティブマトリクスディスプレイ。
21. 前記マルチフォーマットデータドライバが、前記アクティブマトリクスの薄膜トランジスタと同じ基板上に、モノリシックに集積される、請求項２０に記載のマルチフォーマットアクティブマトリクスディスプレイ。
22. 前記薄膜トランジスタがポリシリコンである、請求項２１に記載のマルチフォーマットアクティブマトリクスディスプレイ。

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