JPH04357716A - マルチチャンネルｄａコンバータ - Google Patents
マルチチャンネルｄａコンバータInfo
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- JPH04357716A JPH04357716A JP3132658A JP13265891A JPH04357716A JP H04357716 A JPH04357716 A JP H04357716A JP 3132658 A JP3132658 A JP 3132658A JP 13265891 A JP13265891 A JP 13265891A JP H04357716 A JPH04357716 A JP H04357716A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 56
- 238000010586 diagram Methods 0.000 description 15
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/70—Automatic control for modifying converter range
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Details Of Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は１チップ内に複数のＤ
Ａコンバータを含んだマルチチャンネルＤＡコンバータ
に関する。
Ａコンバータを含んだマルチチャンネルＤＡコンバータ
に関する。
【０００２】
【従来の技術】近年、ＴＶ，ビデオ等のあらゆる電化製
品にリコモンが搭載され、リモコンの発信信号に基づき
各種制御対象のマイコン制御が行われるようになった。 これに伴い、マイコンの制御信号であるデジタル信号を
、電化製品における種々の制御対象を実際に制御するア
ナログ信号に変更する必要性が頻繁に生じ、ＤＡコンバ
ータを多く必要とするようになった。
品にリコモンが搭載され、リモコンの発信信号に基づき
各種制御対象のマイコン制御が行われるようになった。 これに伴い、マイコンの制御信号であるデジタル信号を
、電化製品における種々の制御対象を実際に制御するア
ナログ信号に変更する必要性が頻繁に生じ、ＤＡコンバ
ータを多く必要とするようになった。
【０００３】ＴＶを例にあげれば、音量調整、画面の明
るさ調整、ホワイトバランス調整等の制御は、すべてリ
モコンによるマイコン制御が行われるのが一般的になっ
ており、マイコン制御を可能にするため、それぞれの制
御対象につき１つのＤＡコンバータを設ける必要がある
。上記需要に答えるのが、１つの半導体チップ上に複数
のＤＡコンバータが集積化されたマルチチャンネルＤＡ
コンバータである。
るさ調整、ホワイトバランス調整等の制御は、すべてリ
モコンによるマイコン制御が行われるのが一般的になっ
ており、マイコン制御を可能にするため、それぞれの制
御対象につき１つのＤＡコンバータを設ける必要がある
。上記需要に答えるのが、１つの半導体チップ上に複数
のＤＡコンバータが集積化されたマルチチャンネルＤＡ
コンバータである。
【０００４】図７は従来のマルチチャンネルＤＡコンバ
ータの構成を示す説明図である。同図に示すように、こ
のマルチチャンネルＤＡコンバータは、２ｎ 個（１Ｃ
Ｈ（チャンネル）〜２ｎ ＣＨ）のＤＡコンバータ５か
らなり、各ＤＡコンバータ５に対応して２ｎ 個のデー
タラッチ２が設けられる。
ータの構成を示す説明図である。同図に示すように、こ
のマルチチャンネルＤＡコンバータは、２ｎ 個（１Ｃ
Ｈ（チャンネル）〜２ｎ ＣＨ）のＤＡコンバータ５か
らなり、各ＤＡコンバータ５に対応して２ｎ 個のデー
タラッチ２が設けられる。
【０００５】（ｌ＋ｎ）ビットシフトレジスタ１はクロ
ック端子２１から入力されるクロックＣＬＫに同期して
、入力端子２２から入力データＤＩをシリアルに取り込
み、合計（ｌ＋ｎ）ビットのデジタルデータを格納する
。このデジタルデータは、ｌビットのＤＡ変換用データ
Ｄ０Ｄ〜Ｄ（ｌ−１）Ｄ（以下、総称する場合ＤＤとす
る。）とｎビットのアドレス指定用データＤ０Ａ〜Ｄ（
ｎ−１）Ａ（以下、総称する場合、ＤＳとする。）から
なる。
ック端子２１から入力されるクロックＣＬＫに同期して
、入力端子２２から入力データＤＩをシリアルに取り込
み、合計（ｌ＋ｎ）ビットのデジタルデータを格納する
。このデジタルデータは、ｌビットのＤＡ変換用データ
Ｄ０Ｄ〜Ｄ（ｌ−１）Ｄ（以下、総称する場合ＤＤとす
る。）とｎビットのアドレス指定用データＤ０Ａ〜Ｄ（
ｎ−１）Ａ（以下、総称する場合、ＤＳとする。）から
なる。
【０００６】そして、シフトレジスタ１のＤＡ変換用デ
ータＤＤに対応して、２ｎ 個（１ＣＨ〜２ｎ ＣＨ）
のｌビット構成のデータラッチ２が並列に接続される。
ータＤＤに対応して、２ｎ 個（１ＣＨ〜２ｎ ＣＨ）
のｌビット構成のデータラッチ２が並列に接続される。
【０００７】一方、シフトレジスタ１のアドレス指定用
データＤＳはアドレスデコーダ３に接続される。アドレ
スデコーダ３は、アドレス指定用データＤＳをデコード
して、２ｎ 本の出力線のうち１本をＨに設定する。こ
の２ｎ 本の出力線はそれぞれ２ｎ 個のＡＮＤゲート
４の一方入力となる。２ｎ 個のＡＮＤゲート４はその
他方入力として、データロード端子２３より得られるデ
ータロード信号ＬＤを共通に取り込む。そして、ＡＮＤ
ゲート４それぞれの出力が１ＣＨ〜２ｎ ＣＨのデータ
ラッチ２に付与される。
データＤＳはアドレスデコーダ３に接続される。アドレ
スデコーダ３は、アドレス指定用データＤＳをデコード
して、２ｎ 本の出力線のうち１本をＨに設定する。こ
の２ｎ 本の出力線はそれぞれ２ｎ 個のＡＮＤゲート
４の一方入力となる。２ｎ 個のＡＮＤゲート４はその
他方入力として、データロード端子２３より得られるデ
ータロード信号ＬＤを共通に取り込む。そして、ＡＮＤ
ゲート４それぞれの出力が１ＣＨ〜２ｎ ＣＨのデータ
ラッチ２に付与される。
【０００８】１ＣＨ〜２ｎ ＣＨの各データラッチ２は
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１のＤＡ変換用データＤＤを
パラレルに取り込み、該ＤＡ変換用データＤＤを対応の
ＤＡコンバータ５に出力する。
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１のＤＡ変換用データＤＤを
パラレルに取り込み、該ＤＡ変換用データＤＤを対応の
ＤＡコンバータ５に出力する。
【０００９】図８は、図７で示したマルチチャンネルＤ
Ａコンバータにおける各種信号の入力タイミングを示す
波形図である。
Ａコンバータにおける各種信号の入力タイミングを示す
波形図である。
【００１０】同図に示すように、クロック信号ＣＬＫの
立ち上がりに同期して、入力データＤＩが、シリアルに
、ＤＡ変換用データＤＤあるいはアドレス指定用データ
ＡＳとしてシフトレジスタ１内に取り込まれる。そして
、データロード信号ＬＤがＨレベルの期間中に、アドレ
スデコーダ３により指定されたデータラッチ２、つまり
、アドレスデコーダ３のＨレベルの出力線を一方入力と
したＡＮＤゲート４の出力に接続されたデータラッチ２
のみが、ＤＡ変換用データＤＤを内部に取り込む。
立ち上がりに同期して、入力データＤＩが、シリアルに
、ＤＡ変換用データＤＤあるいはアドレス指定用データ
ＡＳとしてシフトレジスタ１内に取り込まれる。そして
、データロード信号ＬＤがＨレベルの期間中に、アドレ
スデコーダ３により指定されたデータラッチ２、つまり
、アドレスデコーダ３のＨレベルの出力線を一方入力と
したＡＮＤゲート４の出力に接続されたデータラッチ２
のみが、ＤＡ変換用データＤＤを内部に取り込む。
【００１１】１ＣＨ〜２ｎ ＣＨの各ＤＡコンバータ５
は、基準電圧入力端子２４，２５よりそれぞれ基準電圧
ＶｒｅｆＵ，ＶｒｅｆＬを共通に取り込む。そして、対
応するデータラッチ２に格納されたＤＡ変換用データＤ
ＡをＤＡ変換して、対応のデータ出力端子２６よりアナ
ログ信号ＤＡを出力する。
は、基準電圧入力端子２４，２５よりそれぞれ基準電圧
ＶｒｅｆＵ，ＶｒｅｆＬを共通に取り込む。そして、対
応するデータラッチ２に格納されたＤＡ変換用データＤ
ＡをＤＡ変換して、対応のデータ出力端子２６よりアナ
ログ信号ＤＡを出力する。
【００１２】
【発明が解決しようとする課題】従来の１チップ上に形
成されるマルチチャンネルＤＡコンバータは以上のよう
に構成されており、各チャンネルのＤＡコンバータ５は
、基準電圧入力端子２４，２５よりそれぞれ基準電圧Ｖ
ｒｅｆＵ，ＶｒｅｆＬを共通に取り込んでいる。したが
って、各ＤＡコンバータ５はダイナミックレンジを独立
に設定できないという問題点があった。
成されるマルチチャンネルＤＡコンバータは以上のよう
に構成されており、各チャンネルのＤＡコンバータ５は
、基準電圧入力端子２４，２５よりそれぞれ基準電圧Ｖ
ｒｅｆＵ，ＶｒｅｆＬを共通に取り込んでいる。したが
って、各ＤＡコンバータ５はダイナミックレンジを独立
に設定できないという問題点があった。
【００１３】各ＤＡコンバータ５のダイナミックレンジ
を独立に設定するには、各ＤＡコンバータ５それぞれに
異なった基準電圧を与える必要があるため、ＤＡコンバ
ータごとに基準電圧入力端子を設ける必要がある。この
ため、外部端子数が多くなりコストがかかりすぎるとと
もに、集積化する場合、実装面積が大きくなりすぎると
いう問題点があり実用的でなかった。
を独立に設定するには、各ＤＡコンバータ５それぞれに
異なった基準電圧を与える必要があるため、ＤＡコンバ
ータごとに基準電圧入力端子を設ける必要がある。この
ため、外部端子数が多くなりコストがかかりすぎるとと
もに、集積化する場合、実装面積が大きくなりすぎると
いう問題点があり実用的でなかった。
【００１４】この発明は上記問題点を解決するためにな
されたもので、外部端子数を増加させることなく、複数
のＤＡコンバータ個々のダイナミックレンジを独立に設
定できるマルチチャンネルＤＡコンバータを得ることを
目的とする。
されたもので、外部端子数を増加させることなく、複数
のＤＡコンバータ個々のダイナミックレンジを独立に設
定できるマルチチャンネルＤＡコンバータを得ることを
目的とする。
【００１５】
【課題を解決するための手段】この発明にかかるマルチ
チャンネルＤＡコンバータは、１チップ内に複数のＤＡ
コンバータを含んでおり、データ入力端子と、前記複数
のＤＡコンバータそれぞれに対応して設けらた複数のデ
ータ出力端子と、前記複数のＤＡコンバータに共通に設
けられた基準電圧設定端子と、前記データ入力端子より
外部入力データをシリアルに取り込み、ＤＡ変換用デー
タ、ダイナミックレンジ設定用データ及びアドレス指定
用データとして格納するシフトレジスタと、前記アドレ
ス指定用データに基づき、前記複数のＤＡコンバータの
いずれかを選択し、該選択ＤＡコンバータに前記ＤＡ変
換用データをＤＡ変換させるＤＡコンバータ選択手段と
、前記基準電圧設定端子より得た基準電圧と前記ダイナ
ミックレンジ設定用データとに基づき、前記選択ＤＡコ
ンバータのアナログ出力のダイナミックレンジを設定し
、該アナログ出力を対応の前記データ出力端子より出力
させるダイナミックレンジ設定手段とを備えて構成され
ている。
チャンネルＤＡコンバータは、１チップ内に複数のＤＡ
コンバータを含んでおり、データ入力端子と、前記複数
のＤＡコンバータそれぞれに対応して設けらた複数のデ
ータ出力端子と、前記複数のＤＡコンバータに共通に設
けられた基準電圧設定端子と、前記データ入力端子より
外部入力データをシリアルに取り込み、ＤＡ変換用デー
タ、ダイナミックレンジ設定用データ及びアドレス指定
用データとして格納するシフトレジスタと、前記アドレ
ス指定用データに基づき、前記複数のＤＡコンバータの
いずれかを選択し、該選択ＤＡコンバータに前記ＤＡ変
換用データをＤＡ変換させるＤＡコンバータ選択手段と
、前記基準電圧設定端子より得た基準電圧と前記ダイナ
ミックレンジ設定用データとに基づき、前記選択ＤＡコ
ンバータのアナログ出力のダイナミックレンジを設定し
、該アナログ出力を対応の前記データ出力端子より出力
させるダイナミックレンジ設定手段とを備えて構成され
ている。
【００１６】
【作用】この発明におけるダイナミックレンジ設定手段
は、基準電圧設定端子より得た基準電圧と、個々のＤＡ
コンバータに対応して付与されるダイナミックレンジ設
定用データとに基づき、選択ＤＡコンバータのアナログ
出力のダイナミックレンジを設定し、該アナログ出力を
対応の出力端子より出力させているため、各ＤＡコンバ
ータにおいて独立してダイナミックレンジを設定するこ
とができる。
は、基準電圧設定端子より得た基準電圧と、個々のＤＡ
コンバータに対応して付与されるダイナミックレンジ設
定用データとに基づき、選択ＤＡコンバータのアナログ
出力のダイナミックレンジを設定し、該アナログ出力を
対応の出力端子より出力させているため、各ＤＡコンバ
ータにおいて独立してダイナミックレンジを設定するこ
とができる。
【００１７】しかも、各ＤＡコンバータのダイナミック
レンジ設定用に必要な外部端子は、複数のＤＡコンバー
タに共通に設けられた基準電圧設定端子と、ＤＡ変換用
データと共に取り込むシリアル入力用のデータ入力端子
のみである。
レンジ設定用に必要な外部端子は、複数のＤＡコンバー
タに共通に設けられた基準電圧設定端子と、ＤＡ変換用
データと共に取り込むシリアル入力用のデータ入力端子
のみである。
【００１８】
【実施例】図１はこの発明の第１の実施例である１チッ
プ上に形成されたマルチチャンネルＤＡコンバータの構
成を示す説明図である。同図に示すように、このマルチ
チャンネルＤＡコンバータは、２ｎ 個（１ＣＨ（チャ
ンネル）〜２ｎ ＣＨ）のＤＡコンバータ５からなり、
各ＤＡコンバータ５に対応して２ｎ 個のデータラッチ
２、ダイナミックレンジ設定用ラッチ７及び出力ダイナ
ミックレンジ変換回路８がそれぞれ設けられる。
プ上に形成されたマルチチャンネルＤＡコンバータの構
成を示す説明図である。同図に示すように、このマルチ
チャンネルＤＡコンバータは、２ｎ 個（１ＣＨ（チャ
ンネル）〜２ｎ ＣＨ）のＤＡコンバータ５からなり、
各ＤＡコンバータ５に対応して２ｎ 個のデータラッチ
２、ダイナミックレンジ設定用ラッチ７及び出力ダイナ
ミックレンジ変換回路８がそれぞれ設けられる。
【００１９】（ｌ＋ｎ＋ｍ）ビット構成のシフトレジス
タ１′はクロック端子２１から入力されるクロックＣＬ
Ｋに同期して、入力端子２２から入力データＤＩをシリ
アルに取り込み、合計（ｌ＋ｎ＋ｍ）ビットのデジタル
データを格納する。このデジタルデータは、ｌビットの
ＤＡ変換用データＤ０Ｄ〜Ｄ（ｌ−１）Ｄ（以下、総称
する場合ＤＤとする。）とｎビットのアドレス指定用デ
ータＤ０Ａ〜Ｄ（ｎ−１）Ａ（以下、総称する場合ＤＳ
とする。）とｍビットのダイナミックレンジ設定用デー
タＤ０Ｒ〜Ｄ（ｎ−１）Ｒ（以下、総称する場合ＤＲと
する。）とからなる。
タ１′はクロック端子２１から入力されるクロックＣＬ
Ｋに同期して、入力端子２２から入力データＤＩをシリ
アルに取り込み、合計（ｌ＋ｎ＋ｍ）ビットのデジタル
データを格納する。このデジタルデータは、ｌビットの
ＤＡ変換用データＤ０Ｄ〜Ｄ（ｌ−１）Ｄ（以下、総称
する場合ＤＤとする。）とｎビットのアドレス指定用デ
ータＤ０Ａ〜Ｄ（ｎ−１）Ａ（以下、総称する場合ＤＳ
とする。）とｍビットのダイナミックレンジ設定用デー
タＤ０Ｒ〜Ｄ（ｎ−１）Ｒ（以下、総称する場合ＤＲと
する。）とからなる。
【００２０】そして、シフトレジスタ１′のＤＡ変換用
データＤＤに対応して、２ｎ 個（１ＣＨ〜２ｎ ＣＨ
）のｌビット構成のデータラッチ２が並列に接続される
。
データＤＤに対応して、２ｎ 個（１ＣＨ〜２ｎ ＣＨ
）のｌビット構成のデータラッチ２が並列に接続される
。
【００２１】一方、シフトレジスタ１′のアドレス指定
用データＤＳはアドレスデコーダ３′に接続される。ア
ドレスデコーダ３′は、アドレス指定用データＤＳをデ
コードして、２ｎ 本の出力線のうち１本をＨに設定す
る。この２ｎ 本の出力線はそれぞれ２ｎ 個のＡＮＤ
ゲート４の一方入力となる。２ｎ 個のＡＮＤゲート４
はその他方入力として、データロード端子２３より得ら
れるデータロード信号ＬＤを共通に取り込む。そして、
２ｎ 個のＡＮＤゲート４それぞれの出力が１ＣＨ〜２
ｎ ＣＨのデータラッチ２とともに、１ＣＨ〜２ｎ Ｃ
Ｈのダイナミックレンジ設定用ラッチ７に付与される。
用データＤＳはアドレスデコーダ３′に接続される。ア
ドレスデコーダ３′は、アドレス指定用データＤＳをデ
コードして、２ｎ 本の出力線のうち１本をＨに設定す
る。この２ｎ 本の出力線はそれぞれ２ｎ 個のＡＮＤ
ゲート４の一方入力となる。２ｎ 個のＡＮＤゲート４
はその他方入力として、データロード端子２３より得ら
れるデータロード信号ＬＤを共通に取り込む。そして、
２ｎ 個のＡＮＤゲート４それぞれの出力が１ＣＨ〜２
ｎ ＣＨのデータラッチ２とともに、１ＣＨ〜２ｎ Ｃ
Ｈのダイナミックレンジ設定用ラッチ７に付与される。
【００２２】１ＣＨ〜２ｎ ＣＨの各データラッチ２は
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１′のＤＡ変換用データＤＤ
をパラレルに取り込み、該ＤＡ変換用データＤＤを対応
の１ＣＨ〜２ｎ ＣＨのＤＡコンバータ５に出力する。
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１′のＤＡ変換用データＤＤ
をパラレルに取り込み、該ＤＡ変換用データＤＤを対応
の１ＣＨ〜２ｎ ＣＨのＤＡコンバータ５に出力する。
【００２３】また、１ＣＨ〜２ｎ ＣＨの各ダイナミッ
クレンジ設定用ラッチ７は、それぞれに付与されたＡＮ
Ｄゲート４の出力を制御信号として、シフトレジスタ１
′のダイナミックレンジ設定用データＤＲをパラレルに
取り込み、該ダイナミックレンジ設定用データＤＲを対
応の出力ダイナミックレンジ変換回路８に出力する。
クレンジ設定用ラッチ７は、それぞれに付与されたＡＮ
Ｄゲート４の出力を制御信号として、シフトレジスタ１
′のダイナミックレンジ設定用データＤＲをパラレルに
取り込み、該ダイナミックレンジ設定用データＤＲを対
応の出力ダイナミックレンジ変換回路８に出力する。
【００２４】出力ダイナミックレンジ変換回路８は、対
応のダイナミックレンジ設定用ラッチ７より得たダイナ
ミックレンジ設定用データＤＲに基づき、対応のＤＡコ
ンバータ５のアナログ出力を、増幅、減衰、レベルシフ
トさせて変換アナログ出力を対応の出力端子２６から出
力させる。
応のダイナミックレンジ設定用ラッチ７より得たダイナ
ミックレンジ設定用データＤＲに基づき、対応のＤＡコ
ンバータ５のアナログ出力を、増幅、減衰、レベルシフ
トさせて変換アナログ出力を対応の出力端子２６から出
力させる。
【００２５】図２は出力ダイナミックレンジ変換回路８
の詳細を示す回路図である。同図に示すように、オペア
ンプ３１は、その正入力にアナログ出力ＤＡを取り込み
、その出力を基準抵抗Ｒｆを介して負帰還させている。 また、オペアンプ３１の負入力に抵抗Ｒ１〜Ｒ４それぞ
れの一端が接続され、抵抗Ｒ１，Ｒ２それぞれの他端は
スイッチ３２，３３を介して基準電圧ＶｒｅｆＬに、抵
抗Ｒ３，Ｒ４それぞれの他端はスイッチ３４，３５を介
して基準電圧ＶｒｅｆＵに接続される。なお、図示しな
いが、抵抗Ｒ１及びＲ３はダイナミックレンジ設定用デ
ータＤＲに基づき、その抵抗値が変化する。このように
接続されたオペアンプ３１の出力が変換アナログ出力Ｄ
Ａ′となる。
の詳細を示す回路図である。同図に示すように、オペア
ンプ３１は、その正入力にアナログ出力ＤＡを取り込み
、その出力を基準抵抗Ｒｆを介して負帰還させている。 また、オペアンプ３１の負入力に抵抗Ｒ１〜Ｒ４それぞ
れの一端が接続され、抵抗Ｒ１，Ｒ２それぞれの他端は
スイッチ３２，３３を介して基準電圧ＶｒｅｆＬに、抵
抗Ｒ３，Ｒ４それぞれの他端はスイッチ３４，３５を介
して基準電圧ＶｒｅｆＵに接続される。なお、図示しな
いが、抵抗Ｒ１及びＲ３はダイナミックレンジ設定用デ
ータＤＲに基づき、その抵抗値が変化する。このように
接続されたオペアンプ３１の出力が変換アナログ出力Ｄ
Ａ′となる。
【００２６】このような構成において、スイッチ３２〜
３５をオフさせると、変換アナログ出力ＤＡ′は、以下
のようになる。
３５をオフさせると、変換アナログ出力ＤＡ′は、以下
のようになる。
【００２７】
【数１】
【００２８】また、スイッチ３２及び３４をオン、スイ
ッチ３３及び３５をオフさせると、変換アナログ出力Ｄ
Ａ′は以下のようになる。
ッチ３３及び３５をオフさせると、変換アナログ出力Ｄ
Ａ′は以下のようになる。
【００２９】
【数２】
【００３０】上記数２は、アナログ出力ＤＡが最小のＶ
ｒｅｆＬの時、数３に示すようになり、アナログ出力Ｄ
Ａが最大のＶｒｅｆＵの時、数４に示すようになる。
ｒｅｆＬの時、数３に示すようになり、アナログ出力Ｄ
Ａが最大のＶｒｅｆＵの時、数４に示すようになる。
【００３１】
【数３】
【００３２】
【数４】
【００３３】すなわち、抵抗Ｒ１、Ｒ３の抵抗値を、ダ
イナミックレンジ設定用データＤＲに基づき変化させる
ことにより、アナログ出力ＤＡのダイナミックレンジを
変換した変換アナログ出力ＤＡ′を得ることができる。
イナミックレンジ設定用データＤＲに基づき変化させる
ことにより、アナログ出力ＤＡのダイナミックレンジを
変換した変換アナログ出力ＤＡ′を得ることができる。
【００３４】図３は、図１で示したマルチチャンネルＤ
Ａコンバータにおける各種信号の入力タイミングを示す
波形図である。
Ａコンバータにおける各種信号の入力タイミングを示す
波形図である。
【００３５】同図に示すように、クロック信号ＣＬＫの
立ち上がりに同期して、入力データＤＩがシリアルに、
ＤＡ変換用データＤＤ、アドレス指定用データＡＲある
いはダイナミックレンジ設定用データＤＲとしてシフト
レジスタ１′内に取り込まれる。そして、データロード
信号ＬＤがＨレベルの期間中に、アドレスデコーダ３′
により指定されたデータラッチ２、つまり、アドレスデ
コーダ３′のＨレベルの出力線を一方入力としたＡＮＤ
ゲート４の出力に接続されたデータラッチ２及びダイナ
ミックレンジ設定用ラッチ７のみが、それぞれＤＡ変換
用データＤＤ及びダイナミックレンジ設定用データＤＲ
を内部に取り込む。、１ＣＨ〜２ｎ ＣＨの各ＤＡコン
バータ５は、基準電圧入力端子２４，２５よりそれぞれ
基準電圧ＶｒｅｆＵ，ＶｒｅｆＬを共通に取り込む。そ
して、対応するデータラッチ２に格納されたＤＡ変換用
データＤＡをＤＡ変換して、アナログ出力ＤＡを対応の
出力ダイナミックレンジ変換回路８に出力する。
立ち上がりに同期して、入力データＤＩがシリアルに、
ＤＡ変換用データＤＤ、アドレス指定用データＡＲある
いはダイナミックレンジ設定用データＤＲとしてシフト
レジスタ１′内に取り込まれる。そして、データロード
信号ＬＤがＨレベルの期間中に、アドレスデコーダ３′
により指定されたデータラッチ２、つまり、アドレスデ
コーダ３′のＨレベルの出力線を一方入力としたＡＮＤ
ゲート４の出力に接続されたデータラッチ２及びダイナ
ミックレンジ設定用ラッチ７のみが、それぞれＤＡ変換
用データＤＤ及びダイナミックレンジ設定用データＤＲ
を内部に取り込む。、１ＣＨ〜２ｎ ＣＨの各ＤＡコン
バータ５は、基準電圧入力端子２４，２５よりそれぞれ
基準電圧ＶｒｅｆＵ，ＶｒｅｆＬを共通に取り込む。そ
して、対応するデータラッチ２に格納されたＤＡ変換用
データＤＡをＤＡ変換して、アナログ出力ＤＡを対応の
出力ダイナミックレンジ変換回路８に出力する。
【００３６】そして、対応の出力ダイナミックレンジ設
定回路８により、アナログ出力ＤＡのダイナミックレン
ジが変換されて得られる変換アナログ出力ＤＡ′が対応
の出力端子２６から出力される。
定回路８により、アナログ出力ＤＡのダイナミックレン
ジが変換されて得られる変換アナログ出力ＤＡ′が対応
の出力端子２６から出力される。
【００３７】このように、第１の実施例では、各ＤＡコ
ンバータ５それぞれに対応してダイナミックレンジ設定
用ラッチ７及び出力ダイナミックレンジ変換回路８を設
けるとともに、シフトレジスタ１′にダイナミックレン
ジ設定用データＤＲを格納可能にすることにより、外部
よりシリアルに得られるダイナミックレンジ設定用デー
タＤＲに基づき、各ＤＡコンバータ５のアナログ出力Ｄ
Ａのダイナミックレンジを変換して変換アナログ出力Ｄ
Ａ′を出力端子２６を介して出力させることができる。
ンバータ５それぞれに対応してダイナミックレンジ設定
用ラッチ７及び出力ダイナミックレンジ変換回路８を設
けるとともに、シフトレジスタ１′にダイナミックレン
ジ設定用データＤＲを格納可能にすることにより、外部
よりシリアルに得られるダイナミックレンジ設定用デー
タＤＲに基づき、各ＤＡコンバータ５のアナログ出力Ｄ
Ａのダイナミックレンジを変換して変換アナログ出力Ｄ
Ａ′を出力端子２６を介して出力させることができる。
【００３８】その結果、新たにダイナミックレンジ設定
用の外部端子をＤＡコンバータ単位で設けることなく、
各チャンネルのＤＡコンバータ５のアナログ出力のダイ
ナミックレンジを独立に設定することができる。
用の外部端子をＤＡコンバータ単位で設けることなく、
各チャンネルのＤＡコンバータ５のアナログ出力のダイ
ナミックレンジを独立に設定することができる。
【００３９】図４はこの発明の第２の実施例である１チ
ップ上に形成されたマルチチャンネルＤＡコンバータの
構成を示す説明図である。同図に示すように、このマル
チチャンネルＤＡコンバータは、２ｎ 個（１ＣＨ〜２
ｎ ＣＨ）のＤＡコンバータ５′からなり、各ＤＡコン
バータ５′に対応して、２ｎ 個のデータラッチ２、ダ
イナミックレンジ設定用ラッチ９及び基準電圧変換回路
１０がそれぞれ設けられる。
ップ上に形成されたマルチチャンネルＤＡコンバータの
構成を示す説明図である。同図に示すように、このマル
チチャンネルＤＡコンバータは、２ｎ 個（１ＣＨ〜２
ｎ ＣＨ）のＤＡコンバータ５′からなり、各ＤＡコン
バータ５′に対応して、２ｎ 個のデータラッチ２、ダ
イナミックレンジ設定用ラッチ９及び基準電圧変換回路
１０がそれぞれ設けられる。
【００４０】（ｌ＋ｎ＋ｍ）ビット構成のシフトレジス
タ１′はクロック端子２１から入力されるクロックＣＬ
Ｋに同期して、入力端子２２から入力データＤＩをシリ
アルに取り込み、合計（ｌ＋ｎ＋ｍ）ビットのデジタル
データを格納する。このデジタルデータは、ｌビットの
ＤＡ変換用データＤＤとｎビットのアドレス指定用デー
タＤＳとｍビットのダイナミックレンジ設定用データＤ
Ｒとからなる。
タ１′はクロック端子２１から入力されるクロックＣＬ
Ｋに同期して、入力端子２２から入力データＤＩをシリ
アルに取り込み、合計（ｌ＋ｎ＋ｍ）ビットのデジタル
データを格納する。このデジタルデータは、ｌビットの
ＤＡ変換用データＤＤとｎビットのアドレス指定用デー
タＤＳとｍビットのダイナミックレンジ設定用データＤ
Ｒとからなる。
【００４１】そして、シフトレジスタ１′のＤＡ変換用
データＤＤに対応して、２ｎ 個のｌビット構成のデー
タラッチ２が並列に接続される。
データＤＤに対応して、２ｎ 個のｌビット構成のデー
タラッチ２が並列に接続される。
【００４２】一方、シフトレジスタ１′のアドレス指定
用データＤＳはアドレスデコーダ３′に接続される。ア
ドレスデコーダ３′は、アドレス指定用データＤＳをデ
コードして、２ｎ 本の出力線のうち１本をＨに設定す
る。この２ｎ 本の出力線はそれぞれＡＮＤゲート４の
一方入力となる。２ｎ 個のＡＮＤゲート４はその他方
入力として、データロード端子２３より得られるデータ
ロード信号ＬＤを取り込む。そして、ＡＮＤゲート４そ
れぞれの出力が１ＣＨ〜２ｎ ＣＨのデータラッチ２と
ともに、１ＣＨ〜２ｎ ＣＨのダイナミックレンジ設定
用ラッチ９に付与される。
用データＤＳはアドレスデコーダ３′に接続される。ア
ドレスデコーダ３′は、アドレス指定用データＤＳをデ
コードして、２ｎ 本の出力線のうち１本をＨに設定す
る。この２ｎ 本の出力線はそれぞれＡＮＤゲート４の
一方入力となる。２ｎ 個のＡＮＤゲート４はその他方
入力として、データロード端子２３より得られるデータ
ロード信号ＬＤを取り込む。そして、ＡＮＤゲート４そ
れぞれの出力が１ＣＨ〜２ｎ ＣＨのデータラッチ２と
ともに、１ＣＨ〜２ｎ ＣＨのダイナミックレンジ設定
用ラッチ９に付与される。
【００４３】１ＣＨ〜２ｎ ＣＨの各データラッチ２は
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１′のＤＡ変換用データＤＤ
をパラレルに取り込み、該ＤＡ変換用データＤＤを対応
の１ＣＨ〜２ｎ ＣＨのＤＡコンバータ５′に出力する
。
、それぞれに付与されたＡＮＤゲート４の出力を制御信
号として、シフトレジスタ１′のＤＡ変換用データＤＤ
をパラレルに取り込み、該ＤＡ変換用データＤＤを対応
の１ＣＨ〜２ｎ ＣＨのＤＡコンバータ５′に出力する
。
【００４４】また、１ＣＨ〜２ｎ ＣＨの各ダイナミッ
クレンジ設定用ラッチ９は、それぞれに付与されたＡＮ
Ｄゲート４の出力を制御信号として、シフトレジスタ１
′のダイナミックレンジ設定用データＤＲをパラレルに
取り込み、該ダイナミックレンジ設定用データＤＲを対
応の基準電圧変換回路１０に出力する。
クレンジ設定用ラッチ９は、それぞれに付与されたＡＮ
Ｄゲート４の出力を制御信号として、シフトレジスタ１
′のダイナミックレンジ設定用データＤＲをパラレルに
取り込み、該ダイナミックレンジ設定用データＤＲを対
応の基準電圧変換回路１０に出力する。
【００４５】基準電圧変換回路１０は、基準電圧入力端
子２４，２５より基準電圧ＶｒｅｆＵ，ＶｒｅｆＬを取
り込み、対応のダイナミックレンジ設定用ラッチ９より
得たダイナミックレンジ設定用データＤＲに基づき、基
準電圧ＶｒｅｆＵ，ＶｒｅｆＬのレベルをそれぞれ変換
して得られる変換基準電圧ＶｒｅｆＵ′，ＶｒｅｆＬ′
を対応のＤＡコンバータ５′に付与する。
子２４，２５より基準電圧ＶｒｅｆＵ，ＶｒｅｆＬを取
り込み、対応のダイナミックレンジ設定用ラッチ９より
得たダイナミックレンジ設定用データＤＲに基づき、基
準電圧ＶｒｅｆＵ，ＶｒｅｆＬのレベルをそれぞれ変換
して得られる変換基準電圧ＶｒｅｆＵ′，ＶｒｅｆＬ′
を対応のＤＡコンバータ５′に付与する。
【００４６】図５は、基準電圧変換回路１０の詳細を示
す回路図である。同図に示すように、その正入力に基準
電圧ＶｒｅｆＵを取り込んだオペアンプ３６の出力を基
準抵抗Ｒｆｕを介して負帰還させている。また、オペア
ンプ３６の負入力に抵抗ＲＵ１〜ＲＵ３が並列に接続さ
れ、抵抗ＲＵ１〜ＲＵ３はそれぞれスイッチ４１〜４３
を介して接地されている。このように接続されたオペア
ンプ３６の出力が変換基準電圧ＶｒｅｆＵ′となる。
す回路図である。同図に示すように、その正入力に基準
電圧ＶｒｅｆＵを取り込んだオペアンプ３６の出力を基
準抵抗Ｒｆｕを介して負帰還させている。また、オペア
ンプ３６の負入力に抵抗ＲＵ１〜ＲＵ３が並列に接続さ
れ、抵抗ＲＵ１〜ＲＵ３はそれぞれスイッチ４１〜４３
を介して接地されている。このように接続されたオペア
ンプ３６の出力が変換基準電圧ＶｒｅｆＵ′となる。
【００４７】一方、その正入力に基準電圧ＶｒｅｆＬを
取り込んだオペアンプ３７の出力を基準抵抗ＲｆＬを介
して負帰還させている。また、オペアンプ３７の負入力
に抵抗ＲＬ１〜ＲＬ３が並列に接続され、抵抗ＲＬ１〜
ＲＬ３はそれぞれスイッチ５１〜５３を介して接地され
ている。このように接続されたオペアンプ３７の出力が
変換基準電圧ＶｒｅｆＬ′となる。
取り込んだオペアンプ３７の出力を基準抵抗ＲｆＬを介
して負帰還させている。また、オペアンプ３７の負入力
に抵抗ＲＬ１〜ＲＬ３が並列に接続され、抵抗ＲＬ１〜
ＲＬ３はそれぞれスイッチ５１〜５３を介して接地され
ている。このように接続されたオペアンプ３７の出力が
変換基準電圧ＶｒｅｆＬ′となる。
【００４８】このような構成において、スイッチ４１〜
４３のうちいずれかをオンさせ、スイッチ５１〜５３の
うちいずれかをオンさせることにより、基準電圧Ｖｒｅ
ｆＵ，ＶｒｅｆＬをそれぞれ変圧した変換基準電圧Ｖｒ
ｅｆＵ′，ＶｒｅｆＬ′を得ることができる。
４３のうちいずれかをオンさせ、スイッチ５１〜５３の
うちいずれかをオンさせることにより、基準電圧Ｖｒｅ
ｆＵ，ＶｒｅｆＬをそれぞれ変圧した変換基準電圧Ｖｒ
ｅｆＵ′，ＶｒｅｆＬ′を得ることができる。
【００４９】例えば、スイッチ４１及び５１のみをオン
させると、数５に示すようになる。
させると、数５に示すようになる。
【００５０】
【数５】
【００５１】また、スイッチ４２及び５２をオンさせる
と数６に示すようになり、スイッチ４３及び５３をオン
させると数７に示すようになる。
と数６に示すようになり、スイッチ４３及び５３をオン
させると数７に示すようになる。
【００５２】
【数６】
【００５３】
【数７】
【００５４】一方、ＤＡコンバータ５′は、対応の基準
電圧変換回路１０より得た基準電圧ＶｒｅｆＵ′，Ｖｒ
ｅｆＬ′に基づくダイナミックレンジで、対応のデータ
ラッチ２に格納されたＤＡ変換用データＤＤをＤＡ変換
して得られるアナログ出力ＤＡを対応の外部端子２６か
ら出力する。
電圧変換回路１０より得た基準電圧ＶｒｅｆＵ′，Ｖｒ
ｅｆＬ′に基づくダイナミックレンジで、対応のデータ
ラッチ２に格納されたＤＡ変換用データＤＤをＤＡ変換
して得られるアナログ出力ＤＡを対応の外部端子２６か
ら出力する。
【００５５】図６は図４で示したＤＡコンバータ５′の
一例を詳細を示す回路図である。同図に示すように、基
準電圧ＶｒｅｆＵ′がスイッチ６０〜６３を介して抵抗
値２Ｒの抵抗７０〜７３にそれぞれ接続され、基準電圧
ＶｒｅｆＬ′が、抵抗値２Ｒの抵抗７４に直接接続され
るとともに、スイッチ６０〜６３を介して抵抗７０〜７
３にそれぞれ接続される。また、抵抗７０，７１間、抵
抗７１，７２間、抵抗７２，７３間に抵抗値Ｒの抵抗７
５〜７７がそれぞれ介挿される。そして、抵抗７３，７
７間の出力ノードＮＶより得られる電位がアナログ出力
ＤＡとなる。
一例を詳細を示す回路図である。同図に示すように、基
準電圧ＶｒｅｆＵ′がスイッチ６０〜６３を介して抵抗
値２Ｒの抵抗７０〜７３にそれぞれ接続され、基準電圧
ＶｒｅｆＬ′が、抵抗値２Ｒの抵抗７４に直接接続され
るとともに、スイッチ６０〜６３を介して抵抗７０〜７
３にそれぞれ接続される。また、抵抗７０，７１間、抵
抗７１，７２間、抵抗７２，７３間に抵抗値Ｒの抵抗７
５〜７７がそれぞれ介挿される。そして、抵抗７３，７
７間の出力ノードＮＶより得られる電位がアナログ出力
ＤＡとなる。
【００５６】なお、スイッチ６０〜６３はそれぞれ、Ｄ
Ａ変換用データのデジタルビットデータｂ０〜ｂ３の１
／０に基づき、基準電圧ＶｒｅｆＵ′側／ＶｒｅｆＬ′
側に切り替わる。
Ａ変換用データのデジタルビットデータｂ０〜ｂ３の１
／０に基づき、基準電圧ＶｒｅｆＵ′側／ＶｒｅｆＬ′
側に切り替わる。
【００５７】このような構成において、そのアナログ出
力ＤＡは以下のようになる。
力ＤＡは以下のようになる。
【００５８】
【数８】
【００５９】このように、このＤＡコンバータ５′は、
変換基準電圧ＶｒｅｆＵ′及び変換基準電圧ＶｒｅｆＬ
′に基づいたダイナミックレンジでアナログ出力ＤＡを
出力する。
変換基準電圧ＶｒｅｆＵ′及び変換基準電圧ＶｒｅｆＬ
′に基づいたダイナミックレンジでアナログ出力ＤＡを
出力する。
【００６０】第２の実施例の構成では、各ＤＡコンバー
タ５′それぞれに対応してダイナミックレンジ設定用ラ
ッチ７及び基準電圧変換回路１０を設け、シフトレジス
タ１′にダイナミックレンジ設定用データＤＲを格納可
能にする。そして、外部より得られるダイナミックレン
ジ設定用データＤＲに基づき、各ＤＡコンバータ５′に
付与する変換基準電圧ＶｒｅｆＵ′及び変換基準電圧Ｖ
ｒｅｆＬ′を独立に設定することにより、各ＤＡコンバ
ータ５′で独立なアナログ出力ＤＡを出力端子２６を介
して出力させることができる。
タ５′それぞれに対応してダイナミックレンジ設定用ラ
ッチ７及び基準電圧変換回路１０を設け、シフトレジス
タ１′にダイナミックレンジ設定用データＤＲを格納可
能にする。そして、外部より得られるダイナミックレン
ジ設定用データＤＲに基づき、各ＤＡコンバータ５′に
付与する変換基準電圧ＶｒｅｆＵ′及び変換基準電圧Ｖ
ｒｅｆＬ′を独立に設定することにより、各ＤＡコンバ
ータ５′で独立なアナログ出力ＤＡを出力端子２６を介
して出力させることができる。
【００６１】その結果、新たにダイナミックレンジ設定
用の外部端子を設けることなく、各チャンネルのＤＡコ
ンバータ５のアナログ出力のダイナミックレンジを独立
に設定することができる。
用の外部端子を設けることなく、各チャンネルのＤＡコ
ンバータ５のアナログ出力のダイナミックレンジを独立
に設定することができる。
【００６２】
【発明の効果】以上説明したように、この発明によれば
、ダイナミックレンジ設定手段により、基準電圧設定端
子より得た基準電圧と、個々のＤＡコンバータに対応し
て付与されるダイナミックレンジ設定用データとに基づ
き、選択ＤＡコンバータのアナログ出力のダイナミック
レンジを設定し、該アナログ出力を対応の出力端子より
出力させているため、各ＤＡコンバータにおいて独立し
てダイナミックレンジを設定することができる。
、ダイナミックレンジ設定手段により、基準電圧設定端
子より得た基準電圧と、個々のＤＡコンバータに対応し
て付与されるダイナミックレンジ設定用データとに基づ
き、選択ＤＡコンバータのアナログ出力のダイナミック
レンジを設定し、該アナログ出力を対応の出力端子より
出力させているため、各ＤＡコンバータにおいて独立し
てダイナミックレンジを設定することができる。
【００６３】その結果、各ＤＡコンバータのダイナミッ
クレンジ設定用に必要な外部端子は、複数のＤＡコンバ
ータに共通に設けられた基準電圧設定端子と、ＤＡ変換
用データと共にダイナミックレンジ設定用データを取り
込むシリアル入力用のデータ入力端子のみであるため、
外部端子数を増加させることなく、複数のＤＡコンバー
タ個々のダイナミックレンジを独立に設定することがで
きる効果がある。
クレンジ設定用に必要な外部端子は、複数のＤＡコンバ
ータに共通に設けられた基準電圧設定端子と、ＤＡ変換
用データと共にダイナミックレンジ設定用データを取り
込むシリアル入力用のデータ入力端子のみであるため、
外部端子数を増加させることなく、複数のＤＡコンバー
タ個々のダイナミックレンジを独立に設定することがで
きる効果がある。
【図１】この発明の第１の実施例であるマルチチャンネ
ルＤＡコンバータの構成を示す説明図である。
ルＤＡコンバータの構成を示す説明図である。
【図２】図１で示した出力ダイナミックレンジ変換回路
の詳細を示す回路図である。
の詳細を示す回路図である。
【図３】図１で示したマルチチャンネルＤＡコンバータ
における各種信号の入力タイミングを示す波形図である
。
における各種信号の入力タイミングを示す波形図である
。
【図４】この発明の第２の実施例であるマルチチャンネ
ルＤＡコンバータの構成を示す説明図である。
ルＤＡコンバータの構成を示す説明図である。
【図５】図４で示した基準電圧変換回路の詳細を示す回
路図である。
路図である。
【図６】図４で示したＤＡコンバータの詳細を示す回路
図である。
図である。
【図７】従来のマルチチャンネルＤＡコンバータの構成
を示す説明図である。
を示す説明図である。
【図８】図７で示したマルチチャンネルＤＡコンバータ
における各種信号の入力タイミングを示す波形図である
。
における各種信号の入力タイミングを示す波形図である
。
１′ シフトレジスタ
２ データラッチ
３′ アドレスデコーダ
５，５′ ＤＡコンバータ
７，９ ダイナミックレンジ設定用ラッチ８
出力ダイナミックレンジ変換回路１０
基準電圧変換回路 ２２ データ入力端子 ２４ 基準電圧入力端子 ２５ 基準電圧入力端子 ２６ データ出力端子
出力ダイナミックレンジ変換回路１０
基準電圧変換回路 ２２ データ入力端子 ２４ 基準電圧入力端子 ２５ 基準電圧入力端子 ２６ データ出力端子
Claims (1)
- 【請求項１】 １チップ内に複数のＤＡコンバータを
含んだマルチチャンネルＤＡコンバータであって、デー
タ入力端子と、前記複数のＤＡコンバータそれぞれに対
応して設けらた複数のデータ出力端子と、前記複数のＤ
Ａコンバータに共通に設けられた基準電圧設定端子と、
前記データ入力端子より外部入力データをシリアルに取
り込み、ＤＡ変換用データ、ダイナミックレンジ設定用
データ及びアドレス指定用データとして格納するシフト
レジスタと、前記アドレス指定用データに基づき、前記
複数のＤＡコンバータのいずれかを選択し、該選択ＤＡ
コンバータに前記ＤＡ変換用データをＤＡ変換させるＤ
Ａコンバータ選択手段と、前記基準電圧設定端子より得
た基準電圧と前記ダイナミックレンジ設定用データとに
基づき、前記選択ＤＡコンバータのアナログ出力のダイ
ナミックレンジを設定し、該アナログ出力を対応の前記
データ出力端子より出力させるダイナミックレンジ設定
手段とを備えたマルチチャンネルＤＡコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132658A JPH04357716A (ja) | 1991-06-04 | 1991-06-04 | マルチチャンネルｄａコンバータ |
| US07/838,937 US5270715A (en) | 1991-06-04 | 1992-02-21 | Multichannel D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132658A JPH04357716A (ja) | 1991-06-04 | 1991-06-04 | マルチチャンネルｄａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357716A true JPH04357716A (ja) | 1992-12-10 |
Family
ID=15086473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132658A Pending JPH04357716A (ja) | 1991-06-04 | 1991-06-04 | マルチチャンネルｄａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270715A (ja) |
| JP (1) | JPH04357716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443214B1 (ko) * | 2000-09-05 | 2004-08-04 | 샤프 가부시키가이샤 | 다중 포맷 샘플링 레지스터, 다중 포맷 디지털／아날로그 컨버터, 및 액티브 매트릭스 표시 장치용 다중 포맷 데이터 드라이버 |
| JP2006303247A (ja) * | 2005-04-21 | 2006-11-02 | Mitsumi Electric Co Ltd | データ設定回路 |
| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| US5696988A (en) * | 1995-10-04 | 1997-12-09 | Ge Fanuc Automation North America, Inc. | Current/voltage configurable I/O module having two D/A converters serially coupled together such that data stream flows through the first D/A to the second D/A |
| GB2333408A (en) * | 1998-01-17 | 1999-07-21 | Sharp Kk | Non-linear digital-to-analog converter |
| US6892177B2 (en) * | 2001-02-26 | 2005-05-10 | Qualcomm Incorporated | Method and system for adjusting the dynamic range of a digital-to-analog converter in a wireless communications device |
| WO2004054113A1 (en) * | 2002-12-09 | 2004-06-24 | Analog Devices Inc. | An integraded circuit comprising a dac with provision for setting the dac to a clear condition, and a method for setting a dac to a clear condition |
| US6937178B1 (en) | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
| US6822595B1 (en) * | 2003-06-18 | 2004-11-23 | Northrop Grumman Corporation | Extended range digital-to-analog conversion |
| US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
| DE102011075796B4 (de) | 2011-05-13 | 2015-02-19 | Intel Mobile Communications GmbH | Mischerzelle, Modulator und Verfahren |
| US8462035B2 (en) * | 2011-05-13 | 2013-06-11 | Infineon Technologies Ag | Digital-to-analog conversion arrangement with power range dependent D/A converter selection |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193653A (ja) * | 1988-01-27 | 1989-08-03 | Nec Corp | 計測機用電源装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4202042A (en) * | 1977-07-05 | 1980-05-06 | The United States Of America As Represented By The Secretary Of The Navy | Digital to analog interface for simultaneous analog outputs |
| GB2232024B (en) * | 1989-05-22 | 1994-01-12 | Seikosha Kk | Method and apparatus for recording and/or producing sound |
-
1991
- 1991-06-04 JP JP3132658A patent/JPH04357716A/ja active Pending
-
1992
- 1992-02-21 US US07/838,937 patent/US5270715A/en not_active Expired - Fee Related
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| JPH01193653A (ja) * | 1988-01-27 | 1989-08-03 | Nec Corp | 計測機用電源装置 |
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| JP2006303247A (ja) * | 2005-04-21 | 2006-11-02 | Mitsumi Electric Co Ltd | データ設定回路 |
| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5270715A (en) | 1993-12-14 |
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