JP4680624B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に半導体装置を製造する際に露光機の位置合わせを行うためのアライメントマークを形成する工程を有する半導体装置の製造方法に関する。

従来の半導体集積回路では、タングステンプラグを用いて下層と上層とを電気的に接続する構成が一般的に用いられていた。

従来技術によるタングステンプラグは、例えば次に示すような工程を経て形成されていた。まず、下地基板上に第１シリコン酸化膜（ＳiＯ₂膜）を形成した後、第１シリコン酸化膜上に所定パターンのマスクを用いてレジストを形成する。次に、形成したレジストをマスクとして第１シリコン酸化膜をエッチングすることで、下地基板を露出させるための開口部を第１シリコン酸化膜に形成する。次に、下地基板において、開口部を有するレジストが形成された面全体に、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）などを用いてタングステン膜を形成する。この際、開口部内には、第１シリコン酸化膜を挟んで上下層に形成された金属パターンを電気的に接続するためのプラグ（以下、タングステンプラグと言う）が形成される。

次に、開口部内に形成されたタングステンプラグを残しつつ、第１シリコン酸化膜上のタングステン膜をエッチングする。次に、第１シリコン酸化膜上に、層間絶縁膜を例えばシリコン酸化膜で形成する。

以上のように第１シリコン酸化膜、第２シリコン酸化膜、シリコン窒化膜および第３シリコン酸化膜からなる積層構造を下地基板上に形成すると、後工程において、第２シリコン酸化膜、シリコン窒化膜および第３シリコン酸化膜からなる積層構造に開口部を設けることでタングステンプラグを露出させた後、この開口部を利用してタングステンプラグに電気的に接続する金属パターンを形成する。ただし、この工程では、所定パターンの形状を有するタングステンプラグに対して位置合わせすることで、タングステンプラグに重なり合うように開口部や金属パターンを形成する必要がある。

このような重ね合わせを行う方法としては、下地基板の例えば第１シリコン酸化膜に所定のパターンを形成しておき、これに基づいて最適となる重ね合わせ位置を特定する方法が存在する（例えば以下に示す特許文献１から３参照）。このような工程はアライメントと呼ばれている。

一般的なアライメントとしては、形成しておいた所定のパターン（以下、アライメントマークという）を画像認識することで最適となる重ね合わせ位置を特定する方法（これを第１の方法という）と、アライメントマークにレーザ光を照射することで生じた回折光を検出することで最適となる重ね合わせ位置を特定する方法（これを第２の方法という）とが存在する。

第１の方法では、一般的にバータイプまたはスリットタイプのレジストパターンを用いて第１シリコン酸化膜をエッチングしてアライメントマークを形成する。例えばスリットタイプのレジストパターンを用いる場合、これに基づいて第１シリコン酸化膜をエッチングし、これにタングステンを埋め込むことでメサ状のアライメントマークを形成する。また、第２の方法では、一般的にドットタイプまたはホールタイプのレジストパターンを用いて第１シリコン酸化膜をエッチングしてアライメントマークを形成する。例えばホールタイプのレジストパターンを用いる場合、これに基づいて第１シリコン酸化膜をエッチングし、これにタングステンを埋め込むことで凸状のアライメントマークを形成する。

バータイプまたはスリットタイプのレジストパターンは、一般的に、長さ５０〜１００μｍ（マイクロメートル）、幅１〜６μｍ程度のメサ状または溝状のパターンが、数μｍ間隔で数〜数十本規則的に並んだ構造を有する。また、ドットタイプまたはホールタイプのレジストパターンは、一般的に４μｍ四方の四角形状もしくは直径４μｍの円形状のパターンが、数μｍ間隔で２次元的に数十個規則的に並んだ構造を有する。
特開平７−２４９５５８号公報 特開平８−２９８２３７号公報 特開２００４−３９７３１号公報

しかしながら、以上のようなアライメントマークを用いて半導体装置を製造する場合、特にレジストパターンに基づいて形成された溝に埋め込まれた金属、例えばタングステン（以下、これもタングステンプラグという）が酸化することで体積が増大し、これにより、タングステンプラグ上に形成された層にストレスがかかって破損してしまう可能性がある。

これは、タングステンプラグを形成する際に同時に形成されたタングステン膜を除去する際、例えば図１（ａ）に示すように、アライメントマークの溝１０３に形成されたタングステンプラグ１０３ａの上部がエッチングされ、これに溝１１０ａが形成されることが原因である。この上に、例えば上述したように第２シリコン酸化膜１０４を形成すると、図１（ｂ）に示すように、タングステンプラグ１０３ａとこれの上層に形成された第２シリコン酸化膜１０４との間に空隙１１０ｂが形成される。

タングステンプラグ１０３ａと第２シリコン酸化膜１０４との間に形成された空隙１１０ｂには気体が含まれる場合がある。この気体に例えば酸素原子（Ｏ）が含まれていると、酸素原子（Ｏ）がタングステン（Ｗ）と反応し、ＷＯ₃やＷ2Ｏ₅などの酸化タングステンが生成される。タングステン（Ｗ）は一般的に酸化することで体積が増大する。このため、図１（ｃ）に示すように、生成された酸化タングステンが上層に形成された第２シリコン酸化膜１０４を押し上げ、第２シリコン酸化膜１０４およびこれの上層に形成されたシリコン窒化膜１０５ならびに第３シリコン酸化膜１０６にストレスを与える。このストレスはそれぞれの層におけるクラック発生の原因となる。

このような問題は、特に、金属元素と酸素元素とからなる酸化物強誘電体キャパシタが組み込まれた半導体装置を製造する場合に発生する。その理由は、強誘電体膜をエッチングでキャパシタ形状にパターニングした際やスパッタリング法などを用いてキャパシタ電極を形成した際に強誘電体膜が受けたダメージを回復するために、半導体ウェハを酸素雰囲気中で６００〜８００℃程度の高温に加熱処理（アニール）する必要があるためである。このようなアニール処理を行わない場合、強誘電体膜が受けたダメージにより強誘電体キャパシタが正常に動作しない恐れがある。

酸素雰囲気中で高温のアニール処理を行う場合、上記のように形成された空隙１１０ｂに多くの酸素原子（Ｏ）が含まれた状態で半導体ウェハを加熱してしまう。このため、比較的多くのタングステン（Ｗ）が酸化し易く、タングステンプラグ１０３ｂの膨張量が大きくなる。したがって、タングステンプラグ１０３ａ上に形成された層（例えば第２シリコン酸化膜１０４など）に与えるストレスが大きく、破損の度合いも大きくなる。

以上のような理由から、従来の半導体装置の製造方法では、アライメントマーク形成時のプロセスマージン、特に上下層を電気的に接続するためのコンタクト（例えばタングステンプラグ）とアライメントマークとして用いられる金属パターン（例えばタングステンプラグ）とを同時に形成する際のプロセスマージン、具体的にはコンタクト（例えばタングステンプラグ）を形成するために金属（例えばタングステン）を堆積させることで形成された金属膜（例えばタングステン膜）を除去する際のエッチング条件やエッチング時間などに要求されるプロセスマージンが狭く、これにより製造方法の制御性が低いという問題があった。

そこで本発明は、上記の問題に鑑みてなされたものであり、アライメントマーク形成時のプロセスマージンを拡大することで、半導体装置の製造方法において要求されるプロセス精度を緩くすることが可能なアライメントマークの製造工程を含む半導体装置の製造方法を提供することを目的とする。

また、本発明による半導体装置の製造方法は、半導体素子と半導体素子を埋没させるように形成された層間絶縁膜とを有する下地基板を準備する工程と、半導体素子と電気的に接続されるコンタクトの第１の幅に対して１．２５倍以下の第２の幅を有する第１開口部を１つ以上含むレジストパターンを層間絶縁膜上に形成する工程と、レジストパターンをマスクとしてエッチングすることで層間絶縁膜に第２の幅を有する第２開口部を形成する工程と、レジストパターンを除去する工程と、第２開口部が形成された層間絶縁膜上に金属を堆積させることで第２開口部内を金属で埋めると共に第２開口部を有する層間絶縁膜上に金属膜を形成する工程と、金属膜を除去することで第２開口部内に金属を残す工程と、金属膜が除去された層間絶縁膜上に第１シリコン酸化膜を形成する工程と、第１シリコン酸化膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜上に第２シリコン酸化膜を形成する工程と、を有する。

以上のような特徴を有する本発明によれば、金属製のアライメントマークを形成するための第２開口部の幅（第２の幅）を、半導体素子と電気的に接続されるコンタクトの幅（第１の幅）の１．２５倍以下とすることで、アライメントマークと同時に形成される金属膜を除去する際のプロセスマージンを大きくすることができる。すなわち、金属膜の除去条件に多少の誤差が含まれていた場合でも、アライメントマークを構成するメサ状の金属部の上部に溝が形成されることを防止できる。これにより、例えばアライメントマーク上に他の層を形成したとしても、アライメントマークと他の層との間に空隙が形成されることを回避できる。このような構成を実現することで、例えば後工程において酸素雰囲気中での熱処理を施す必要がある場合でも、アライメントマークを構成する金属部が酸化することを防止できる。結果、酸化されることで金属部の体積が増大することを防止でき、これにより、金属部、すなわちアライメントマークの上に形成された他の層がストレスにより破損することを防止できる。すなわち、半導体装置の製造方法において要求されるプロセス精度を緩和することができ、歩留りを向上させることが可能となる。

本発明によれば、アライメントマーク形成時のプロセスマージンを拡大することで、半導体装置の製造方法において要求されるプロセス精度を緩くすることが可能なアライメントマークの製造工程を含む半導体装置の製造方法を実現することができる。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。

まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、アライメントマークを形成するために、図２に示すようなスリットタイプのレジストパターン２を用いた場合を例に挙げる。なお、図２（ａ）はレジストパターン２の上視図を示し、図２（ｂ）は（ａ）におけるＩ−Ｉ’断面図を示す。

図２（ａ）および（ｂ）に示すように、本実施例によるスリットタイプのレジストパターン２は、幅ｄ、長さＬの溝状の細長い開口部２ａが、周期Ｐで複数配列された構成を有する。この開口部２ａはレジストパターン２の表裏面を貫通している。

本実施例において、開口部２ａの溝の幅（以下、本実施例において単に幅という）ｄは、デバイスパターンのサイズ（以下、単にデバイスサイズという）、例えば上層と下層とを電気的に接続するためのプラグ（図４において後述するタングステンプラグ３ｂに相当）のサイズ（例えば細い辺の幅）をｓとした場合、ｓの１．２５倍以下に設定される。例えばデバイスサイズｓを０．６４μｍ（マイクロメートル）とした場合、開口部２ａの幅ｄは０．８μｍ以下に設定される。また、例えばデバイスサイズｓを０．４μｍとした場合、開口部２ａの幅ｄは０．４８μ以下に設定される。また、半導体装置の製造におけるプロセスマージンをより向上させるために、開口部２ａの幅ｄをデバイスサイズｓの１．２倍より小さい値に設定することが好ましい。なお、幅ｄの下限は画像認識することが可能な限界値もしくは製造プロセスにおける許容値などのファクタによって決定される。この幅ｄの下限は例えば０．４μｍとすることができる。

また、開口部２ａの長さＬは例えば７０μｍとすることができ、開口部２ａを形成する周期Ｐは例えば２０μｍとすることができるが、本発明ではこれらの値に限定されず、照明装置の光の強度や撮像装置の解像度などに応じて種々変形することができる。また、開口部２ａの深さ、すなわちレジストパターン２の膜厚は、下層（図３におけるシリコン酸化膜１に相当）を効率的にエッチングすることが可能な膜厚であれば特に限定されることはない。

以上のようなレジストパターン２は、例えば半導体素子が作り込まれた下地基板上に形成されたシリコン酸化膜１（図３参照）上に形成される。本実施例によるアライメントマーク３は、レジストパターン２をマスクとして層間絶縁膜であるシリコン酸化膜１をエッチングし、これによって形成された溝（図４において後述する開口部１ａに相当）に例えばタングステン（Ｗ）などの金属を埋め込むことで、図３に示すように、シリコン酸化膜１内に形成される。なお、図３（ａ）はアライメントマーク３が形成されたシリコン酸化膜１の上視図を示し、図３（ｂ）は（ａ）におけるＩＩ−ＩＩ’断面図を示す。また、以下の説明では、金属としてタングステンを例に挙げた場合を説明する。

したがって、アライメントマーク３は、図３に示すように、幅ｄ、長さＬの細長いメサ状のタングステンよりなるパターン（これをアライメント用タングステンプラグ３ａとする）が、レジストパターン２における開口部２ａ（図２参照）と同様に複数配列された構成を有する。

次に、以上のようなアライメントマーク３を形成する工程を含む、本発明の実施例１による半導体装置の製造方法を、図面を用いて詳細に説明する。図４および図５は、本実施例による半導体装置の製造方法の一部を説明するためのプロセス図である。

本製造方法では、まず、半導体素子が作り込まれた下地基板１００を用意し、これの半導体素子が作り込まれた面上に、図４（ａ）に示すように、シリコン酸化膜１を形成する。このシリコン酸化膜１は、例えばＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical VaporDeposition）法やＳＯＧ（SpinOn Grass）法などを用いて形成することができる。また、その膜厚は例えば１０００ｎｍとすることができる。

次に、シリコン酸化膜１表面にレジスト液をスピン塗布した後、露光工程および現像工程を経ることで、図４（ｂ）に示すように、レジストパターン２をシリコン酸化膜１上に形成する。なお、ここで形成されるレジストパターン２は、図２を用いて説明した開口部２ａの他に、開口部２ｂも有している。この開口部２ｂは、シリコン酸化膜１に後述する開口部１ｂを形成するための構成である。開口部１ｂ内には後述する工程においてタングステン（Ｗ）が埋め込まれることで、シリコン酸化膜１を挟む上下の層を電気的に接続するためのタングステンプラグ３ｂ（図４（ｄ）参照。これをコンタクトとも言う）が形成される。このため、開口部２ｂは、下地基板１００における半導体素子が形成された領域上に、半導体素子における電極と重なるように形成される。一方、開口部２ａは、下地基板１００における半導体素子が形成される領域間（いわゆるグリッドライン）上に形成される。また、上記工程において形成される開口部２ｂの幅ｄは、上述したように、デバイスサイズｓ、例えばタングステンプラグ３ｂ（図４参照）を形成するための開口部２ｂの幅の１．２５倍以下である。これにより、後述する工程において、シリコン酸化膜１内にデバイスサイズｓの１．２５倍以下の幅ｄを持つアライメントマーク３が形成される。

以上のようにレジストパターン２を形成すると、次に、このレジストパターン２をマスクとしてシリコン酸化膜１を異方性エッチングする。これにより、図４（ｃ）に示すように、開口部１ａおよび１ｂが形成される。

次に、例えばスパッタリング法やＣＶＤ法を用いることで、シリコン酸化膜１上およびシリコン酸化膜１に形成された開口部１ａおよび１ｂ内にタングステン（Ｗ）を堆積させる。本実施例では、シリコン酸化膜１上の膜厚が例えば６００ｎｍになるまでタングステンを堆積させる。これにより、図４（ｄ）に示すように、開口部１ｂ内にタングステンプラグ３ｂが形成され且つ開口部１ａ内にアライメント用タングステンプラグ３ａが形成されると共に、シリコン酸化膜１上（ただし、タングステンプラグ３ｂおよびアライメント用タングステンプラグ３ａ上を含む。以下、シリコン酸化膜１上との記載については同じ）に膜厚６００ｎｍのタングステン膜３Ａが形成される。

次に、シリコン酸化膜１上に形成されたタングステン膜３Ａを、例えばＣＭＰ（Chemical and Mechanical Polishing）法やエッチバック法を用いて除去する（図５（ａ）参照）。ここで、ＣＭＰ法を用いる場合、例えば、不織布を下地とし表面にポリウレタン発泡体が塗布された２層構造の研磨パッドと、過酸化水素水（Ｈ₂Ｏ₂）を酸化剤とし砥粒にコロイダルシリカ（平均粒子径０．１〜０．２μｍ）が使用されたスラリー（砥粒濃度５〜６ｗｔ％）とを用い、約２〜４分間研磨することで、タングステン膜３Ａを除去することができる。この際の研磨レートは０．２〜０．３μｍ／分である。一方、エッチバック法を用いる場合、６フッ化硫黄（ＳＦ₆）ガスと塩素（Ｃｌ₂）ガスとの混合ガスをエッチングガスとして用いたＲＩＥ（Reactive Ion Etching）を利用する。この際、ガス流量をＳＦ₆／Ｃｌ₂＝７：３（ｓｃｃｍ）とし、チャンバ内圧力を５（ｍＴｏｒｒ）とする。また、ＲＦパワーは３段階に切り替えられる。第１段階ではＲＦパワーを４０（Ｗ）とする。第２段階ではＲＦパワーを２０（Ｗ）とする。第３段階ではＲＦパワーを５（Ｗ）とする。以上の条件下で、第１段階を１０秒間行い、第２段階をＥＤＰ（End Point Detection）で約８０秒間行い、第３段階を１０秒間行うことでタングステン膜３Ａを除去することができる。この際のエッチングレートは４５０ｎｍ／分である。

なお、以上のタングステン膜３Ａの除去工程において、上述したように、開口部１ｂ内に形成されたアライメント用タングステンプラグ３ａの幅ｄがデバイスサイズｓの１．２５倍以下、好ましくは１．２倍より小さい値であるため、上記で例に挙げたタングステン膜３Ａのエッチング条件に従来技術よりも広いマージンを持たせることができる。すなわち、アライメントマークの形成工程におけるプロセスマージンを広くすることができる。したがって、上記エッチング条件と多少異なる条件であっても、アライメント用タングステンプラグ３ａの上部に溝が形成されることは無い。

以上のようにシリコン酸化膜１上のタングステン膜３Ａを除去すると、次に、例えばＣＶＤ（Chemical Vapor Deposition）法やＰＶＤ（Physical Vapor Deposition）法やＳＯＧ（Spin On Grass）法などを用いて、シリコン酸化膜１上に、シリコン酸化膜４とシリコン窒化膜５とシリコン酸化膜６とを順次形成する（図５（ｂ）参照）。なお、シリコン酸化膜４および６は、これらをそれぞれ挟むように形成された上層および下層との密着性を向上するための層として機能する。また、シリコン窒化膜５は、製造プロセスの後工程において上層から下層へ酸素原子（Ｏ）が拡散することを防止するためのバリア層として機能する。さらに、これらの膜厚は、それぞれ例えば２００ｎｍ、１５０ｎｍ、１００ｎｍとすることができる。

なお、上述したように、アライメント用タングステンプラグ３ａの上部には溝が形成されていないため、これの上に他の層（本説明ではシリコン酸化膜４）を形成したとしても、この層とアライメント用タングステンプラグ３ａとの間に空隙が形成されることは無い。したがって、例えば後工程において酸素雰囲気中での加熱処理を要する場合でも、アライメント用タングステンプラグ３ａが酸化されることで体積が増大することを回避でき、結果、アライメント用タングステンプラグ３ａ上の層（シリコン酸化膜４およびこれの上に形成されたシリコン窒化膜５やシリコン酸化膜６など）にクラックが生じることを防止できる。

また、以降の工程において、例えばシリコン酸化膜４とシリコン窒化膜５とシリコン酸化膜６とからなる多層膜上に所定パターンのレジストを形成する場合、上記工程において形成されたアライメントマーク３を例えばＣＣＤ（Charge Coupled Devices）カメラなどで読み取り、得られた画像データを認識処理することで、最適となる露光位置を特定する工程が行われる。また、多層膜上に所定パターンのレジストを形成する工程では、特定した最適となる露光位置を用いて露光装置の位置合わせが行われる。

〔作用効果〕
以上で説明したように、開口部２ａの幅ｄ、すなわちアライメントマーク３を形成するアライメント用タングステンプラグ３ａの幅ｄをデバイスサイズｓの１．２５倍以下に設定することで、アライメントマーク形成時のタングステン膜３Ａのエッチング条件が変動した場合でも、製造プロセスにおけるタングステン膜３Ａのエッチング工程によりアライメント用タングステンプラグ３ａの上部に溝が形成されることを防止でき、これにより、例えばアライメント用タングステンプラグ３ａ上に他の層を形成した場合でも、この他の層とアライメント用タングステンプラグ３ａとの間に空隙が形成されることを回避することができる。結果、例えば後工程において酸素雰囲気中での加熱処理を要する場合でも、アライメント用タングステンプラグ３ａが酸化されることで体積が増大することを回避でき、これにより、アライメント用タングステンプラグ３ａ上の他の層にクラックが生じることを防止できる。

ここで、アライメント用タングステンプラグ３ａの幅ｄとクラック発生との関係を図面と共に説明する。図６は、本実施例で挙げた条件（ｄ≦１．２５ｓ）を満足するアライメントマーク３ａ−１および３ａ−２が形成された半導体基板を酸素雰囲気中で８００℃に３０分間加熱した後の半導体基板の様子を写したイメージであり、図７は、本実施例で挙げた条件（ｄ≦１．２５ｓ）を満足しないアライメントマーク１０３ａ−１および１０３ａ−２が形成された半導体基板を酸素雰囲気中で同じく８００℃に３０分間加熱した後の半導体基板の様子を写したイメージである。なお、図６および図７では、共にデバイスサイズｓを０．６４μｍとしている。また、タングステン膜３Ａの除去は上述の製造方法において記述したエッチバック法を利用し、その条件は上述したものを用いた。さらに、図６において、左側のアライメントマーク３ａ−１は幅ｄを０．６μｍ（デバイスサイズｓの約０．９４倍）とし、右側のアライメントマーク３ａ−２は幅ｄを０．８μｍ（デバイスサイズｓの１．２５倍）とした。さらにまた、図７において、左側のアライメントマーク１０３ａ−１は幅ｄを１．０μｍ（デバイスサイズｓの約１．６倍）とし、右側のアライメントマーク１０３ａ−２は幅ｄを１．６μｍ（デバイスサイズｓの２．５倍）とした。

図６と図７とを参照すると明らかなように、アライメント用タングステンプラグ３ａの幅ｄがデバイスサイズｓの１．２５倍以下を満足している場合（図６の場合）、酸素雰囲気中における加熱処理後の半導体装置において、アライメント用タングステンプラグ３ａの上層（シリコン酸化膜４、シリコン窒化膜５およびシリコン酸化膜６）にクラックが生じていない。すなわち、半導体装置が正常に作製されていることが分かる。これに対し、アライメント用タングステンプラグ３ａの幅ｄがデバイスサイズｓの１．２５倍よりも大きい場合（図７の場合）、アライメント用タングステンプラグ３ａの上層（シリコン酸化膜４、シリコン窒化膜５およびシリコン酸化膜６）にクラックが生じている。すなわち、半導体装置に欠陥が生じていることが分かる。

以上のように、アライメント用タングステンプラグ３ａを、その幅ｄがデバイスサイズｓの１．２５倍以下となるように形成することで、酸素雰囲気中における加熱処理後においても欠陥が生じていない半導体装置を製造することが可能となる。

次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。

本実施例では、アライメントマークを形成するために、図８に示すようなバウン（囲い）タイプのレジストパターン２２を用いた場合を例に挙げる。なお、図８（ａ）はレジストパターン２２の上視図を示し、図８（ｂ）は（ａ）におけるＩＩＩ−ＩＩＩ’断面図を示す。

図８（ａ）および（ｂ）に示すように、本実施例によるレジストパターン２２は、外周の一辺がＤｏであり内周の一辺がＤｉである、すなわち幅ｄ（＝（Ｄｏ−Ｄｉ）／２）の溝が囲い状に形成された構成を有する開口部２２ａが、２次元的に数十個規則的に並んだ構成を有する。なお、図面中、横方向における開口部２２ａの周期をＰｘとし、縦方向における開口部２２ａの周期をＰｙとする。この開口部２２ａはレジストパターン２２の表裏面を貫通している。

本実施例において、開口部２２ａの溝の幅（以下、本実施例において単に幅という）ｄは、実施例１と同様にデバイスサイズｓとした場合、ｓの１．２５倍以下に設定される。例えばデバイスサイズｓを０．６４μｍ（マイクロメートル）とした場合、開口部２２ａの幅ｄは０．８μｍ以下に設定される。また、例えばデバイスサイズｓを０．４μｍとした場合、開口部２２ａの幅ｄは０．４８μ以下に設定される。また、半導体装置の製造におけるプロセスマージンをより向上させるために、開口部２２ａの幅ｄをデバイスサイズｓの１．２倍より小さい値に設定することが好ましい。なお、幅ｄの下限は位置特定の際に照射するレーザ光の強度や製造プロセスにおける許容値などのファクタによって決定される。この幅ｄの下限は例えば０．４μｍとすることができる。

また、開口部２２ａの長さＬは例えば７０μｍとすることができ、開口部２２ａ間の横方向の周期Ｐｘは例えば２０μｍとすることができるが、本発明ではこれらの値に限定されず、レーザ装置の光の波長や強度、検出装置の解像度などに応じて種々変形することができる。また、開口部２２ａ間の縦方向の周期Ｐｙは特に限定されるものではなく、種々変形することができる。さらに、開口部２２ａの深さ、すなわちレジストパターン２２の膜厚は、下層（図９におけるシリコン酸化膜１に相当）を効率的にエッチングすることが可能な膜厚であれば特に限定されることはない。

以上のようなレジストパターン２２は、実施例１と同様に、例えば半導体素子が作り込まれた下地基板上に形成されたシリコン酸化膜１（図９参照）上に形成される。本実施例によるアライメントマーク２３は、レジストパターン２２をマスクとして層間絶縁膜であるシリコン酸化膜１をエッチングし、これによって形成された溝に例えばタングステン（Ｗ）などの金属を埋め込むことで、図９に示すように、シリコン酸化膜１内に形成される。なお、図９（ａ）はアライメントマーク２３が形成されたシリコン酸化膜１の上視図を示し、図９（ｂ）は（ａ）におけるＩＶ−ＩＶ’断面図を示す。また、本実施例でも、実施例１と同様に、金属としてタングステンを例に挙げた場合を説明する。

したがって、アライメントマーク２３は、図９に示すように、幅ｄ、長さＬの細長いメサ状のタングステンよりなるパターン（これをアライメント用タングステンプラグ２３ａとする）が、レジストパターン２２における開口部２２ａ（図８参照）と同様に複数配列された構成を有する。

次に、以上のようなアライメントマーク２３を形成する工程を含む、本発明の実施例２による半導体装置の製造方法は、実施例１において説明した方法と同様であるため、ここでは詳細な説明を省略する。

以上のような工程を経ることで、本実施例によれば、実施例１と同様に、アライメント用タングステンプラグ２３ａの上部には溝が形成されていないため、これの上に他の層（例えばシリコン酸化膜４）を形成したとしても、この層とアライメント用タングステンプラグ２３ａとの間に空隙が形成されることは無い。したがって、例えば後工程において酸素雰囲気中での加熱処理を要する場合でも、アライメント用タングステンプラグ２３ａが酸化されることで体積が増大することを回避でき、結果、アライメント用タングステンプラグ２３ａ上の層（シリコン酸化膜４およびこれの上に形成されたシリコン窒化膜５やシリコン酸化膜６など）にクラックが生じることを防止できる。

また、以降の工程において、例えばシリコン酸化膜４とシリコン窒化膜５とシリコン酸化膜６とからなる多層膜上に所定パターンのレジストを形成する場合、上記工程において形成されたアライメントマーク２３にレーザ光を照射し、これの回折光を検出することで、最適となる露光位置を特定する工程が行われる。例えばアライメント用タングステンプラグ２３ａの外周を一辺それぞれ４．７μｍとし、その幅ｄを０．７μｍとした場合、波長６３２．８ｎｍのレーザ光を例えばＨｅ−Ｎｅレーザ装置を用いてアライメントマーク２３へ照射すると、これによる回折光の強度を図１０に示すようなスペクトルとして検出することができる。なお、図１０において、縦軸は照射したレーザ光の強度に対する回折光の強度（％）であり、横軸は回折光の検出装置における光軸からの距離（μｍ）である。

多層膜上に所定パターンのレジストを形成する工程では、以上のように特定した結果を用いて、最適となる露光位置を特定し、これに基づいて露光装置の位置合わせを行う。

〔作用効果〕
以上で説明したように、開口部２２ａの幅ｄ、すなわちアライメントマーク２３を形成するアライメント用タングステンプラグ２３ａの幅ｄをデバイスサイズｓの１．２５倍以下に設定することで、アライメントマーク形成時のタングステン膜３Ａのエッチング条件が変動した場合でも、製造プロセスにおけるタングステン膜（実施例１におけるタングステン膜３Ａと同等）のエッチング工程によりアライメント用タングステンプラグ２３ａの上部に溝が形成されることを防止でき、これにより、例えばアライメント用タングステンプラグ２３ａ上に他の層を形成した場合でも、この他の層とアライメント用タングステンプラグ２３ａとの間に空隙が形成されることを回避することができる。結果、例えば後工程において酸素雰囲気中での加熱処理を要する場合でも、アライメント用タングステンプラグ２３ａが酸化されることで体積が増大することを回避でき、これにより、アライメント用タングステンプラグ２３ａ上の他の層にクラックが生じることを防止できる。

ここで、アライメント用タングステンプラグ２３ａの幅ｄとクラック発生との関係を図面と共に説明する。図１１は、本実施例で挙げた条件（ｄ≦１．２５ｓ）を満足しないアライメントマーク１２３ａ−１（図面中左）と、本実施例で挙げた条件（ｄ≦１．２５ｓ）を満足するアライメントマーク２３ａ−１（図面中右）とが形成された半導体基板を酸素雰囲気中で８００℃に３０分間加熱した後の半導体基板の様子を写したイメージであり、図１２は、本実施例で挙げた条件（ｄ≦１．２５ｓ）を満足するアライメントマーク２３ａ−２が形成された半導体基板を酸素雰囲気中で同じく８００℃に３０分間加熱した後の半導体基板の様子を写したイメージである。なお、図１１および図１２では、共にデバイスサイズｓを０．６４μｍとしている。また、タングステン膜３Ａの除去は上述の製造方法において記述したエッチバック法を利用し、その条件は上述したものを用いた。さらに、図１１において、左側のアライメントマーク１２３ａ−１は幅ｄを１．０μｍ（デバイスサイズｓの約１．６倍）とし、外周の一辺を５．０μｍとした正方形状をなしており、２０μｍの周期Ｐｘで配列されている。一方、図１１において、右側のアライメントマーク２３ａ−１は幅ｄを０．６μｍ（デバイスサイズｓの約０．９４倍）とし、外周の一辺を４．６μｍとした正方形状をなしており、２０μｍの周期Ｐｘで配列されている。さらにまた、図１２において、アライメントマーク２３ａ−２は幅ｄを０．７μｍ（デバイスサイズｓの約１．０９倍）とし、外周の縦を４．７μｍ、横を３．７μｍとした長方形状をなしており、アライメントマーク用タングステンプラグ２３ａの周期Ｐｘを図面中上からそれぞれ２６μｍ（すなわちＰｘ＝２６μｍ）、２０μｍ（すなわちＰｘ＝２０μｍ）として配列されている。

図１１と図１２とを参照すると明らかなように、アライメント用タングステンプラグ２３ａの幅ｄがデバイスサイズｓの１．２５倍以下を満足している場合（図１１の右側および図１２の場合）、酸素雰囲気中における加熱処理後の半導体装置において、アライメント用タングステンプラグ２３ａの上層（シリコン酸化膜４、シリコン窒化膜５およびシリコン酸化膜６）にクラックが生じていない。すなわち、半導体装置が正常に作製されていることが分かる。これに対し、アライメント用タングステンプラグ２３ａの幅ｄがデバイスサイズｓの１．２５倍よりも大きい場合（図１１の左側の場合）、アライメント用タングステンプラグ２３ａの上層（シリコン酸化膜４、シリコン窒化膜５およびシリコン酸化膜６）にクラックが生じている。すなわち、半導体装置に欠陥が生じていることが分かる。

以上のように、アライメント用タングステンプラグ３ａを、その幅ｄがデバイスサイズｓの１．２５倍以下となるように形成することで、酸素雰囲気中における加熱処理後においても欠陥が生じていない半導体装置を製造することが可能となる。

また、上記実施例１または実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。

従来技術によるアライメントマークによって発生する不具合を説明するための図である。 （ａ）は本発明の実施例１によるアライメントマーク３を形成する際に使用するレジストパターン２の構成を示す上視図であり、（ｂ）は（ａ）のＩ−Ｉ’断面図である。 （ａ）は本発明の実施例１によるアライメントマーク３の構成を示す上視図であり、（ｂ）は（ａ）のＩＩ−ＩＩ’断面図である。 本発明の実施例１による半導体装置の製造方法におけるアライメントマーク３の形成方法を説明するための図である（１）。 本発明の実施例１による半導体装置の製造方法におけるアライメントマーク３の形成方法を説明するための図である（２）。 本発明の実施例１による条件（ｄ≦１．２５ｓ）を満足するアライメントマーク３ａ−１および３ａ−２を有する半導体基板の様子を写したイメージである。 本発明の実施例１による条件（ｄ≦１．２５ｓ）を満足しないアライメントマーク１０３ａ−１および１０３ａ−２を有する半導体基板の様子を写したイメージである。 （ａ）は本発明の実施例２によるアライメントマーク２３を形成する際に使用するレジストパターン２２の構成を示す上視図であり、（ｂ）は（ａ）のＩＩＩ−ＩＩＩ’断面図である。 （ａ）は本発明の実施例２によるアライメントマーク２３の構成を示す上視図であり、（ｂ）は（ａ）のＩＶ−ＩＶ’断面図である。 本発明の実施例２によるアライメントマーク２３にレーザ光を照射した際に検出されたレーザ光の回折光の強度スペクトルを示すグラフである。 本発明の実施例２による条件（ｄ≦１．２５ｓ）を満足しないアライメントマーク１２３ａ−１および上記条件を満足するアライメントマーク２３ａ−１を有する半導体基板の様子を写したイメージである。 本発明の実施例２による条件（ｄ≦１．２５ｓ）を満足するアライメントマーク２３ａ−２を有する半導体基板の様子を写したイメージである。

符号の説明

１、４、６ シリコン酸化膜
１ａ、１ｂ、２ａ、２ｂ 開口部
２、２２ レジストパターン
３、３ａ−１、３ａ−２、２３ａ、２３ａ−１、２３ａ−２ アライメントマーク
３Ａ タングステン膜
３ａ、２３ａ アライメント用タングステンプラグ
３ｂ タングステンプラグ
５ シリコン窒化膜
１００ 下地基板

Claims (4)

1. 半導体素子と該半導体素子を埋没させるように形成された層間絶縁膜とを有する下地基板を準備する工程と、
   前記半導体素子と電気的に接続されるコンタクトの第１の幅に対して１．２５倍以下の第２の幅を有する第１開口部を１つ以上含むレジストパターンを前記層間絶縁膜上に形成する工程と、
   前記レジストパターンをマスクとしてエッチングすることで前記層間絶縁膜に前記第２の幅を有する第２開口部を形成する工程と、
   前記レジストパターンを除去する工程と、
   前記第２開口部が形成された前記層間絶縁膜上に金属を堆積させることで前記第２開口部内を前記金属で埋めると共に前記第２開口部を有する前記層間絶縁膜上に金属膜を形成する工程と、
   前記金属膜を除去することで前記第２開口部内に金属を残す工程と、
   前記金属膜が除去された前記層間絶縁膜上に第１シリコン酸化膜を形成する工程と、
   前記第１シリコン酸化膜上にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜上に第２シリコン酸化膜を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１開口部は前記第２の幅を有するスリット状のパターンまたは前記第２の幅を有する溝が囲い状に形成されたパターンであることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記金属はタングステンであることを特徴とする請求項１または２記載の半導体装置の形成方法。
4. 前記レジストパターンは、前記コンタクトを形成するための前記第１の幅を有する第３開口部をさらに１つ以上含み、
   前記レジストパターンをマスクとして前記層間絶縁膜に前記第２の幅を有する前記第２開口部を形成する工程はさらに、前記第３開口部に基づいて前記第１の幅を有する第４開口部を前記層間絶縁膜に形成し、
   前記層間絶縁膜上に金属を堆積させることで前記第２開口部内を前記金属で埋めると共に前記第２開口部を有する前記層間絶縁膜上に前記金属膜を形成する工程はさらに、前記第４開口部内を前記金属で埋め、
   前記金属膜を除去する工程は、前記金属膜を除去することで前記第２および第４開口部内に前記金属を残すことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の形成方法。

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