JP4961232B2 - 半導体装置の製造方法 - Google Patents
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基板上に形成した絶縁膜の全面に、配線パターン用の金属膜を被着する。
金属膜の全面にホトレジストを塗布する。
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスクのパターンと基板上のパターンとの相対的な位置を合わせる必要がある。これをマスク合わせという。その後、紫外光(以下「UV光」という。)をホトマスクを通してホトレジストに照射する(露光)。
露光後、有機溶剤等で現像レジストパターンを得る(現像)。
レジストパターンをマスクにして、金属膜をエッチングし、配線パターンを形成する。
エッチング後、不必要になったレジストパターンを除去する(レジスト除去)。
配線パターンを保護するため、この配線パターン上に絶縁膜を形成する。
図2−1(a)〜(e)、図2−2(f)〜(i)、及び図2−3(j)〜(l)は、本発明の実施例1の多層配線構造における半導体装置の製造方法を示す概略の縦断面の製造工程図である。及び、図1(A)〜(C)は、図2−3(j)〜(l)と対応する同一の製造工程図である。
Siウェハ等の基板10を用意する。この基板10の領域は、配線部11と光電変換部(例えば、受光素子部)12とに分けられる。基板10の配線部11には、図示しない半導体素子等が形成され、更に、基板10の受光素子部12には、入射光を電気に変換するための平面の長さL1の受光素子(例えば、ホトダイオード、ホトトランジスタ等)13が形成されている。基板10の配線部11上には、図示しない絶縁膜(例えば、SiO2等)を介して、配線パターン用の1層目の遮光性の金属膜(メタル膜)14−1を形成する。この時、受光素子部12上には、金属膜14−1を形成しない。受光素子部12を除き、金属膜14−1の全面にホトレジスト15−1を塗布する。レジスト塗布後、必要に応じて、塗布膜中に残存する溶剤を除くために、熱処理(プリベーク)をする。
半導体装置の製造工程では、数回のホトエッチング工程を行うため、ホトマスク16のパターンと基板上のパターンとの相対的な位置合わせを行う(マスク合わせ)。その後、UV光17を照射する(露光)。
露光後、有機溶剤等で現像してホトレジスト15−1のレジストパターン15−1aを得る(現像)。現像後、必要に応じて、エッチング前にレジストパターン15−1aと1層目の金属膜14−1との密着性を良くするために、熱処理(ポストベーク)をする。
レジストパターン15−1aをマスクにして1層目の金属膜14−1をエッチングする。
不要になったレジストパターン15−1aを剥離除去すると、配線部11上に1層目の金属製配線パターン14−1aが得られる。
DP−CVD等を用いて、全面に1層目の第1絶縁膜である被研磨膜(例えば、SiO2等の酸化膜や層間絶縁膜)20−1を所定の厚さに堆積する。被研磨膜20−1の表面は、配線パターン14−1aの凹凸等に依存して局所的な凹凸や段差が生じるので、平坦化処理が必要になる。
CMPを用いて1層目の被研磨膜20−1の表面を平坦化する。この平坦化処理では、下地の配線パターン密度によって研磨レートに差が生じる。例えば、図2−2(g)の左側の配線部11における配線パターン密度が高い領域(密な領域)の研磨後の被研磨膜20−1aの膜厚d1に比べて、右側の受光素子部12及び配線部11における配線パターン密度が低い領域(疎な領域)の研磨後の被研磨膜20−1bの膜厚d2が小さくなり(d1>d2)、グローバル段差(=d1−d2)が生じる。
研磨後の被研磨膜20−1a,20−1bの全面にホトレジストを塗布し、前記と同様に、ホトマスクを用いた露光、及び現像を行ってそのホトレジストのレジストパターン15−2aを形成する。
レジストパターン15−2aをマスクにして、2層目の被研磨膜20−1a,20−1bをエッチングし、1層目の配線パターン14−1a上に、縦方向に筒状に延びる複数のホール(開口部)を形成し、これらの筒状のホールをタングステン等の導電体22−1で埋める。その後、レジストパターン15−2aを除去すれば、1層目の配線パターン14−1aに対して縦方向に電気的に接続された柱状をなす複数の導電体22−1からなるホールパターンが形成される
前記(a)とほぼ同様に、1層目の被研磨膜20−1a,20−1bの全面に2層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。前記(b)とほぼ同様に、マスク合わせを行い、露光した後、前記(c)とほぼ同様に、現像してレジストパターンを得る。前記(d)とほぼ同様に、レジストパターンをマスクにして2層目の金属膜をエッチングした後、前記(e)と同様に、不要になったレジストパターンを剥離除去し、複数の導電体22−1からなるホールパターン上に、2層目の金属製配線パターン14−2aを形成すると共に、受光素子部12上の1層目の被研磨膜20−1b箇所に、グローバル段差抑制用のダミーパターン(例えば、遮光性のメタルパターン)23を形成する。メタルパターン23は、この周辺の配線パターン14−2aの高さとほぼ同一の高さの膜厚を有すると共に、受光素子12の平面の長さL1よりも大きな平面の長さL2を有し、受光素子13の全面を覆うように形成される。
前記(g)とほぼ同様に、CMPを用いて2層目の被研磨膜20−2の表面を平坦化する。この平坦化処理では、下地の配線パターン密度及びメタルパターン23の有無によって研磨レートに差が生じる。例えば、図2−3(k)、図1(B)の左側の配線部11においては、配線パターン密度が高い領域(密な領域)であるので、研磨後の被研磨膜20−2aの膜厚がd11となる。これに対し、右側の配線部11においては、配線パターン密度が低いが、受光素子部12を覆うメタルパターン23が形成されているので、右側全体のパターン密度が左側のパターン密度とほぼ同一になる。そのため、右側の配線部11及び受光素子部12の研磨後の被研磨膜20−2bの膜厚がd12となる。従って、研磨後の左側の被研磨膜20−1a,20−2a全体の膜厚d11と、右側の被研磨膜20−1b,20−2b全体の膜厚d12との大小の関係は、従来のようにd11>>d12ではなく、d11>d12、d11<d12、あるいは、d11=d12となり、仮に、グローバル段差(=d11−d12)が生じたとしても、従来に比べて著しく小さい。
前記(j)とほぼ同様に、2層目の被研磨膜20−2a,20−2bの全面に3層目の遮光性の金属膜を形成し、この金属膜の全面にホトレジストを塗布する。次に、マスク合わせを行い、露光した後、現像してレジストパターンを得る。このレジストパターンをマスクにして3層目の金属膜をエッチングした後、不要になったレジストパターンを剥離除去し、複数の導電体22−2からなるホールパターン上に、3層目の金属製配線パターン14−3aを形成する。これと同時に、あるいは、その後、受光素子13上に積層されている2層目の被研磨膜20−2b、メタルパターン23、及び1層目の被研磨膜20−1bを上から順に、マスク等を用いてエッチングにより除去し、受光素子13の平面の長さL1とほぼ同様の平面の長さL3を有する開口部24を形成し、受光素子13を露出させる。この際、開口部24の長さL3は、メタルパターン23の長さL2よりも小さいので、このメタルパターン23の両端部23aが残渣として残るが、受光素子13に対する外部からの入射光の妨げにはならない。その後、3層目の配線パターン14−3a上に保護膜を被覆する等すれば、受光素子13を有する3層配線構造の半導体装置の製造が終了する。
本実施例1の製造方法によれば、次の(a)〜(c)のような効果がある。
工程1:金属製の配線パターン14−1aを作成するが、この時、受光素子部12上には配線パターンを配置しない、
工程2:絶縁膜である被研磨膜20−1を積層する、
工程3:堆積した被研磨膜20−1をCMPによって平坦化処理する、
工程4:平坦化された被研磨面20−1a,20−1bにおいて、配線パターン14−1a上に複数のホールを形成し、これらのホールを導電体22−1で埋める。
本発明の実施例2における半導体装置の製造方法を、図1(A)〜(C)を参照しつつ、以下、説明する。
本実施例2によれば、レジストパターンの平面の長さがメタルパターン23の平面の長さL4より小さいため、露光機の重ね合わせずれが生じ、結果として、メタルパターン23が無い箇所を過剰に深くエッチングして、受光素子近傍の回路に損傷を与えることを防ぐことができる。しかも、受光素子13より大きな領域で遮光性のメタルパターン23を除去できるため、同様に合わせずれで受光素子直上に遮光物を残すことを防ぐことができる。
本発明は、上記実施例1、2に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(c)のようなものがある。
11 配線部
12 受光素子部
13 受光素子
14−1 金属膜
14−1a,14−2a,14−3a 配線パターン
15 ホトレジスト
15−1a,15−2a レジストパターン
16 ホトマスク
20−1,20−2 被研磨膜
20−1a,20−1b,20−2a,20−2b 研磨後の被研磨膜
22−1,22−2 導電体
23 メタルパターン
24 開口部
Claims (6)
- 基板上に搭載された光電変換素子及び回路部を被覆する第1絶縁膜を形成する第1工程と、
化学的機械的研磨により、前記第1絶縁膜の表面を平坦化する第2工程と、
表面が平坦化された前記第1絶縁膜上において、前記回路部上に位置して前記回路部に対して電気的に接続される遮光性の配線パターンと、前記光電変換素子上に位置して前記光電変換素子を覆う残膜厚差抑制用のダミーパターンと、を形成する第3工程と、
前記配線パターン及び前記ダミーパターンを被覆する第2絶縁膜を形成する第4工程と、
化学的機械的研磨により、前記第2絶縁膜の表面を平坦化する第5工程と、
前記ダミーパターンとこの下に位置する前記第1絶縁膜及び前記第2絶縁膜とをエッチングにより選択的に除去して前記光電変換素子を露出する第6工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第3工程において、前記ダミーパターンは、前記光電変換素子の全面を覆うように形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第6工程において、ホトエッチングにより、レジストパターンをマスクにして、前記ダミーパターンとこの下に位置する前記第1絶縁膜及び前記第2絶縁膜とを除去して開口部を形成することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記開口部の平面の長さは、前記ダミーパターンの平面の長さより小さく、前記光電変換素子の平面の長さとほぼ同一であることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記光電変換素子は、受光素子であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体装置は、単層配線構造又は多層配線構造であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
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