KR100568452B1

KR100568452B1 - 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.

Info

Publication number: KR100568452B1
Application number: KR1020040076612A
Authority: KR
Inventors: 조민희; 황유상; 이병현
Original assignee: 삼성전자주식회사
Priority date: 2004-09-23
Filing date: 2004-09-23
Publication date: 2006-04-07
Also published as: US20060060945A1; US7473619B2; US7595251B2; US20090087962A1; KR20060027698A

Abstract

얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자를 제공한다. 일태양에 의하면, 상기 반도체 소자의 제조방법은 스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 준비하는 것을 구비한다. 상기 스크라이브 래인 영역 및 상기 셀영역 상에 식각저지 패턴 및 게이트 패턴을 각각 형성한다. 상기 식각저지 패턴 및 상기 게이트 패턴을 덮는 제1 층간절연막을 형성한다. 상기 스크라이브 래인 영역 및 상기 셀영역의 상기 제1 층간절연막 상에 예비 얼라인먼트 키 패턴 및 비트라인 패턴을 각각 형성한다. 상기 예비 얼라인먼트 키 패턴 및 상기 비트라인 패턴을 덮는 제2 층간절연막을 형성한다. 상기 식각저지 패턴이 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 패터닝하여 상기 스크라이브 래인 영역에 얼라인먼트 키 패턴을 형성함과 동시에, 상기 셀영역에 스토리지 노드 콘택 개구부를 형성한다.

얼라인먼트 키, 스토리지 노드, 메사, 트렌치, 단차

Description

얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자.{method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby}

도 1 내지 도 3은 종래 디램소자의 제조공정에 따른 얼라인먼트 키 형성과정을 나타낸 단면도들이다.

도 4 내지 도 9는 본 발명의 일실시예에 의한 얼라인먼트 키를 갖는 반도체 소자의 제조방법을 나타낸 단면도들이다.

도 10 내지 도 13은 본 발명의 다른 실시예에 의한 얼라인먼트 키를 갖는 반도체 소자의 제조방법을 나타낸 단면도들이다.

본 발명은 얼라인먼트 키(alignment key)를 구비하는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자에 관한 것으로, 특히 스토리지 노드 전극의 정렬을 위한 얼라인먼트 키를 구비하는 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자에 관한 것이다.

적층구조를 갖는 고집적 반도체 소자의 제조공정에 있어서 포토리소그래피 공정은 중요한 역할을 한다. 반도체 소자를 완성하기 위하여는 다수의 포토리소그래피 공정을 수행하게 되며 각각의 과정에서 층과 층간의 오정렬(misalignment)을 최소화하기 위하여는 포토마스크가 반도체기판 상에 정확하게 정렬될 것이 요구된다. 이를 위하여 상기 포토리소그래피 공정을 수행하기 전에 포토마스크와 반도체기판을 정렬시키는 과정이 필요하며 이러한 과정을 수행하기 위하여 반도체기판 상의 소정영역에 얼라인먼트 키가 형성된다. 알려진 바와 같이, 상기 얼라인먼트 키는 공정 단계들을 따라 메인 칩들 사이의 스크라이브 래인(scribe lane) 영역에 형성된다. 얼라인먼트 키를 형성하는 방법의 일예가 미국특허 제5,475,268호에 개시되어 있다.

한편, 초고집적 디램(DRAM)의 제조공정에 있어서, 비트라인의 폭이 감소함에 따라 상기 비트라인의 양측에 형성되는 스토리지 노드 콘택 플러그들간의 간격도 감소하게 된다. 따라서, 상기 스토리지 노드 콘택 플러그들과 접하는 스토리지 노드 전극들을 형성할 때, 상기 스토리지 노드 전극들은 상기 비트라인의 폭 방향을 따라 정확하게 정렬될 것이 요구된다. 상기 스토리지 노드 전극들이 상기 비트라인의 폭 방향을 따라 오정렬(misalign) 되는 경우에는 상기 스토리지 노드 전극들에 의하여 상기 비트라인의 양측에 형성된 스토리지 노드 콘택 플러그들간에 전기적인 브릿지(bridge)가 형성될 수 있다. 이러한, 상기 스토리지 노드 전극들의 오정렬을 방지하기 위하여는 상기 비트라인 형성시 상기 스크라이브 래인 영역 상부에 얼라인먼트 키를 형성한 후, 상기 비트라인과 동시에 형성된 상기 얼라인먼트 키(이하, '비트라인 키'라 한다.)를 사용하여 상기 스토리지 노드 전극들을 정렬시 키는 방법이 사용될 수 있다. 보다 구체적으로는, 상기 비트라인 및 상기 스토리지 노드 전극들이 순차적으로 형성된 결과물 상에 몰딩 절연막을 형성한다. 이후, 상기 몰딩 절연막을 패터닝하여 상기 스토리지 노드 전극들이 형성될 스토리지 노드 전극홀을 형성한다. 이때, 상기 절연막을 패터닝하기 위한 포토마스크를 상기 비트라인 키에 정렬시킴으로써 상기 스토리지 노드 전극들이 상기 비트라인의 폭 방향으로 오정렬되는 것을 최소화 할수 있다.

도 1 내지 도 3은 종래 디램소자의 제조공정에 따른 얼라인먼트 키 형성과정을 나타낸 단면도들이다. 도 1 내지 도 3은 반도체기판에 정의된 스크라이브 래인영역을 보여주는 단면도들이다.

도 1을 참조하면, 반도체기판(1) 상에 제1 층간절연막(3)이 형성된다. 상기 제1 층간절연막(3)은 도시되지 않은 상기 디램소자의 셀영역에도 함께 형성되며, 그 내부의 상기 셀영역 상에는 게이트 패턴들이 형성된다. 또한, 상기 게이트 패턴들 사이에는 비트라인 콘택 패드들 및 스토리지 노드 콘택 패드들이 형성된다. 이후, 상기 셀영역의 상기 제1 층간절연막(3) 상에는 비트라인을 형성하기 위한 도전막 증착 및 패터닝공정이 수행되는데, 이 과정에서 상기 스크라이브 래인 영역의 상기 제1 층간절연막(3) 상에 비트라인 키 패턴(5)이 동시에 형성된다.

도 2를 참조하면, 상기 비트라인 키 패턴(5)을 덮는 제2 층간절연막(7)을 형성한다. 한편, 상기 비트라인 키 패턴(5)을 스토리지 노드 전극홀 형성을 위한 얼라인먼트 키로 사용하는 경우에, 상기 스토리지 노드 전극홀을 형성하기 위하여 상기 제2 층간절연막(7) 상에 형성되는 몰딩 절연막 및 하드마스크 패턴은 스테퍼 내 의 얼라인 설비를 사용하여 광학적인 방법으로 상기 비트라인 키 패턴(5)을 인식하기 어렵게 한다. 특히, 상기 디램소자의 고집적화에 따라 상기 몰딩절연막의 두께가 증가하고, 상기 하드마스크 패턴으로써 낮은 광투과성을 갖는 비정질 탄소막 (amorphous carbon layer)이 사용되는 경우에 오정렬의 가능성은 더욱 커지게 된다. 따라서, 상기 셀영역에 스토리지 노드 콘택홀을 형성하기 위한 이방성 식각 공정시 상기 스크라이브 래인영역 상의 층간절연막들을 함께 식각하여 적절한 단차를 갖는 얼라인먼트 키를 형성하는 공정이 수행되고 있다. 즉, 상기 비트라인 키 패턴(5)은 상기 층간절연막들(3,7)에 대하여 높은 식각 선택비를 갖기 때문에 도 2에 도시된 바와 같은 얼라인먼트 키 패턴(9)이 형성된다. 이 과정에서, 상기 비트라인 키 패턴(5) 하부의 상기 제1 층간절연막(3)은 그 내부에 식각 종료층(etch stop layer)을 갖지 않기 때문에 상기 반도체기판(1)이 노출되도록 식각될 수 있다. 이 경우, 상기 얼라인먼트 키 패턴(9)에 의하여 형성된 단차(h1)은 과도하게 커질 수 있다.

도 3을 참조하면, 상기 얼라인먼트 키 패턴(9)를 형성한 후 상기 얼라인 키 패턴(9)이 형성된 상기 스크라이브 래인 영역을 덮는 제3 층간절연막(11)이 형성된다. 상기 셀영역의 상기 제3 층간절연막(11) 내에는 상기 스토리지 노드 전극을 포함하는 캐패시터가 형성된다. 상기 얼라인먼트 키 패턴(9) 상에 형성된 상기 제3 층간절연막(11)은 상기 얼라인먼트 키 패턴(9)에 의하여 형성된 단차(h1)의 영향을 받게 되어 광역 단차(global step difference;h2)를 갖게 된다. 그런데, 상기 얼라인먼트 키 패턴(9)에 의하여 형성된 단차(h1)이 도 2에 도시된 바와 같이 과도하게 큰 경우에는 상기 광역 단차(h2) 또한 커지게 된다. 이 경우, 상기 광역 단차(h2)는 상기 스크라이브 래인 영역과 인접하는 메인 칩영역에도 영향을 주게 되어 상기 메인 칩영역 상부에 형성된 상기 제3 층간절연막(11)의 평탄도를 불량하게 할 수 있다. 그 결과, 상기 제3 층간절연막(11) 상에 금속 배선을 형성하기 위한 포토리소그래피 공정을 수행하는 경우에 패턴 불량이 발생하는 등, 후속의 공정에 불리한 영향을 미칠 수 있다.

본 발명이 이루고자 하는 기술적 과제는 반도체기판의 스크라이브 래인영역에 형성되는 얼라인먼트 키의 형상을 조절하여 상기 얼라인먼트 키의 상부에 형성되는 절연막에 과도한 광역단차가 형성되는 것을 방지하는 데 있다.

본 발명의 일태양은 얼라인먼트 키를 구비하는 반도체 소자의 제조방법을 제공한다. 이 방법은 스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 스크라이브 래인 영역 및 상기 셀영역 상에 식각저지 패턴 및 게이트 패턴을 각각 형성한다. 상기 식각저지 패턴 및 상기 게이트 패턴을 덮는 제1 층간절연막을 형성한다. 상기 스크라이브 래인 영역 및 상기 셀영역의 상기 제1 층간절연막 상에 예비 얼라인먼트 키 패턴 및 비트라인 패턴을 각각 형성한다. 상기 예비 얼라인먼트 키 패턴 및 상기 비트라인 패턴을 덮는 제2 층간절연막을 형성한다. 상기 식각저지 패턴이 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 패터닝하여 상기 스크라이브 래인 영역에 얼라인먼트 키 패턴을 형성함과 동시에, 상기 셀영역에 스토리지 노드 콘택 개구부를 형성한다.

일 실시예에서, 상기 식각저지 패턴은 상기 게이트 패턴과 실질적으로 동일한 높이를 갖을 수 있다.

다른 실시에에서, 상기 식각저지 패턴은 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 적어도 하나의 물질막으로 이루어질 수 있다. 이 경우에 상기 시각저지 패턴은 폴리실리콘막으로 이루어지거나, 폴리실리콘막 및 실리콘 질화막의 적층막으로 이루어질 수 있다.

또 다른 실시예에서, 상기 예비 얼라인먼트 키 패턴은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴으로 형성될 수 있다. 이 경우에, 상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴일 수 있다.

또 다른 실시예에서, 상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함할 수 있다. 이 경우에, 상기 절연막 패턴은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다.

본 발명의 다른 태양은 다른 얼라인먼트 키를 구비하는 반도체 소자의 제조방법을 제공한다. 이 방법은 스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 준비하는 것을 포함한다. 상기 셀영역 상에 게이트 패턴을 형성한다. 상기 반도체기판의 전면 상에 상기 게이트 패턴을 덮는 하부 층간절연막을 형성한다. 상기 하부 층간절연막 상에 제1 층간절연막을 형성한다. 상기 스크라이브 래인 영역 및 상기 셀영역의 상기 제1 층간절연막 상에 예비 얼라인먼트 키 패턴 및 비트라인 패턴을 각각 형성한다. 상기 예비 얼라인먼트 키 패턴 및 상기 비트라인 패턴을 덮는 제2 층간절연막을 형성한다. 상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 하부 층간절연막을 패터닝하여 상기 스크라이브 래인 영역에 상기 예비 얼라인먼트 키 패턴에 의하여 한정된 폭을 갖는 얼라인먼트 키 트렌치를 형성함과 동시에, 상기 셀영역에 스토리지 노드 콘택 개구부를 형성한다.

일 실시예에서, 상기 얼라인먼트 키 트렌치는 약 2㎛ 내지 3㎛의 폭을 갖도록 형성될 수 있다.

본 발명의 또 다른 태양은 얼라인먼트 키를 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 포함한다. 상기 스크라이브 래인 영역 상에 식각저지 패턴이 배치된다. 상기 식각저지 패턴 상에 얼라인먼트 키 영역을 한정하도록 상기 식각저지 패턴의 소정영역을 노출시키는 층간절연막이 배치된다. 상기 얼라인먼트 키 영역의 상기 식각저지 패턴 상에 메사 구조를 갖고 차례로 적층된 층간 절연막 패턴 및 예비 얼라인먼트 키 패턴을 구비하는 얼라인먼트 키 패턴이 배치된다.

일 실시예에서, 상기 식각저지 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 적어도 하나의 물질막일 수 있다. 이 경우에, 상기 식각저지 패턴은 폴리실리콘막이거나, 폴리실리콘막 및 실리콘 질화막의 적층막일 수 있다.

다른 실시예에서, 상기 예비 얼라인먼트 키 패턴은 상기 셀영역의 상기 층간절연막 상에 형성된 비트라인 패턴과 동일 공정단계에서 형성될 수 있다.

또 다른 실시예에서, 상기 얼라인먼트 키 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴을 포함할 수 있다. 이 경우에, 상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴일 수 있다.

또 다른 실시예에서, 상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함할 수 있다. 이 경우에, 상기 절연막 패턴은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각선택비를 갖는 물질막일 수 있다.

본 발명의 또 다른 태양은 다른 얼라인먼트 키를 갖는 반도체 소자를 제공한다. 상기 반도체 소자는 스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 포함한다. 상기 스크라이브 래인 영역 상에 층간절연막이 배치된다. 상기 층간절연막 상에 예비 얼라인먼트 키 패턴이 상기 층간절연막을 노출시키는 상부 트렌치를 한정하도록 배치된다. 상기 상부 트렌치로 부터 상기 층간절연막 내부로 연장된 하부 트렌치가 상기 상부 트렌치와 함께 얼라인먼트 키 트렌치를 구성한다.

일 실시예에서, 상기 얼라인먼트 키 트렌치는 약 2㎛ 내지 3㎛의 폭을 갖을 수 있다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들 의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

도 4 내지 도 9는 본 발명의 일실시예에 의한 얼라인먼트 키를 갖는 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 4 내지 도 9에 있어서, 참조번호 "A"로 표시된 영역은 메인 칩 영역의 셀영역을 나타내고 참조부호 "B"로 표시된 영역은 스크라이브 래인 영역을 나타낸다.

도 4를 참조하면, 셀 영역(A)의 반도체기판(11) 내에 활성영역을 한정하는 소자분리막(12)이 형성된다. 상기 소자분리막(12)은 공지의 얕은 트렌치 분리 (shallow trench isolation) 공정에 의하여 형성될 수 있다. 상기 소자분리막 (12)을 갖는 상기 반도체기판(11)의 전면 상에 게이트 산화막, 게이트 도전막 및 게이트 캐핑막을 차례로 형성한다. 상기 게이트 산화막은 열산화막으로 형성될 수 있으며, 상기 게이트 도전막은 폴리실리콘막으로 형성될 수 있다. 또한, 상기 게이트 캐핑막은 실리콘 질화막으로 형성될 수 있다. 이후, 상기 셀영역(A) 상에 형성된 상기 게이트 캐핑막, 상기 게이트 도전막 및 상기 게이트 산화막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴들(21)을 형성한다. 이 경우에, 상기 게이트 패턴들(21)의 각각은 차례로 적층된 게이트 산화막(13), 게이트 도전막 패턴(15) 및 게이트 캐핑막 패턴(17)을 포함한다. 더 나아가, 상기 게이트 패턴들(21)의 각각은 그 들의 측벽을 덮는 게이트 스페이서들(19)을 더 포함할 수 있다. 한편, 상기 게이트 패턴들 (21)을 패터닝하기 위한 이방성식각 공정 중에 상기 스크라이브 래인 영역(B)은 포토레지스트 패턴과 같은 마스크 패턴에 의하여 보 호된다. 그 결과, 도 4에 도시된 바와 같이 상기 스크라이브 래인 영역(B) 상에는 식각저지 패턴(21′)이 형성된다. 상기 식각저지 패턴(21′)은 상기 게이트 패턴들(21)과 동일 공정단계에서 동일한 물질막으로 형성된다. 따라서, 상기 식각저지 패턴(21′)은 실질적으로 상기 게이트 패턴들(21)과 동일한 높이를 갖으며 동일한 물질막을 포함한다. 즉, 상기 식각저지 패턴(21′)은 열산화막(13′) 상에 형성된 하부막(15′) 및 상부막(17′)을 포함한다. 이 경우에, 상기 하부막(15′)은 상기 게이트 도전막 패턴(15)과 같은 폴리실리콘막으로 형성되고, 상기 상부막(17′)은 상기 게이트 캐핑막 패턴(17)과 같은 실리콘 질화막으로 형성될 수 있다.

다음으로, 상기 게이트 패턴들(21) 및 식각저지 패턴(21′)을 갖는 상기 반도체기판(11)의 전면 상에 하부 층간절연막(23)을 형성하고 공지의 자기정렬콘택 (self-align contact)기술을 사용하여 상기 게이트 패턴들(21) 사이에 도전성 패드들(25a,25b)을 형성한다. 상기 하부 층간절연막(23)은 고밀도플라즈마(High Density Plasma;HDP)산화막, 비피에스지(BoroPhosphoSilicate;BPSG)막 등과 같이 갭 채움(gap fill)특성이 우수한 실리콘 산화막으로 형성될 수 있다. 상기 도전성 패드들은 비트라인 콘택패드(25b) 및 스토리지 노드 콘택 패드들(25a)을 포함한다. 이 과정에서, 상기 식각저지 패턴(21′) 상에는 상기 도전성 패드들 (25a,25b)을 형성하기 위한 화학 기계적 연마(CMP)공정에서의 연마정도에 따라 상기 하부 층간절연막(23)이 소정두께 남거나 도 4에 도시된 바와 같이 모두 제거될 수 있다.

도 5를 참조하면, 상기 도전성 패드들(25a,25b)을 갖는 반도체기판(11)의 전면 상에 제1 층간절연막(27)을 형성한다. 상기 제1 층간절연막(27)은 실리콘 산화 막으로 형성될 수 있다. 이후, 상기 셀영역(A) 상의 상기 제1 층간절연막(27) 내에 상기 비트라인 콘택 패드(25b)와 전기적으로 접촉하는 비트라인 콘택 플러그 (27b)를 형성한다. 다음으로, 상기 제1 층간절연막(27)의 전면 상에 비트라인 도전막 및 비트라인 캐핑막을 차례로 형성한다. 상기 비트라인 도전막은 텅스텐막, 티타늄 질화막 또는 폴리실리콘막으로 형성될 수 있다. 또한, 상기 비트라인 캐핑막은 실리콘 질화막으로 형성될 수 있다. 이후, 포토공정 및 식각공정을 수행하여상기 비트라인 도전막 및 상기 비트라인 캐핑막을 차례로 패터닝하여 상기 셀영역 (A)에 상기 비트라인 콘택 플러그(27b)와 전기적으로 접촉하는 비트라인(29a) 및 비트라인 캐핑막 패턴(29b)를 형성한다. 이후, 실리콘 질화막을 사용한 스페이서 형성공정을 수행하여 상기 비트라인(29a) 및 상기 캐핑막 패턴(29b)의 측벽을 덮는 비트라인 스페이서(29c)를 형성한다. 상기 비트라인(29a), 상기 비트라인 캐핑막 패턴(29b) 및 상기 비트라인 스페이서(29c)는 비트라인 패턴(29)을 구성한다. 상기 비트라인 패턴(29)은 상기 게이트 패턴들(21)을 가로지르는 방향으로 형성된다.

한편, 상기 비트라인 패턴(29)을 형성하는 동안에 상기 스크라이브 래인 영역(B)의 상기 식각저지 패턴(21′) 상에는 동일한 공정들을 통하여 예비 얼라인먼트 키 패턴(29′)이 형성된다. 즉, 상기 예비 얼라인먼트 키 패턴(29′)은 도전막 패턴(29a′), 상기 도전막 패턴(29′)의 상부면을 덮는 절연성 캐핑막 패턴(29b′)을 포함한다. 또한, 상기 도전막 패턴(29′) 및 상기 절연성 캐핑막 패턴(29′)의 측벽을 덮는 절연성 스페이서(29c′)를 더 포함할 수 있다. 이 경우에, 상기 도전막 패턴(29′)은 상기 비트라인(29)과 동일한 물질막으로 형성되고, 상기 절연성 캐핑막 패턴(29b′)은 상기 비트라인 캐핑막 패턴(29b)과 동일한 물질막으로 형성된다. 또한, 상기 절연성 스페이서(29c′) 또한, 상기 비트라인 스페이서(29)와 동일한 물질막으로 형성된다.

도 6을 참조하면, 상기 비트라인 패턴(29) 및 상기 예비 얼라인먼트 키 패턴(29′)을 갖는 상기 반도체기판(11)의 전면 상에 제2 층간절연막(31)을 형성한다. 상기 제2 층간절연막(31)은 HDP 산화막 또는 BPSG 막 등과 같이 갭채움 특성이 우수한 실리콘 산화막으로 형성할 수 있다. 이후, 포토공정 및 이방성식각 공정을 수행하여 상기 제2 층간절연막(31) 및 상기 제1 층간절연막(27)을 패터닝하여 상기 스토리지 노드 전극 패드들(25a)을 노출시키는 스토리지 노드 콘택 개구부들 (31′)을 형성한다. 상기 스토리지 노드 콘택 개구부들(31′)은 상기 스토리지 노드 전극 패드들(25a) 각각에 대응되는 홀 형태를 갖도록 형성될 수 있다. 이와는 달리, 상기 스토리지 노드 콘택 개구부들(31′)은 상기 비트라인 패턴(29)을 가로지르는 라인 형태로 형성될 수 도 있다. 이 경우, 상기 스토리지 노드 콘택 개구부들(31′)이 홀 형태로 형성되는 경우 보다 포토 공정시 공정마진이 증가하게 되어 보다 용이하게 상기 스토리지 노드 콘택 개구부들 (31′)을 형성할 수 있다.

한편, 상기 셀영역(A)에 상기 스토리지 노드 콘택 개구부들(31′)을 형성하는 동안 상기 스크라이브 래인 영역(B)의 상기 제2 층간절연막(31) 및 상기 제1 층간절연막(27)도 함께 패터닝된다. 즉, 상기 스토리지 노드 콘택 개구부들(31′)을 형성하기 위한 포토공정시 상기 스크라이브 래인영역(B)의 상기 제2 층간절연막 (31) 상에는 얼라인키 영역(K)을 한정하는 마스크 패턴, 예를 들면 포토레지스트 패턴이 형성된다. 이후, 상기 스토리지 노드 콘택 개구부들(31′)을 형성하기 위한 식각 공정시 상기 마스크 패턴을 식각마스크로 사용하여 상기 스크라이브 래인 영역(B) 상의 상기 제2 층간절연막(31) 및 상기 제1 층간절연막(27)을 함께 식각한다. 그 결과, 상기 스크라이브 래인영역(B) 내에 메사구조(mesa structure)를 갖는 얼라인먼트 키 패턴(33)이 형성된다. 즉, 상기 예비 얼라인먼트 키 패턴(29′)은 상기 제1 층간절연막(27) 및 상기 제2 층간절연막(31)에 대하여 식각선택비를 갖는 물질막으로 형성된다. 따라서, 상기 예비 얼라인먼트 키 패턴(29′)에 의하여 보호된 부분의 상기 제1 층간절연막(27)은 제1 층간절연막 패턴(27′)으로 남게 된다. 또한, 상기 식각저지 패턴(21′)은 상술한 바와 같이 실리콘 산화막으로 형성된 상기 제1 층간절연막(27)에 대하여 식각선택비를 갖는 물질막으로 형성되므로 식각 종료층의 역할을 한다.

본 발명의 일실시예에 의하면, 상기 셀영역(A)에 상기 게이트 패턴(21)을 형성하는 동안 상기 스크라이브 래인(B) 영역에 상기 식각저지 패턴(21′)을 형성한다. 상기 게이트 패턴(21)은 통상적으로 층간절연막으로 사용되는 실리콘 산화막에 대하여 식각 선택비를 갖는 물질막으로 형성되므로 상기 식각저지 패턴(21′) 또한 실리콘 산화막에 대한 식각 선택비를 갖는 물질막으로 형성된다. 그 결과, 상기 얼라인먼트 키 패턴(29′)에 의하여 형성된 단차(h3)가 과도하게 커지는 것을 방지할 수 있게 된다.

도 7을 참조하면, 상기 스토리지 노드 콘택 개구부들(31′) 및 상기 얼라인먼트 키 패턴(33)을 갖는 상기 반도체기판의 전면 상에 상기 스토리지 노드 콘택 개구부들(31′)을 채우도록 폴리실리콘과 같은 도전막을 형성한다. 이후, 상기 제 2 층간절연막(31)이 노출될 때 까지 상기 도전막을 평탄화시키어 상기 스토리지 노드 콘택 개구부들(31′) 내에 스토리지 노드 콘택 플러그들(33)을 형성한다. 상기 도전막은 CMP 공정에 의하여 평탄화될 수 있다. 한편, 도면에는 도시하지 않았지만 상기 스크라이브 래인 영역(B) 상에도 상기 도전막이 얇은 두께로 콘포말하게 형성될 수 있다.

이와는 달리, 상술한 바와 같이 상기 스토리지 노드 콘택 개구부들(31′)이 상기 비트라인 패턴(29)을 가로지르는 라인 형태를 갖도록 형성된 경우에는 상기 평탄화 공정은 상기 비트라인 캐핑막(29b)이 노출되도록 수행될 수 있다.

즉, 도 8을 참조하면, 도 6에 도시된 상기 스토리지 노드 콘택 개구부들(31′)을 채우는 도전막을 형성한 후에, 상기 비트라인 캐핑막(29b)이 노출될 때 까지 상기 도전막 및 상기 제2 층간절연막(31)을 평탄화 시킨다. 상기 도전막 및 상기 제2 층간절연막(31)은 CMP공정 또는 전면 이방성식각 공정에 의하여 평탄화 될 수 있다. 그 결과, 라인 형태를 갖는 상기 스토리지 노드 콘택 개구부들(31′)을 채우는 상기 도전막은 상기 비트라인 패턴(29)에 의하여 서로 전기적으로 분리되며 상기 스토리지 노드 콘택 패드(25a)들 각각과 접촉하는 스토리지 노드 콘택 플러그들(31′)이 형성된다. 이 과정에서, 상기 스크라이브 래인 영역(B)의 상기 제2 층간절연막(31) 또한 평탄화되어 그 두께가 감소하게 된다.

도 9를 참조하면, 상기 스토리지 노드 콘택 플러그들(33)이 형성된 반도체 기판의 전면 상에 식각방지막(35)를 형성한다. 상기 식각방지막(35)은 실리콘 질 화막으로 형성될 수 있다. 이후, 통상의 공정들을 수행하여 상기 스토리지 노드 콘택 플러그들(33)과 전기적으로 접촉하는 스토리지 노드 전극들(37)을 형성한다. 즉, 상기 식각방지막(35) 상에 몰딩 절연막(도시하지 않음)을 형성하고 포토공정 및 식각공정을 수행하여 상기 몰딩 절연막을 패터닝하여 상기 스토리지 노드 전극들(37)이 형성될 스토리지 노드 전극홀들을 형성한다. 이 때, 상기 몰딩 절연막을 패터닝하기 위한 포토공정시 상기 얼라인먼트 키 패턴(33)을 사용하여 상기 반도체 기판과 포토마스크를 정렬시킨다. 그 결과, 상기 스토리지 노드 전극홀들 내에 형성되는 상기 스토리지 노드 전극들이 상기 비트라인 패턴(29)의 폭방향을 따라 정확하게 정렬될 수 있게 된다. 상기 몰딩 절연막은 상기 스토리지 노드 전극들(37)을 형성 한후 습식식각과 같은 공정을 통하여 제거된다.

이후, 통상의 공정을 수행하여 캐패시터를 형성 한 후 상기 캐패시터를 덮는 상부 층간절연막을 상기 반도체기판의 전면 상에 형성한다. 본 발명의 일실시예에 의하면 상기 식각저지 패턴(21′)에 의하여 상기 얼라인먼트 키 패턴(33)의 단차가 과도하게 커지는 것을 방지할 수 있다. 따라서, 상기 상부 층간절연막 상에 형성되는 단차 또한 감소시킬 수 있게 되어 금속 공정등의 후속 공정이 보다 안정적으로 수행될 수 있다.

이하, 도 9를 다시 참조하여 본 발명의 일실시예에 의한 얼라인먼트 키 를 갖는 반도체소자를 설명하기로 한다.

도 9를 참조하면, 반도체기판(11)에 셀영역(A) 및 스크라이브 래인영역(B)이 정의된다. 상기 스크라이브 래인영역(B) 상에 식각저지 패턴(21′)이 배치된다. 상기 식각저지 패턴(21′)은 그 상부에 배치될 층간절연막들에 대하여 식각선택비를 갖는 적어도 하나의 물질막으로 이루어질 수 있다. 이 경우에, 상기 식각저지 패턴(21′)은 폴리실리콘막으로 이루어지거나, 폴리실리콘막 및 실리콘막 질화막의 적층막으로 이루어질 수 있다. 상기 식각저지 패턴(21′)은 상기 셀영역(A)에 배치되는 게이트 패턴들(21)과 동일한 포토 공정 및 식각 공정을 통하여 상기 반도체기판(11)상의 동일 레벨에 형성될 수 있다.

상기 식각저지 패턴(21′) 상에는 상기 식각저지 패턴(21′)의 소정영역을 노출시키는 층간절연막이 배치된다. 상기 층간절연막은 상기 식각저지 패턴(21′) 상에 차례로 적층된 제1 층간절연막(27) 및 제2 층간절연막(31)을 포함할 수 있다. 상기 제1 층간절연막(27) 및 상기 제2 층간절연막(31)은 실리콘 산화막일 수 있다. 상기 제1 층간절연막(27) 및 상기 제2 층간절연막(31)에 의하여 노출된 영역은 얼라인먼트 키 영역(K)으로써 제공된다. 상기 얼라인먼트 키 영역(K)의 상기 식각저지 패턴(21′) 상에는 메사 구조를 갖는 얼라인먼트 키 패턴(33)이 배치된다. 상기 얼라인먼트 키 패턴(33)은 상기 식각저지 패턴(21′) 상에 차례로 적층된 제1 층간절연막 패턴(27′) 및 예비 얼라인먼트 키 패턴(29′)을 포함한다.

상기 예비 얼라인먼트 키 패턴(29′)은 상기 셀영역(A)의 상기 제2 층간절연막(31) 상에 형성되는 비트라인 패턴(29)과 동일 공정단계에서 형성된다. 상기 예비 얼라인먼트 키 패턴(29′)은 상기 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴(29a′)을 포함한다. 더 나아가, 상기 예비 얼라인먼트 키 패턴(29′)은 상기 도전막 패턴(29a′)의 상부면을 덮는 절연성 캐핑막 패턴(29b′) 및, 상기 도 전막 패턴 및 상기 절연성 캐핑막 패턴(29b′)의 측벽을 덮는 절연성 스페이서(29c′)를 더 포함할 수 있다. 이 경우에, 상기 도전막 패턴(29a′)은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴일 수 있다. 또한, 상기 절연성 캐핑막 패턴(29b′) 및 상기 절연성 스페이서(29c′)는 상기 층간절연막에 대하여 식각 선택비를 갖는 물질막, 예를 들어 실리콘 질화막일 수 있다.

상기 얼라인먼트 키 패턴(33)은 스토리지 노드 전극들을 형성시, 보다 구체적으로는 상기 스토리지 노드 전극이 그 내부에 형성될 스토리지 노드 전극 홀들을 형성하기 위한 포토공정시 상기 스토리지 노드 전극 홀들을 상기 비트라인 패턴 (29)의 폭방향으로 정렬시키기 위한 얼라인먼트 키로써 제공된다.

도 10 내지 도 13은 본 발명의 다른 실시예에 의한 얼라인먼트 키를 갖는 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 10 내지 도 13에 있어서, 참조번호 "A′"로 표시된 영역은 메인 칩 영역의 셀영역을 나타내고 참조부호 "B′"로 표시된 영역은 스크라이브 래인 영역을 나타낸다.

도 10을 참조하면, 셀 영역(A′)의 반도체기판(11) 내에 활성영역을 한정하는 소자분리막(12)이 형성된다. 상기 소자분리막(12)을 갖는 상기 반도체기판(11) 의 전면 상에 게이트 산화막, 게이트 도전막 및 게이트 캐핑막을 차례로 형성한다. 이후, 포토 및 식각공정을 사용하여 상기 게이트 캐핑막, 게이트 도전막 및 상기 게이트 산화막을 차례로 패터닝하여 상기 활성영역을 가로지르는 게이트 패턴들 (21)을 형성한다. 상기 식각공정시 상기 스크라이브 래인 영역(B′) 상에 형성된 상기 게이트 캐핑막 및 게이트 도전막은 제거된다. 또한, 상기 게이트 산화막 또 한 제거될 수 있다. 이 경우에, 상기 스크라이브 래인 영역(B′)의 반도체기판 (11)의 표면이 노출될 수 있다. 이후, 상기 게이트 패턴들(21)을 갖는 상기 반도체기판(11)의 전면 상에 하부 층간절연막(23)을 형성한다. 상기 하부 층간절연막 (23)은 고밀도플라즈마(High Density Plasma;HDP) 산화막, 비피에스지(BoroPhospho Silicate;BPSG)막 등과 같이 갭 채움(gap fill)특성이 우수한 실리콘 산화막으로 형성될 수 있다. 이후, 공지의 자기정렬콘택 (self-align contact)기술을 사용하여 상기 게이트 패턴들(21) 사이에 도전성 패드들(25a,25b)을 형성한다. 상기 도전성 패드들은 비트라인 콘택 패드(25b) 및 스토리지 노드 콘택 패드들(25a)을 포함한다. 한편, 도 10에서는 상기 스크라이브 래인 영역(B′) 상에 형성된 상기 하부 층간절연막(23)의 두께가 상기 게이트 패턴들(21)의 높이에 대응되는 것으로 도시되었다. 그러나, 상기 하부 층간절연막(23)은 상기 셀영역(A′)상에 조밀하게 형성된 게이트 패턴들(21)에 기인하여 상기 셀영역(A′)과 상기 스크라이브 래인 영역(B′)에서 서로 다른 두께를 갖도록 형성될 수 있다. 즉, 상기 하부 층간절연막(23)은 상기 셀영역(A′) 상에서 보다, 상기 스크라이브 래인 영역(B′) 상에서 더 작은 두께를 갖도록 형성될 수 있다. 따라서, 이후의 공정에서 상기 하부 층간절연막(23) 상에 형성되는 막들 또한 상기 스크라이브 래인 영역(B′) 상에서 상기 셀영역(A′) 상에서 보다 낮은 레벨에 위치할 수 있다.

다음으로, 상기 도전성 패드들(25a,25b)을 갖는 상기 반도체기판(11)의 전면상에 제1 층간절연막(27)을 형성한다. 이후, 상기 셀영역(A′) 상의 상기 제1 층간절연막(27) 내에 상기 비트라인 콘택 패드(25b)와 전기적으로 접촉하는 비트라인 콘택 플러그(27b)를 형성한다.

도 11을 참조하면, 상기 제1 층간절연막(27)의 전면 상에 비트라인 도전막 및 비트라인 캐핑막을 차례로 형성한다. 이후, 도 5에서 설명된 바와 같은 공정을 수행하여 상기 셀영역(A′)의 상기 제1 층간절연막(27) 상에 상기 비트라인 콘택 플러그(27b)와 전기적으로 접촉하는 비트라인 패턴(29)을 형성한다. 한편, 상기 비트라인 패턴(29)을 형성하는 동안에 상기 스크라이브 래인 영역(B)의 상기 식각저지 패턴(21′) 상에는 동일한 공정들을 통하여 예비 얼라인먼트 키 패턴(129′)이 형성된다. 이 때, 상기 예비 얼라인먼트 키 패턴(129′)에 의하여 상기 제1 층간절연막(27)의 소정영역을 노출시키는 상부 트렌치들(130a)이 한정된다.

도 12를 참조하면, 상기 비트라인 패턴(29) 및 상기 예비 얼라인먼트 키 패턴(129′)을 갖는 상기 반도체기판(11)의 전면 상에 제2 층간절연막(31)을 형성한다. 이후, 포토공정 및 식각공정을 수행하여 상기 제2 층간절연막(31) 및 상기 제1 층간절연막(27)을 패터닝하여 상기 스토리지 노드 콘택 패드들(25a)을 노출시키는 스토리지 노드 콘택 개구부들(31′)를 형성한다. 상술한 바와 같이 상기 스토리지 노드 콘택 개구부들(31′)은 홀 형태를 갖도록 형성되거나, 상기 비트라인 패턴(29)을 가로지르는 라인 형태를 갖도록 형성될 수 있다.

한편, 이 과정에서 상기 스크라이브 래인 영역(B′)은 마스크 패턴의 적용이 없이 식각환경에 노출된다. 그 결과, 상기 스크라이브 래인 영역(B′) 상에 형성된 상기 제2 층간절연막(31)은 제거되며 상기 제1 층간절연막(27) 및 상기 하부 층간절연막(23) 또한 식각된다. 통상적으로, 상기 비트라인 패턴(29)을 구성하는 물 질막들은 층간절연막으로 사용되는 실리콘 산화막에 대하여 식각선택비를 갖는 막들로 형성된다. 따라서, 상기 비트라인 패턴(29)과 동시에 형성되는 상기 예비 얼라인먼트 키 패턴(129′) 또한, 상기 층간절연막들에 대하여 식각선택비를 갖는다. 따라서, 상기 제2 층간절연막(31) 상에 형성된 상기 예비 얼라인먼트 키 패턴(129′)은 식각마스크의 역할을 수행한다. 그 결과, 상기 제1 층간절연막(27) 및 상기 하부 층간절연막(23) 내에 상기 상부 트렌치들(130a)와 정렬된 하부 트렌치들 (130b)이 형성된다. 상기 하부 트렌치들(130b)는 상기 상부 트렌치들(130a)과 함께 얼라인먼트 키 트렌치들(130)을 구성한다. 한편, 상기 하부 층간절연막(23) 및 상기 제1 층간절연막(27) 내에는 식각종료층이 존재하지 않는다. 따라서, 상기 하부 트렌치들(130b)들은 도 12에 도시된 바와 같이 상기 반도체기판(11)을 노출시키도록 형성될 수 있다.

상기 얼라인먼트 키 트렌치들(130)의 폭(D)은 후속의 스토리지 노드 콘택홀 형성 공정에서 상기 얼라인먼트 키 트렌치들(130)을 갖는 상기 스크라이브 래인 영역(B) 상에 형성되는 몰딩 절연막의 두께를 고려하여 결정될 수 있다. 즉, 상기 몰딩 절연막 상부면에 얼라인 공정을 위한 충분한 단차가 형성될 수 있어야 한다. 또한, 상기 얼라인먼트 키 트렌치들(130)의 폭(D)은 캐패시터 형성공정을 수행한 후 금속 배선을 형성하기 위하여 상기 반도체기판의 상부에 형성되는 상부 층간절연막 상에 과도한 단차가 형성되지 않도록 조절되는 것이 바람직하다. 상기 얼라인먼트 키 트렌치들(130)의 폭(D)은 상기 예비 얼라인먼트 키 패턴(129′)을 형성하기 위한 포토공정시에 결정될 수 있다. 본 발명에서, 상기 얼라인먼트 키 트렌 치들(130)은 약 2㎛ 내지 3㎛의 폭(D)을 갖는 것이 바람직하다.

상기 스토리지 노드 콘택 개구부들(31′) 및 상기 얼라인먼트 키 트렌치들 (130)을 형성한 후에, 상기 스토리지 노드 콘택 개구부들(31′)을 채우는 도전막, 예를들어 폴리실리콘막을 형성한다. 이후, 상기 제2 층간절연막(31)이 노출되도록 상기 도전막을 평탄화 시켜 상기 스토리지 노드 콘택 개구부들 (31′) 내에 스토리지 노드 콘택 플러그들(33)을 형성한다. 한편, 상기 스토리지 노드 콘택 개구부들 (31′)이 라인형태를 갖도록 형성된 경우에는 도 13에 도시된 바와 같이 상기 스토리지 노드 콘택 플러그들(33) 간의 전기적인 분리를 위하여 상기 평탄화 공정은 상기 비트라인 패턴(29)이 노출되도록 수행될 수 있다. 이후, 도 9에서 설명에서 설명된 바와 같이 상기 셀영역(A′)에 스토리지 노드 전극을 형성하기 위한 공정들이 수행될 수 있다.

이하, 도 13을 참조하여 본 발명의 다른 실시예에 의한 얼라인먼트 키를 갖는 반도체 소자를 설명하기로 한다.

도 13을 참조하면, 반도체기판(11)에 셀영역(A′) 및 스크라이브 래인영역(B′)이 정의된다. 상기 셀 영역(A′) 및 스크라이브 래인영역(B′)의 상기 반도체기판(11) 상에 층간절연막이 배치된다. 상기 층간절연막은 상기 반도체기판(11) 상에 차례로 적층된 하부 층간절연막(23) 및 제1 층간절연막(27)을 포함한다. 상기 셀영역(A′)의 상기 하부 층간절연막(23) 에는 게이트 패턴들(21)이 배치된다. 또한, 상기 게이트 패턴들(21) 사이에는 공지의 자기정렬 콘택기술에 의하여 형성된 도전성 패드들(25a,25b)이 배치된다. 상기 도전성 패드들(25a,25b)은 비트라인 콘택 패드(25b) 및 스토리지 노드 콘택 패드들(25a)을 포함한다. 상기 셀영역(A′)의 상기 제1 층간절연막(27) 내에는 상기 비트라인 콘택 패드(25b)와 전기적으로 접촉하는 비트라인 콘택 플러그(27b)가 배치된다.

상기 스크라이브 래인 영역(B′)의 상기 제1 층간절연막(27) 상에는 소정의 폭을 갖는 상부 트렌치들(130a)을 한정하는 예비 얼라인먼트 키 패턴(129′)이 배치된다. 상기 예비 얼라인먼트 키 패턴(129′)은 상기 하부 층간절연막(23) 및 상기 제1 층간절연막(27)에 대하여 식각선택비를 갖는 도전막 패턴(129a′)을 포함 한다. 더 나아가, 상기 예비 얼라인먼트 키 패턴(129′)은 상기 도전막 패턴(129a′)의 상부면을 덮는 절연성 캐핑막 패턴(129b′) 및, 상기 도전막 패턴(129a′) 및 상기 절연성 캐핑막 패턴(129b′)의 측벽을 덮는 절연성 스페이서(129c′)를 더 포함할 수 있다. 이 경우에, 상기 도전막 패턴(129a′)은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴일 수 있다. 또한, 상기 절연성 캐핑막 패턴(129b′) 및 상기 절연성 스페이서(129c′)는 상기 하부 층간절연막(23) 및 제1 층간절연막(27)에 대하여 식각 선택비를 갖는 물질막, 예를 들어 실리콘 질화막일 수 있다. 한편, 상기 셀 영역(A′)의 상기 제1 층간절연막(27) 상에는 상기 비트라인 콘택 플러그(27b)와 전기적으로 접촉하는 비트라인 패턴(29)이 배치된다. 상기 비트라인 패턴(29)은 상기 게이트 패턴들(21)을 가로지르는 방향으로 배치될 수 있다. 상기 예비 얼라인먼트 키 패턴(129′) 및 상기 비트라인 패턴(29)은 동일 공정단계에서 동일한 물질막을 사용하여 형성된다.

상기 제1 층간절연막(27) 및 상기 하부 층간절연막(23) 내에는 상기 상부 트 렌치들(130a)로 부터 각각 연장된 하부 트렌치들(130b)이 배치된다. 상기 하부 트렌치들(130b)은 상기 상부 트렌치들(130a)과 함께 얼라인먼트 키 트렌치들(130)을 구성한다. 상기 얼라인먼트 키 트렌치들(130)은 도 13에 도시된 바와 같이 상기 반도체기판(11)을 노출시킬 수 있다. 이때, 상기 얼라인먼트 키 트렌치들(130)은 약 2㎛ 내지 3㎛의 폭(D)을 갖는 것이 바람직하다. 상기 얼라인먼트 키 트렌치들 (130)은 스토리지 노드 전극들을 형성시, 보다 구체적으로는 상기 스토리지 노드 전극이 그 내부에 형성될 스토리지 노드 전극 홀들을 형성하기 위한 포토공정시 상기 스토리지 노드 전극 홀들을 상기 비트라인 패턴(29)의 폭방향으로 정렬시키기 위한 얼라인먼트 키로써 제공된다.

상술한 바와 같이 본 발명에 의하면, 반도체기판의 스크라이브 래인영역에 형성되는 얼라인먼트 키의 단차 또는 형상을 조절하여 상기 얼라인먼트 키의 상부에 형성되는 절연막에 과도한 광역 단차가 형성되는 것을 방지할 수 있다.

Claims

스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 준비하고,

상기 스크라이브 래인 영역 및 상기 셀영역 상에 식각저지 패턴 및 게이트 패턴을 각각 형성하고,

상기 식각저지 패턴 및 상기 게이트 패턴을 덮는 제1 층간절연막을 형성하고,

상기 스크라이브 래인 영역 및 상기 셀영역의 상기 제1 층간절연막 상에 예비 얼라인먼트 키 패턴 및 비트라인 패턴을 각각 형성하고,

상기 예비 얼라인먼트 키 패턴 및 상기 비트라인 패턴을 덮는 제2 층간절연막을 형성하고,

상기 식각저지 패턴이 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 패터닝하여 상기 스크라이브 래인 영역에 얼라인먼트 키 패턴을 형성함과 동시에, 상기 셀영역에 스토리지 노드 콘택 개구부를 형성하는 것을 포함하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 식각저지 패턴은 상기 게이트 패턴과 실질적으로 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 식각저지 패턴은 상기 제1 층간절연막에 대하여 식각선택비를 갖는 적어도 하나의 물질막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
제 3 항에 있어서,

상기 식각저지 패턴은 폴리실리콘막으로 이루어지거나, 폴리실리콘막 및 실리콘 질화막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 5 항에 있어서,

상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
제 5 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함하되, 상기 절연막은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 7 항에 있어서,

상기 절연막 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서,

상기 얼라인먼트 키 패턴은 상기 식각저지 패턴 상으로 돌출된 메사 구조를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
스크라이브 래인 영역 및 셀영역을 갖는 반도체기판을 준비하고,

상기 셀영역 상에 게이트 패턴을 형성하고,

상기 반도체기판의 전면 상에 상기 게이트 패턴을 덮는 하부 층간절연막을 형성하고,

상기 하부 층간절연막 상에 제1 층간절연막을 형성하고,

상기 스크라이브 래인 영역 및 상기 셀영역의 상기 제1 층간절연막 상에 예비 얼라인먼트 키 패턴 및 비트라인 패턴을 각각 형성하고,

상기 예비 얼라인먼트 키 패턴 및 상기 비트라인 패턴을 덮는 제2 층간절연 막을 형성하고,

상기 제2 층간절연막, 상기 제1 층간절연막 및 상기 하부 층간절연막을 패터닝하여 상기 스크라이브 래인 영역에 상기 예비 얼라인먼트 키 패턴에 의하여 한정된 폭을 갖는 얼라인먼트 키 트렌치를 형성함과 동시에, 상기 셀영역에 스토리지 노드 콘택 개구부를 형성하는 것을 포함하는 반도체 소자의 제조방법.
제 10 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 제1 층간절연막, 상기 제2 층간절연막및 상기 하부 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 11 항에 있어서,

상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
제 10 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함하되, 상기 절연막 패턴은 상기 제1 층간절연막, 상기 제2 층간절연막 및 상기 하부 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 13 항에 있어서,

상기 절연막 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 10 항에 있어서,

상기 얼라인먼트 키 트렌치는 상기 반도체기판을 노출시키도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
제 10 항에 있어서,

상기 얼라인먼트 키 트렌치는 약 2㎛ 내지 3㎛의 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
스크라이브 래인 영역 및 셀영역을 갖는 반도체기판;

상기 스크라이브 래인 영역 상에 배치된 식각저지 패턴;

상기 식각저지 패턴 상에 배치되어 얼라인먼트 키 영역을 한정하도록 상기 식각저지 패턴의 소정영역을 노출시키는 층간절연막; 및

상기 얼라인먼트 키 영역의 상기 식각저지 패턴 상에 메사 구조를 갖도록 배치되되, 차례로 적층된 층간 절연막 패턴 및 예비 얼라인먼트 키 패턴을 구비하는 얼라인먼트 키 패턴을 포함하는 반도체 소자.
제 17 항에 있어서,

상기 식각저지 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 적어도 하나의 물질막인 것을 특징으로 하는 반도체 소자.
제 18 항에 있어서,

상기 식각저지 패턴은 폴리실리콘막 이거나, 폴리실리콘막 및 실리콘 질화막의 적층막인 것을 특징으로 하는 반도체 소자.
제 19 항에 있어서,

상기 식각저지 패턴은 상기 셀영역 상에 배치된 게이트 패턴과 동일 공정단계에서 형성되어 상기 게이트 패턴과 실질적으로 동일한 높이를 갖는 것을 특징으로 하는 반도체 소자.
제 17 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 셀영역의 상기 층간절연막 상에 형성되는 비트라인 패턴과 동일 공정단계에서 형성되는 것을 특징으로 하는 반도체 소자.
제 21 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
제 22 항에 있어서,

상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴인 것을 특징으로 하는 반도체 소자.
제 22 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함하되, 상기 절연막 패턴은 상기 제1 층간절연막 및 상기 제2 층간절연막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 반도체 소자.
제 24 항에 있어서,

상기 절연막 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
스크라이브 래인 영역 및 셀영역을 갖는 반도체기판;

상기 스크라이브 래인 영역 상에 배치된 층간절연막;

상기 층간절연막 상에 상기 층간절연막을 노출시키는 상부 트렌치를 한정도록 배치된 예비 얼라인먼트 키 패턴; 및

상기 상부 트렌치로 부터 상기 층간절연막 내부로 연장되어 상기 상부 트렌치와 함께 얼라인먼트 키 트렌치를 구성하는 하부 트렌치를 포함하는 반도체 소자.
제 26 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 셀영역의 상기 층간절연막 상에 형성되는 비트라인 패턴과 동일 공정단계에서 형성되는 것을 특징으로 하는 반도체 소자.
제 27 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
제 28 항에 있어서,

상기 도전막 패턴은 텅스텐막 패턴, 티타늄 질화막 패턴 또는 폴리실리콘막 패턴인 것을 특징으로 하는 반도체 소자.
제 28 항에 있어서,

상기 예비 얼라인먼트 키 패턴은 상기 도전막 패턴의 측벽 및 상부면을 덮는 절연막 패턴을 더 포함하되, 상기 절연막 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 물질막인 것을 특징으로 하는 반도체 소자.
제 30 항에 있어서,

상기 절연막 패턴은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
제 26 항에 있어서,

상기 얼라인먼트 키 트렌치는 약 2㎛ 내지 3㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자.