KR100277869B1 - 반도체 소자의 격리영역 형성방법 - Google Patents
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Abstract
본 발명은 표면의 평탄화를 이룰 수 있도록 하는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 반도체 기판상에 제 1 산화막과 제 1 질화막을 증착하는 단계와, 상기 제 1 질화막과 제 1 산화막을 선택적으로 제거하여 일정한 간격을 갖는 제 1 질화막 패턴과 제 1 산화막 패턴을 형성하는 단계와, 상기 제 1 질화막 패턴을 마스크로 이용하여 반도체 기판에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 제 2 산화막 및 제 2 질화막을 차례로 증착하는 단계와, 상기 제 1 질화막 패턴을 앤드 포인트로하여 상기 제 2 질화막과 제 2 산화막을 선택적으로 제거하여 평탄화를 실시하는 단계와, 상기 제 2 질화막 및 제 1 질화막 패턴을 마스크로 이용하여 상기 제 1 산화막 패턴과 동일한 높이가 되도록 상기 제 2 산화막을 선택적으로 제거하는 단계와, 상기 제 2 질화막 및 제 1 질화막 패턴 그리고 상기 제 1 산화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 표면의 평탄화를 이룰 수 있도록 하는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 ⅰ선 리소그래피에 있어서 초점심도는 약 0.5㎛이하의 패턴길이의 해상에서 급격하게 저하하고 있다. 특히 0.3~0.4㎛ 패턴의 해상에 관해서 초점심도는 1㎛를 벗어나고 있다.
한편 종래의 평탄화기술에 의한 평탄도에서는 단에서 수십 ㎛ 떨어진 장소가 본래 단차가 변하지 않는 높이로 두껍게 해져 있다.
그 결과 스텝퍼 노광 세트내에서 웨이퍼 표면의 고저가 초점심도를
일반적으로 소자의 고집적화, 미세화에 따라 다층배선 공정에는 평탄화 배선 형성을 목적으로 갭 필링(Gap Filling), 산화막 폴리싱(Polishing)(CMP 공정)이 필연적으로 대두되면서 배선층간막 형성뿐만 아니라 STI(Shallow Trench Isolation), 캡 필링 게이트 등과 같은 상당수의 공정에 CMP(Chemical Mechanical Polishing)를 적용하게 되었다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)을 열산화하여 표면에 산화막(12)을 형성하고, 상기 산화막(12)상에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 질화막(13)을 증착한다.
이어, 상기 질화막(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13)과 산화막(12)을 선택적으로 제거하여 질화막 패턴(13a)과 산화막 패턴(12a)을 형성한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하고, 상기 질화막 패턴(13a)을 마스크로 이용하여 상기 반도체 기판(11)을 표면으로부터 선택적으로 제거하여 상기 반도체 기판(11)에 소정깊이를 갖는 트랜치(Trench)(15)를 형성한다.
도 1d에 도시한 바와 같이, 상기 트랜치(15)를 포함한 반도체 기판(11)의 전면에 절연막(16)을 증착한 후, 약 850℃ 온도에서 어닐공정을 실시한다.
여기서 상기 절연막은 TEOS(Tetra Ethyl Ortho Silicate) 산화막 또는 HDP(High Density Plasma) 산화막이다.
도 1e에 도시한 바와 같이, 상기 절연막(16)이 트랜치(15)의 내부에만 남도록 CMP 공정을 실시한다.
여기서 상기 CMP 공정시 상기 절연막(16)과 함께 질화막 패턴(13a)도 함께 선택적으로 식각된다.
한편, 상기 CMP 공정시 잔류막 두께를 감지하여 제어할 수 있는 방법은 각 장치사(CMP 장치사)별로 개발중이나 잔류막 두께를 감지하여 CMP공정의 시간을 제어할 수 있어도 마스크층인 질화막 패턴(13a)의 식각율과 절연막(16)의 식각율이 5배이상 차이가 난다(절연막이 질화막 보다 식각율이 빠르다).
도 1f에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 세정 및 습식식각 공정으로 실시하여 잔류된 질화막 패턴(13a) 및 산화막 패턴(12a)을 제거함으로써 STI 공정을 완료한다.
여기서 상기 CMP 공정시에 절연막(16)과 질화막 패턴(13a)의 식각율 차이로 인하여 STI(16a)가 그로브(Groove) 형태로 움푹파이는 디싱(Dishing)현상과 부분적으로 절연막(16)층에서 두께가 얇아지는 틴닝(Tinning)현상이 발생한다.
한편, 상기 디싱 현상은 질화막(또는 금속막) 연마시 콘택홀이나 트랜치를 메우는 절연막의 식각율이 빠르기 때문에 콘택홀이나 트랜치내부가 이상적인 종점 레벨보다 많이 연마되어 접시모양으로 파이는 현상이며, 상기 틴닝 형상은 산화막 연마시 밀집해 있는 질화막 패턴부의 식각율이 산화막 부위에 비해 느리기 때문에 패턴 전체가 이상적으로 종점 레벨 보다 많이 연마되어 얇아지는 현상이다.
이상에서와 같이 종래 기술의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, CMP 공정시 디싱 현상과 틴닝 현상으로 인하여 웨이퍼의 평탄화의 악조건으로 작용하여 이후 공정에서 소자의 불량과 배선의 단락 등이 발생하여 소자의 수율을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 웨이퍼의 평탄화를 이룩하여 소자의 수율을 향상시키도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 산화막
23 : 제 1 질화막 24 : 포토레지스트
25 : 트랜치 26 : 제 2 산화막
27 : 제 2 질화막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 반도체 기판상에 제 1 산화막과 제 1 질화막을 증착하는 단계와, 상기 제 1 질화막과 제 1 산화막을 선택적으로 제거하여 일정한 간격을 갖는 제 1 질화막 패턴과 제 1 산화막 패턴을 형성하는 단계와, 상기 제 1 질화막 패턴을 마스크로 이용하여 반도체 기판에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 반도체 기판의 전면에 제 2 산화막 및 제 2 질화막을 차례로 증착하는 단계와, 상기 제 1 질화막 패턴을 앤드 포인트로하여 상기 제 2 질화막과 제 2 산화막을 선택적으로 제거하여 평탄화를 실시하는 단계와, 상기 제 2 질화막 및 제 1 질화막 패턴을 마스크로 이용하여 상기 제 1 산화막 패턴과 동일한 높이가 되도록 상기 제 2 산화막을 선택적으로 제거하는 단계와, 상기 제 2 질화막 및 제 1 질화막 패턴 그리고 상기 제 1 산화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)을 열산화하여 표면에 제 1 산화막(22)을 형성하고, 상기 제 2 산화막(22)상에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 제 1 질화막(23)을 증착한다.
이어, 상기 제 1 질화막(23)상에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 포토레지스트(24)를 패터닝한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 상기 제 1 질화막(23)과 제 1 산화막(22)을 선택적으로 제거하여 제 1 질화막 패턴(23a)과 제 1 산화막 패턴(22a)을 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(24)를 제거하고, 상기 제 1 질화막 패턴(23a)을 마스크로 이용하여 상기 반도체 기판(21)을 표면으로부터 선택적으로 제거하여 상기 반도체 기판(21)에 소정깊이를 갖는 트랜치(Trench)(25)를 형성한다.
도 2d에 도시한 바와 같이, 상기 트랜치(25)를 포함한 반도체 기판(21)의 전면에 제 2 산화막(26)을 증착한 후, 약 850℃ 온도에서 어닐공정을 실시한다.
여기서 상기 산화막(26)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막 또는 HDP(High Density Plasma) 산화막이다.
이어, 상기 산화막(26)상에 LPCVD법으로 제 2 질화막(27)을 증착한다.
도 2e에 도시한 바와 같이, 상기 반도체 기판(21)에 CMP 공정을 실시하여 상기 제 1 질화막 패턴(23a)의 표면이 노출되도록 상기 제 2 질화막(27) 및 제 2 산화막(26)을 폴리싱(Polishing)한다.
이때 상기 CMP 공정은 2단계로 나누어 실시하는데, 첫 번째 단계는 굴곡된 부위(Topography)를 평탄화하기 위하여 느린 속도와 높은 압력에서 폴리싱을 실시하고, 두 번째 단계는 균일한 폴리싱을 위한 빠른 속도와 낮은 압력에서 상기 제 1 질화막 패턴(23a)을 에칭 앤드 포인트(Etching And Point)하여 폴리싱을 실시한다.
이어, 상기 2단계의 CMP 공정을 실시한 후 오버 폴리싱(Over Polishing)을 실시하여 상기 제 1 질화막 패턴(23a)을 표면으로부터 소정두께 만큼 선택적으로 제거한다.
도 2f에 도시한 바와 같이, 상기 제 2 질화막(27) 및 제 1 질화막 패턴(23a)을 마스크로 이용하여 상기 제 2 산화막(26)을 상기 제 1 산화막 패턴(22a)의 표면과 동일한 높이가 되도록 선택적으로 제거한다.
도 2g에 도시한 바와 같이, 상기 반도체 기판(21)에 세정 공정 및 습식식각 공정을 실시하여 잔류된 제 2 질화막(27) 및 제 1 질화막 패턴(23a) 그리고 제 1 산화막 패턴(22a)을 제거함으로써 STI 공정을 완료한다.
여기서 상기 제 2 산화막(26)은 상기 제 1 산화막 패턴(22a)이 제거될 때 소정부분이 함께 제거되어 상기 반도체 기판(21)의 표면과 동일높이가 된다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 형성방법에 있어서 후세정공정에서 유발되는 디싱 현상 및 틴닝 현상 등의 평탄화 공정에서 야기되는 문제점을 해결함으로써 소자의 불량과 배선의 단락을 방지할 수 있기 때문에 전체적인 소자의 수율을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 기판상에 제 1 산화막과 제 1 질화막을 증착하는 단계;상기 제 1 질화막과 제 1 산화막을 선택적으로 제거하여 일정한 간격을 갖는 제 1 질화막 패턴과 제 1 산화막 패턴을 형성하는 단계;상기 제 1 질화막 패턴을 마스크로 이용하여 반도체 기판에 소정깊이를 갖는 트랜치를 형성하는 단계;상기 트랜치를 포함한 반도체 기판의 전면에 제 2 산화막 및 제 2 질화막을 차례로 증착하는 단계;상기 제 1 질화막 패턴을 앤드 포인트로하여 상기 제 2 질화막과 제 2 산화막을 선택적으로 제거하여 평탄화를 실시하는 단계;상기 제 2 질화막 및 제 1 질화막 패턴을 마스크로 이용하여 상기 제 1 산화막 패턴과 동일한 높이가 되도록 상기 제 2 산화막을 선택적으로 제거하는 단계;상기 제 2 질화막 및 제 1 질화막 패턴 그리고 상기 제 1 산화막 패턴을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 1 항에 있어서,상기 평탄화 공정은 2단계로 나누어 실시함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
- 제 2 항에 있어서,상기 평탄화 공정에서 첫 번째 단계는 굴곡된 부위를 평탄화하기 위하여 느린 속도와 높은 압력에서 폴리싱을 실시하고, 두 번째 단계는 균일한 폴리싱을 위한 빠른 속도와 낮은 압력에서 상기 제 1 질화막 패턴을 에칭 앤드 포인트로하여 폴리싱을 실시함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
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