CN104576539B - 半导体结构形成方法 - Google Patents

半导体结构形成方法 Download PDF

Info

Publication number
CN104576539B
CN104576539B CN201310504863.8A CN201310504863A CN104576539B CN 104576539 B CN104576539 B CN 104576539B CN 201310504863 A CN201310504863 A CN 201310504863A CN 104576539 B CN104576539 B CN 104576539B
Authority
CN
China
Prior art keywords
size
area
polysilicon layer
layer
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310504863.8A
Other languages
English (en)
Other versions
CN104576539A (zh
Inventor
宁先捷
王新鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310504863.8A priority Critical patent/CN104576539B/zh
Publication of CN104576539A publication Critical patent/CN104576539A/zh
Application granted granted Critical
Publication of CN104576539B publication Critical patent/CN104576539B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体结构形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域；执行若干工艺步骤在所述半导体衬底上形成若干功能器件；所述功能器件具有核心尺寸，所述核心尺寸涉及第一尺寸与第二尺寸，其中第一尺寸为功能器件子单元尺寸，第二尺寸为功能器件另一子单元尺寸；执行第一工艺步骤获得所述第一尺寸，所述第一尺寸在第一区域和第二区域具有差异；执行第二工艺步骤获得所述第二尺寸，所述第二尺寸在第一区域和第二区域具有差异，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。本发明形成的半导体结构数据保持能力和耦合率高。

Description

半导体结构形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来快闪存储器（flash memory）的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
在各种各样的快闪存储器件中，基本分为两种类型：叠栅器件和分栅器件。
叠栅器件的存储结构与常规MOS晶体管不同。常规的MOS晶体管的栅极（gate）和导电沟道间由栅极绝缘层隔开，一般为氧化层（oxide）；而叠栅器件的存储结构在控制栅（CG：control gate，相当于常规的MOS晶体管的栅极）与导电沟道间还多了一层物质，称之为浮栅（FG：floating gate）。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
但是，随着半导体制造工艺的发展，单位晶圆的表面会形成越来越多数量的快闪存储器，形成在晶圆不同位置的快闪存储器的均一性控制成为现在半导体制造的一个难点。
发明内容
本发明解决的问题是提供一种器件核心尺寸均一性高的半导体器件形成方法。
为解决上述问题，本发明提供一种半导体器件形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，其中第一区域和第二区域为不同位置的区域；执行若干工艺步骤在所述半导体衬底上形成若干功能器件，至少有部分所述功能器件位于第一区域，至少有部分所述功能器件位于第二区域；所述功能器件具有核心尺寸，所述核心尺寸涉及第一尺寸与第二尺寸，其中第一尺寸为功能器件子单元尺寸，第二尺寸为功能器件另一子单元尺寸；执行第一工艺步骤获得所述第一尺寸，所述第一尺寸在第一区域和第二区域具有差异；执行第二工艺步骤获得所述第二尺寸，所述第二尺寸在第一区域和第二区域具有差异，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
可选的，还包括：在执行第一工艺步骤获得所述第一尺寸，采用全局光学线宽测量获取所述第一尺寸在第一区域和第二区域差异，自动反馈后，执行第二工艺步骤获得所述第二尺寸。
可选的，当所述功能器件为快闪式存储器时，所述核心尺寸为控制栅多晶硅层底部到有源区表面的距离。
可选的，所述第一工艺步骤为浮栅多晶硅层平坦化工艺。
可选的，所述第一尺寸为平坦化后的浮栅多晶硅层的厚度。
可选的，所述第二工艺步骤为浅沟槽隔离结构凹陷工艺。
可选的，所述第二尺寸为执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离。
可选的，还包括：所述半导体表面具有第一介质层，所述半导体衬底内形成有若干浅沟槽隔离结构，若干浅沟槽隔离结构将半导体衬底隔离成若干区域，且所述浅沟槽隔离结构表面高于半导体衬底表面，被浅沟槽隔离结构隔离成若干区域为有源区。
可选的，还包括：在所述有源区的第一介质层表面和浅沟槽隔离结构表面沉积第一多晶硅层。
可选的，执行第一工艺，对所述第一多晶硅层进行平坦化直至暴露出浅沟槽隔离结构，形成浮栅多晶硅层。
可选的，执行第二工艺，减薄所述浅沟槽隔离结构，形成凹陷。
可选的，在所述浅沟槽隔离表面和浮栅多晶硅层表面形成第二介质层。
可选的，所述第二介质层为堆叠结构，所述第二介质层包括第一氧化硅层、形成在第一氧化层表面的氮化硅层、形成在氮化硅层表面的第二氧化硅层。
可选的，在所述第二介质层表面沉积第二多晶硅层，对所述第二多晶硅层进行平坦化，形成控制栅多晶硅层，其中，控制栅多晶硅层与有源区表面的距离为核心尺寸。
可选的，当所述功能器件为快闪式存储器时，所述核心尺寸为选择栅多晶硅层厚度。
可选的，还包括：形成在半导体衬底表面的第三介质层；形成在第三介质层表面的第三多晶硅层；形成在第三多晶硅层表面的第四介质层；形成在第四介质层表面的第四多晶硅层。
可选的，在所述第四多晶硅层表面形成第一光刻胶图形，所述第一光刻胶图形暴露出部分第四多晶硅层，以所述第一光刻胶图形为掩膜，执行第一工艺步骤，依次刻蚀第四多晶硅、第四介质层和部分厚度的第三多晶硅层，形成开口，所述第一工艺为等离子体刻蚀工艺，所述第一尺寸为刻蚀后的第三多晶硅层厚度。
可选的，在所述第四多晶硅层和第三多晶硅层表面覆盖第五多晶硅层。
可选的，在所述第五多晶硅层表面形成第二光刻胶图形，所述第二光刻胶图形开口位置与所述第一光刻胶图形不同，以所述第二光刻胶图形为掩膜，执行第二工艺步骤，依次刻蚀第五多晶硅层、第四多晶硅层、第四介质层、第三多晶硅层直至暴露出第三介质层，形成选择栅多晶硅层，第二工艺去除的第五多晶硅层厚度为第二尺寸。
可选的，所述第一区域为中间区域，所述第二区域为边缘区域。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的实施例选取半导体器件的核心尺寸，所述核心尺寸是影响半导体器件的良率的半导体器件尺寸，且所述半导体器件的核心尺寸是涉及第一尺寸和第二尺寸的，通过调节第一尺寸和第二尺寸，使得虽然第一尺寸和第二尺寸在晶圆的不同区域具有差异，但是，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
附图说明
图1为本发明一实施例的快闪存储器局部结构剖面示意图；
图2至图7为本发明半导体结构形成方法的第一实施例的过程剖面结构示意图；
图8至图11为本发明半导体结构形成方法的第二实施例的过程剖面结构示意图。
具体实施方式
由背景技术可知，随着半导体制造工艺的发展，单位晶圆的表面会形成越来越多数量的快闪存储器，形成在晶圆不同位置的快闪存储器的均一性控制成为现在半导体制造的一个难点。
对此，进一步的研究发现：随着现在半导体制造采用更大尺寸的晶圆(例如300mm、450mm)，单一半导体工艺在晶圆不同位置的尺寸均一性控制非常困难，以等离子体刻蚀工艺为例，采用等离子体刻蚀刻蚀同一多晶硅层，刻蚀后不同区域的多晶硅层差异会在±150埃左右，以晶圆的边缘区域和中间区域为例，中间区域的多晶硅层厚度与边缘区域的多晶硅层厚度差可能会达到300埃；导致后续形成的器件均一性非常差，器件良率低下。
针对上述研究结果，有一种解决途径为：在同一半导体工艺中采用两次或两次以上的工艺，两次或两次以上的工艺形成的形貌互相补偿；还以等离子体刻蚀工艺为例：采用等离子体刻蚀刻蚀同一多晶硅层时，人为将一次刻蚀工艺分成2次刻蚀，在第一次刻蚀时刻蚀部分厚度，第二次刻蚀时刻蚀剩余厚度，第一次刻蚀和第二次刻蚀时形貌互补，从而使得两次刻蚀得到的尺寸均一性佳。
另外一种解决途径为，采用两台或两台以上的设备，两台或两台以上的设备的形成的形貌互相补偿；还以等离子体刻蚀工艺为例：采用等离子体刻蚀刻蚀同一多晶硅层时，人为将现有在一台等离子刻蚀设备中进行的工艺人为的分成2台设备，在第一台设备刻蚀部分厚度，第二台设备刻蚀剩余厚度，第一台设备刻蚀和第二台设备刻蚀时形貌互补，从而使得两次刻蚀得到的尺寸均一性佳。
但是，上述两者解决途径都需要增加额外的工艺步骤，导致生产成本上升。
针对上述研究结果，深入研究发现，并不是所有的尺寸都是影响半导体器件的良率的，本发明的实施例选取半导体器件的核心尺寸，所述核心尺寸是影响半导体器件的良率的半导体器件尺寸，且所述半导体器件的核心尺寸是涉及第一尺寸和第二尺寸的，通过调节第一尺寸和第二尺寸，使得虽然第一尺寸和第二尺寸在晶圆的不同区域具有差异，但是，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
还需要说明的是，第一尺寸和第二尺寸并非简单选择的，第一尺寸和第二尺寸的选择为：第一尺寸和第二尺寸的均一性要求对半导体器件的性能影响并不大，且能够通过第一尺寸和第二尺寸获得良好均一性的所述半导体器件的核心尺寸。
由于本实施例并非额外增加工艺步骤，是在原有工艺步骤的基础上选择涉及第一尺寸和第二尺寸的核心尺寸，并调节第一尺寸和第二尺寸在晶圆的不同区域构成补偿，从而在提高半导体器件性能的基础上节约了工艺步骤，同时提高了良率和生产效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
实施例1
请参考图1，图1为本发明一实施例的快闪存储器局部结构剖面示意图。
本发明一实施例的快闪存储器包括：半导体衬底10；形成在半导体衬底10内的浅沟槽隔离结构11，所述浅沟槽隔离结构11的顶面高于所述半导体衬底10的表面；形成在所述半导体衬底10表面的第一栅介质层12；形成在所述第一栅介质层12表面的浮栅多晶硅层13，所述浮栅多晶硅层13的顶面高于所述浅沟槽隔离结构11的顶面；覆盖所述浮栅多晶硅层和浅沟槽隔离结构11的第二栅介质层14，所述第二栅介质层14为多层堆叠结构，例如为ONO结构（氧化硅层，位于氧化硅层表面的氮化硅层，位于氮化硅层表面的氧化硅层）；位于所述第二栅介质层14的表面的控制栅多晶硅层15。
针对上述实施例的快闪存储器进一步研究发现，尺寸D为影响快闪存储器的一个核心尺寸，D为控制栅多晶硅层15底部到有源区表面的距离。控制栅多晶硅层底部到有源区表面的距离能够影响快闪存储器的数据保持能力和耦合率，因此，需要非常严格的均一性。
而现有工艺很难通过简单工艺来实现均一性佳的控制栅多晶硅层底部到有源区表面的距离，即整片晶圆的不同位置的控制栅多晶硅层底部到有源区表面的距离差异不会超过10%。
针对上述问题，本发明提供本发明半导体结构形成方法的第一实施例，图2至图7为本发明半导体结构形成方法的第一实施例的过程剖面结构示意图，通过选择影响控制栅多晶硅层底部到有源区表面的距离的第一尺寸和第二尺寸，并控制第一尺寸和第二尺寸互相补偿，获得整体均一性佳的控制栅多晶硅层底部到有源区表面的距离。
请参考图2，提供半导体衬底100，所述半导体衬底100具有第一区域I和第二区域II，其中第一区域I和第二区域II为不同位置的区域。
所述半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底100还可以具有外延层或绝缘层上硅结构；所述半导体衬底100还可以是其它半导体材料，这里不再一一列举。
在本实施例中，所述第一区域I为半导体衬底100的中间位置，所述第二区域II为半导体衬底100的边缘位置。需要说明的是，在其他实施例中，第一区域I和第二区域II可以为半导体衬底100任意的不同位置的区域，可以相邻也可以不相邻，仅需要满足在现有工艺条件下，针对特定的半导体工艺，形成在第一区域I和第二区域II半导体单元、半导体膜层或半导体制造工艺的尺寸具有均一性差异即可，在此特意说明。
所述半导体衬底100表面形成有第一介质层110，所述第一介质层110材料为氧化硅，所述第一介质层110在执行后续半导体工艺后用于形成快闪存储器的栅介质层。
所述半导体衬底100内形成有若干浅沟槽隔离结构101，若干浅沟槽隔离结构101将半导体衬底100隔离成若干区域，且所述浅沟槽隔离结构101表面高于半导体衬底100表面，被浅沟槽隔离结构101隔离的若干区域为有源区102。
所述第一介质层110表面形成有氮化硅层120，所述氮化硅层120表面与浅沟槽隔离结构101表面齐平。
请参考图3，去除所述氮化硅层120（请参考图2），在所述有源区102的第一介质层110表面和浅沟槽隔离结构101表面沉积第一多晶硅层130。
所述去除氮化硅层120的工艺为湿法去除工艺，在一实施例中，采用碱性溶液腐蚀去除所述氮化硅层120。
在去除所述氮化硅层120后，采用化学气相沉积工艺所述有源区102的第一介质层110表面和浅沟槽隔离结构101表面沉积第一多晶硅层130。
所述第一多晶硅层130在执行后续工艺后形成闪存储器的浮栅多晶硅层。
请参考图4，对所述第一多晶硅层130(请参考图3)执行浮栅多晶硅层平坦化工艺，平坦化所述第一多晶硅层130和浅沟槽隔离结构101。
所述浮栅多晶硅层平坦化工艺为化学机械抛光工艺，工艺参数为：采用PH值为10.5～11的抛光液，所述抛光液中具有阴离子表面活性剂或两性离子表面活性剂，所述两性离子表面活性剂为脯氨酸，所述固结磨料抛光垫上的磨料为二氧化铈，抛光时的压强为1～2磅/平方英寸，抛光台的转速为10～25转/分钟，抛光时所采用的终点检测方式为电机电流终点检测或光学终点检测。
在另一实施例中，工艺参数为：采用PH值为10.5～11的抛光液，所述抛光液中具有阴离子表面活性剂或两性离子表面活性剂，所述两性离子表面活性剂为脯氨酸，所述固结磨料抛光垫上的磨料为二氧化铈，抛光时的压强为1.5～2.5磅/平方英寸，抛光台的转速为15～30转/分钟，抛光时所采用的终点检测方式为电机电流终点检测或光学终点检测。
需要说明的是，由于现有平坦化工艺的缺陷，平坦化后的所述第一多晶硅层130的厚度在半导体衬底(即晶圆)的不同位置并不会完全相同，特别是在半导体衬底的边缘区域和中间区域，差异尤其明显，通常现有技术会采用额外的技术手段来消除上述差异（图中未示出），但是，额外的工艺步骤加入会导致生产成本增加。
对所述第一多晶硅层130执行浮栅多晶硅层平坦化工艺后，形成浮栅多晶硅层131。
在本实施例中，所述第一工艺步骤为浮栅多晶硅层平坦化工艺，所述第一尺寸为平坦化第一多晶硅层130后的浮栅多晶硅层131的厚度，为方便理解，在本实施例中，所述第一尺寸标示为X。
请参考图5，对所述浅沟槽隔离结构101执行浅沟槽隔离结构凹陷工艺。
所述浅沟槽隔离结构凹陷工艺用于降低整个半导体器件的应力，所述浅沟槽隔离结构凹陷工艺具体为化学机械抛光或等离子体刻蚀工艺。
需要说明的是，在本实施例中，所述第二工艺步骤为浅沟槽隔离结构凹陷工艺，所述第二尺寸为执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离，为方便理解，在本实施例中，所述第二尺寸标示为Y。
需要说明的是，由于现在技术工艺的缺陷，所述浅沟槽隔离结构凹陷工艺在半导体衬底的中间位置和边缘位置的消除尺寸也存在差异，（图中未示出）在本实施例中，通过控制所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
在本实施例中，以化学机械抛光为例，采用工艺参数为：化学机械抛光隔膜压力的范围是2磅/平方英寸～3磅/平方英寸，化学机械抛光内管压力的范围是3磅/平方英寸～4磅/平方英寸，化学机械抛光保持部压力的范围是3磅/平方英寸～4磅/平方英寸，化学机械抛光研磨盘转速的范围是90转/分钟～140转/分钟，化学机械抛光研磨头转速的范围是90转/分钟～140转/分钟，对所述浅沟槽隔离结构101进行减薄，形成凹陷，从而降低整个半导体器件的应力。
在另一实施例中，化学机械抛光隔膜压力的范围是2.5磅/平方英寸～4磅/平方英寸，化学机械抛光内管压力的范围是4磅/平方英寸～5磅/平方英寸，化学机械抛光保持部压力的范围是2.5磅/平方英寸～5磅/平方英寸，化学机械抛光研磨盘转速的范围是60转/分钟～180转/分钟，化学机械抛光研磨头转速的范围是70转/分钟～180转/分钟
请参考图6，在所述浮栅多晶硅层131和浅沟槽隔离结构101表面形成第二介质层140。
所述第二介质层140为ONO堆叠结构，所述第二介质层140包括第一氧化硅层、形成在第一氧化层表面的氮化硅层、形成在氮化硅层表面的第二氧化硅层。（未图示）
请参考图7，在所述第二介质层140表面形成第二多晶硅层（未图示），并对所述第二多晶硅层进行平坦化，形成控制栅多晶硅层150。
所述第二多晶硅层的形成工艺为化学气相沉积工艺，对所述第二多晶硅层进行平坦化的工艺为化学机械抛光工艺。
由之前分析可知，控制栅多晶硅层150底部到有源区表面的距离（标示为D）能够影响快闪存储器的数据保持能力和耦合率，因此，需要非常严格的均一性。
而在本实施例中，所述控制栅多晶硅层150底部到有源区表面的距离=平坦化第一多晶硅层130后的浮栅多晶硅层131的厚度-执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离，即D=X-Y，因此，通过调节平坦化第一多晶硅层130后的浮栅多晶硅层131的厚度的在不同区域的差异性和执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离在不同区域的差异性，使得虽然浮栅多晶硅层131和执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离在晶圆的不同区域具有差异，但是，执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离在第一区域和第二区域差异与浮栅多晶硅层131在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
还需要说明的是，为了进一步提高所述核心尺寸在第一区域和第二区域的均一性，在执行第一工艺步骤获得所述第一尺寸或，还可以采用全局光学线宽测量获取所述第一尺寸在第一区域和第二区域差异，所述全局光学线宽测量（OCD）预先建立正常的三唯结构模型，所述模型基于线宽、形貌和膜层堆叠厚度等参数，然后通过实际测量晶片的光谱、光程差来确定与模型的拟合度，拟合度越高，越接近最终想要的结构形状。
通过全局光学线宽测量获取所述第一尺寸在第一区域和第二区域差异并自动反馈后，执行第二工艺步骤获得所述第二尺寸，进一步的提高所述核心尺寸在第一区域和第二区域的均一性。
本实施例通过研究发现通过选择控制栅多晶硅层底部到有源区表面的距离为核心尺寸，并发现影响控制栅多晶硅层底部到有源区表面的距离为平坦化第一多晶硅层130后的浮栅多晶硅层131的厚度（第一尺寸）与执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离（第二尺寸），通过控制第一尺寸和第二尺寸互相补偿，获得整体均一性佳的控制栅多晶硅层底部到有源区表面的距离，在本实施例中控制栅多晶硅层底部到有源区表面的距离最大的差异约为±20埃，采用本实施例的半导体结构的形成方法提高了快闪存储器的数据保持能力和耦合率。
实施例2
图8至图11为本发明半导体结构形成方法的第二实施例的过程剖面结构示意图。
请参考图8，提供半导体衬底200，所述半导体衬底200表面形成有第三介质层210；所述第三介质层210表面形成有第三多晶硅层220；所述第三多晶硅层220表面形成有第四介质层230；所述第四介质层230表面形成有第四多晶硅层240。
具体地，所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、砷化镓或硅锗化合物；所述半导体衬底200还可以具有外延层或绝缘层上硅结构；所述半导体衬底200还可以是其它半导体材料，这里不再一一列举。
所述半导体衬底200具有第一区域和第二区域，（未示出）其中第一区域和第二区域为不同位置的区域。
在本实施例中，所述第一区域为半导体衬底200的中间位置，所述第二区域为半导体衬底200的边缘位置。需要说明的是，在其他实施例中，第一区域和第二区域可以为半导体衬底200任意的不同位置的区域，可以相邻也可以不相邻，仅需要满足在现有工艺条件下，针对特定的半导体工艺，形成在第一区域和第二区域半导体单元、半导体膜层或半导体制造工艺的尺寸具有均一性差异即可，在此特意说明。
所述第三介质层210材料为氧化硅，所述第三介质层210在执行后续工艺步骤后形成栅介质层。
所述第三多晶硅层220在后续步骤中分别形成浮栅多晶硅层和部分厚度的选择栅多晶硅层。
所述第四介质层230结构为ONO堆叠结构，所述第四介质层230包括第一氧化硅层、形成在第一氧化层表面的氮化硅层、形成在氮化硅层表面的第二氧化硅层。
所述第四多晶硅层240在中分别形成控制栅多晶硅层。
请参考图9，在所述第四多晶硅层240表面形成第一光刻胶图形（未示出），所述第一光刻胶图形暴露出部分第四多晶硅层240，以所述第一光刻胶图形为掩膜，执行第一工艺步骤，依次刻蚀第四多晶硅240、第四介质层230和部分厚度的第三多晶硅层220，形成开口，所述第一工艺为等离子体刻蚀工艺，所述第一尺寸为刻蚀后的第三多晶硅层220厚度。
所述第一工艺的工艺参数为：刻蚀设备腔体压力为15-20毫托，顶部射频功率为700-900瓦，底部射频功率为130-150瓦，上电极温度为70-90℃，底电极温度为20-30℃。Cl2流量为30-50SCCM，HBr流量为70-90SCCM，CF4流量为15-20SCCM，He和O2混合气体流量为3-20SCCM（其中所述混合气体中He的摩尔比例为70%，O2摩尔比例为30%）。
之后，去除所述第一光刻胶层。
请参考图10，在所述第四多晶硅层240和第三多晶硅层220表面覆盖第五多晶硅层250。
所述第五多晶硅层250的形成工艺为化学气相沉积工艺，所述第五多晶硅层250在执行后续工艺后形成选择栅多晶硅层的一部分和控制栅多晶硅层的一部分。
请参考图11，在所述第五多晶硅层250表面形成第二光刻胶图形（未示出），所述第二光刻胶图形开口位置与所述第一光刻胶图形不同，以所述第二光刻胶图形为掩膜，执行第二工艺步骤，依次刻蚀第五多晶硅层250、第四多晶硅层240、第四介质层230、第三多晶硅层220直至暴露出第三介质层210，形成选择栅多晶硅层，第二工艺去除的第五多晶硅层厚度为第二尺寸。
所述第二工艺的工艺参数为：刻蚀设备腔体压力为10-40毫托，顶部射频功率为500-1000瓦，底部射频功率为100-200瓦，上电极温度为50-70℃，底电极温度为10-40℃。Cl2流量为20-60SCCM，HBr流量为50-70SCCM，CF4流量为10-25SCCM，He和O2混合气体流量为1-40SCCM（其中所述混合气体中He的摩尔比例为70%，O2摩尔比例为30%）。
需要说明的是，所述第二光刻胶图形覆盖所述开口，从而能够使得在执行第二工艺步骤时，刻蚀形成选择栅多晶硅层251时和刻蚀形成控制栅多晶硅层252和浮栅多晶硅层253时刻蚀的层数一致，从而提高刻蚀的效率和精度。
在本实施例中，针对快闪存储器，选择选择栅多晶硅层的厚度为影响快闪存储器的一个核心尺寸，选择所述第一尺寸为刻蚀后的第三多晶硅层220厚度，选择第二工艺去除的第五多晶硅层厚度为第二尺寸，且通过调节第一尺寸和第二尺寸，使得虽然第一尺寸和第二尺寸在晶圆的不同区域具有差异，但是，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，其中第一区域和第二区域为不同位置的区域；
执行若干工艺步骤在所述半导体衬底上形成若干功能器件，至少有部分所述功能器件位于第一区域，至少有部分所述功能器件位于第二区域；所述功能器件具有核心尺寸，所述核心尺寸涉及第一尺寸与第二尺寸，其中第一尺寸为功能器件子单元尺寸，第二尺寸为功能器件另一子单元尺寸；
执行第一工艺步骤获得所述第一尺寸，所述第一尺寸在第一区域和第二区域具有差异；
执行第二工艺步骤获得所述第二尺寸，所述第二尺寸在第一区域和第二区域具有差异，所述第二尺寸在第一区域和第二区域差异与所述第一尺寸在第一区域和第二区域差异构成补偿，从而提高所述核心尺寸在第一区域和第二区域的均一性。
2.如权利要求1所述的半导体结构形成方法，其特征在于，还包括：在执行第一工艺步骤获得所述第一尺寸，采用全局光学线宽测量获取所述第一尺寸在第一区域和第二区域差异，自动反馈后，执行第二工艺步骤获得所述第二尺寸。
3.如权利要求1所述的半导体结构形成方法，其特征在于，当所述功能器件为快闪式存储器时，所述核心尺寸为控制栅多晶硅层底部到有源区表面的距离。
4.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一工艺步骤为浮栅多晶硅层平坦化工艺。
5.如权利要求4所述的半导体结构形成方法，其特征在于，所述第一尺寸为平坦化后的浮栅多晶硅层的厚度。
6.如权利要求1所述的半导体结构形成方法，其特征在于，所述第二工艺步骤为浅沟槽隔离结构凹陷工艺。
7.如权利要求6所述的半导体结构形成方法，其特征在于，所述第二尺寸为执行浅沟槽隔离结构凹陷工艺后浅沟槽隔离结构顶部与平坦化后的浮栅多晶硅层顶部的距离。
8.如权利要求1所述的半导体结构形成方法，其特征在于，还包括：所述半导体表面具有第一介质层，所述半导体衬底内形成有若干浅沟槽隔离结构，若干浅沟槽隔离结构将半导体衬底隔离成若干区域，且所述浅沟槽隔离结构表面高于半导体衬底表面，被浅沟槽隔离结构隔离成若干区域为有源区。
9.如权利要求8所述的半导体结构形成方法，其特征在于，还包括：在所述有源区的第一介质层表面和浅沟槽隔离结构表面沉积第一多晶硅层。
10.如权利要求9所述的半导体结构形成方法，其特征在于，执行第一工艺，对所述第一多晶硅层进行平坦化直至暴露出浅沟槽隔离结构，形成浮栅多晶硅层。
11.如权利要求10所述的半导体结构形成方法，其特征在于，执行第二工艺，减薄所述浅沟槽隔离结构，形成凹陷。
12.如权利要求11所述的半导体结构形成方法，其特征在于，在所述浅沟槽隔离表面和浮栅多晶硅层表面形成第二介质层。
13.如权利要求12所述的半导体结构形成方法，其特征在于，所述第二介质层为堆叠结构，所述第二介质层包括第一氧化硅层、形成在第一氧化层表面的氮化硅层、形成在氮化硅层表面的第二氧化硅层。
14.如权利要求13所述的半导体结构形成方法，其特征在于，在所述第二介质层表面沉积第二多晶硅层，对所述第二多晶硅层进行平坦化，形成控制栅多晶硅层，其中，控制栅多晶硅层与有源区表面的距离为核心尺寸。
15.如权利要求1所述的半导体结构形成方法，其特征在于，当所述功能器件为快闪式存储器时，所述核心尺寸为选择栅多晶硅层厚度。
16.如权利要求15所述的半导体结构形成方法，其特征在于，还包括：形成在半导体衬底表面的第三介质层；形成在第三介质层表面的第三多晶硅层；形成在第三多晶硅层表面的第四介质层；形成在第四介质层表面的第四多晶硅层。
17.如权利要求16所述的半导体结构形成方法，其特征在于，在所述第四多晶硅层表面形成第一光刻胶图形，所述第一光刻胶图形暴露出部分第四多晶硅层，以所述第一光刻胶图形为掩膜，执行第一工艺步骤，依次刻蚀第四多晶硅、第四介质层和部分厚度的第三多晶硅层，形成开口，所述第一工艺为等离子体刻蚀工艺，所述第一尺寸为刻蚀后的第三多晶硅层厚度。
18.如权利要求17所述的半导体结构形成方法，其特征在于，在所述第四多晶硅层和第三多晶硅层表面覆盖第五多晶硅层。
19.如权利要求18所述的半导体结构形成方法，其特征在于，在所述第五多晶硅层表面形成第二光刻胶图形，所述第二光刻胶图形开口位置与所述第一光刻胶图形不同，以所述第二光刻胶图形为掩膜，执行第二工艺步骤，依次刻蚀第五多晶硅层、第四多晶硅层、第四介质层、第三多晶硅层直至暴露出第三介质层，形成选择栅多晶硅层，第二工艺去除的第五多晶硅层厚度为第二尺寸。
20.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一区域为中间区域，所述第二区域为边缘区域。
CN201310504863.8A 2013-10-23 2013-10-23 半导体结构形成方法 Active CN104576539B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310504863.8A CN104576539B (zh) 2013-10-23 2013-10-23 半导体结构形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310504863.8A CN104576539B (zh) 2013-10-23 2013-10-23 半导体结构形成方法

Publications (2)

Publication Number Publication Date
CN104576539A CN104576539A (zh) 2015-04-29
CN104576539B true CN104576539B (zh) 2017-08-25

Family

ID=53092262

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310504863.8A Active CN104576539B (zh) 2013-10-23 2013-10-23 半导体结构形成方法

Country Status (1)

Country Link
CN (1) CN104576539B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978591A (zh) * 2016-10-24 2018-05-01 北京兆易创新科技股份有限公司 多层电容及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780796B (zh) * 2017-10-25 2023-05-30 成都锐成芯微科技股份有限公司 新型非挥发性存储器及其制造方法
CN113467188B (zh) * 2020-03-30 2022-05-13 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1668978A (zh) * 2001-09-19 2005-09-14 英特尔公司 用于相移式掩膜的原位平衡
CN101582411A (zh) * 2008-05-12 2009-11-18 松下电器产业株式会社 半导体装置及半导体装置的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050064714A1 (en) * 2003-09-19 2005-03-24 Applied Materials, Inc. Method for controlling critical dimensions during an etch process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1668978A (zh) * 2001-09-19 2005-09-14 英特尔公司 用于相移式掩膜的原位平衡
CN101582411A (zh) * 2008-05-12 2009-11-18 松下电器产业株式会社 半导体装置及半导体装置的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978591A (zh) * 2016-10-24 2018-05-01 北京兆易创新科技股份有限公司 多层电容及其制造方法

Also Published As

Publication number Publication date
CN104576539A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
CN104795331B (zh) 晶体管的形成方法
US8497210B2 (en) Shallow trench isolation chemical mechanical planarization
CN104752363B (zh) 快闪存储器的形成方法
CN105336688B (zh) 半导体结构的形成方法
JP2004529504A (ja) ダミーフィーチャを使用した集積回路素子の形成方法および構造。
CN104979295B (zh) 嵌入式分栅闪存器件的制造方法
CN106684030A (zh) 浅沟槽隔离结构的制造方法
CN108807536A (zh) 制造鳍式场效晶体管的方法及半导体装置
CN108091562B (zh) Sonos存储器的ono刻蚀方法
CN106206598A (zh) 分栅式闪存器件制造方法
CN104576539B (zh) 半导体结构形成方法
KR100805832B1 (ko) 화학기계적 연마 방법 및 이를 이용한 반도체 장치의 제조방법
CN109545676A (zh) 半导体器件栅极高度平坦化方法
CN105762114B (zh) 半导体结构的形成方法
US9076735B2 (en) Methods for fabricating integrated circuits using chemical mechanical polishing
CN105655341B (zh) 半导体器件的形成方法
CN104078346A (zh) 半导体器件的平坦化方法
CN105633021A (zh) 半导体元件的制造方法
CN105513954A (zh) 半导体器件的形成方法
CN103390583B (zh) 半导体集成器件及其制作方法
CN108470709A (zh) 浅沟槽绝缘结构的制造方法
CN115116934A (zh) 一种浅沟槽隔离结构的形成方法及浅沟槽隔离结构
JP2008004881A (ja) 素子分離構造部の製造方法
CN104752358B (zh) 闪存器件及其形成方法
CN208706617U (zh) 浅沟槽隔离结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant