JPH0729384A

JPH0729384A - 半導体記憶装置

Info

Publication number: JPH0729384A
Application number: JP19551393A
Authority: JP
Inventors: Michio Onda; 道雄恩田; Arata Kaneshiro; 新金城
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-13
Filing date: 1993-07-13
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】本発明の目的は、メモリセル数の増大や、半
導体チップのサイズ拡張を伴うことなく、記憶容量を増
大させるための技術を提供することにある。【構成】一つのメモリセルＭＳへの書込みレベルの深
さを判別することにより、一つのメモリセルから、複数
ビット相当の情報読出しを可能とするデータ読出し／符
号化回路１３、及びデータ比較回路１４を設け、一つの
メモリセルへの多ビット情報の書込みを有効とすること
により、メモリセル数の増大や、半導体チップのサイズ
拡張を伴うことなく、記憶容量を増大させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれにおける記憶容量の拡大技術に関し、例えばフ
ラッシュメモリに適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置として、ＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）、マス
クＲＯＭ（リード・オンリ・メモリ）、ＰＲＯＭ（プロ
グラマブル・リード・オンリ・メモリ）などを挙げるこ
とができる。ＤＲＡＭは、随時電気的に書込み、消去、
読出し可能な揮発性メモリであり、記憶保持動作を必要
とする。ＳＲＡＭは、随時電気的に書込み、消去、読出
し可能な揮発性メモリであり、記憶保持動作が不要とさ
れる。マスクＲＯＭは、製造工程（ホトマスク）でプロ
グラム（データの書込み）が行われるメモリであり、不
揮発性読出し専用メモリとされる。ＰＲＯＭは、ユーザ
において電気的に書込み可能で、紫外線、もしくは電気
的に消去可能な読出し専用不揮発性メモリである。

【０００３】また、特開平２−２８９９９７号には一括
消去型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・
アンド・プログラマブル・リード・オンリ・メモリ）に
ついて記載されている。この一括消去型ＥＥＰＲＯＭ
は、本明細書におけるフラッシュメモリと同意義に把握
することができる。フラッシュメモリは、電気的な消去
・書込みによって情報を書換え可能であって、ＥＰＲＯ
Ｍと同様にそのメモリセルを１個のトランジスタで構成
することができ、メモリセルの全てを一括して、または
メモリセルのブロックを一括して電気的に消去する機能
を持つ。したがって、フラッシュメモリは、システムに
実装された状態でそれの記憶情報を書換えることができ
ると共に、その一括消去機能により書換え時間の短縮を
図ることができ、さらに、チップ占有面積の低減にも寄
与する。

【０００４】上記各種メモリのいずれにおいても、メモ
リセル１個当たりに”０”、”１”の２値（１ビット）
情報を記憶するように設計されているため、例えば、１
バイト（８ビット）情報を記憶するには、８個のメモリ
セルを必要とする。

【０００５】

【発明が解決しようとする課題】上記のように、従来技
術において、記憶容量を増大させるには、メモリセル自
体を縮小するか、あるいは半導体チップのサイズを大き
くすることによって、メモリセルの数を増大する必要が
ある。それについて本発明者が検討したところ、メモリ
セルを大幅に縮小するには、新規微細加工技術の開発が
必要であるし、また、半導体チップ面積を増大させるこ
とは、それが適用されるシステムの小型化を阻害するの
みならず、歩留りの低下により、コスト上昇を招来する
虞のあることを見いだした。

【０００６】本発明の目的は、メモリセル数の増大や、
半導体チップのサイズ拡張を伴うことなく、記憶容量を
増大させるための技術を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、半導体記憶装置において、一つ
のメモリセルへの書込みレベルの深さを判別することに
より、一つのメモリセルから、複数ビット相当の情報読
出しを可能とするデータ読出し系を設ける。

【００１０】

【作用】上記した手段によれば、データ読出し系は、一
つのメモリセルへの書込みレベルの深さを判別すること
により、一つのメモリセルから、複数ビット相当の情報
読出すように作用し、このことが、一つのメモリセルへ
の多ビット情報の書込みを有効とし、メモリセル数の増
大や、半導体チップのサイズ拡張を伴うことなく、記憶
容量を増大させる。

【００１１】

【実施例】図１には本発明の一実施例であるフラッシュ
メモリが示される。

【００１２】図１に示されるフラッシュメモリは、特に
制限されないが、公知の半導体集積回路により、単結晶
シリコンなどの一つの半導体基板に形成される。

【００１３】図１において、１０は複数のメモリセルＭ
Ｓがマトリクス状に配列されて成るメモリセルアレイで
あり、このメモリセルアレイ１０は、電気的な消去・書
込みによって情報を書換え可能であって、ＥＰＲＯＭな
どと同様に一つのメモリセルが１個のトランジスタによ
って構成される。また、複数のメモリセルＭＳを一括し
て電気的に消去する機能を持有する。Ｘ，Ｙ方向にマト
リクス配置されたメモリセルＭＳにおいて、同じ行に配
置された記憶トランジスタのコントロールゲート（メモ
リセルの選択ゲート）は、それぞれ対応するワード線Ｗ
０〜Ｗ３に接続され、同じ列に配置された記憶トランジ
スタのドレイン領域（メモリセルの入出力ノード）は、
それぞれ対応するデータ線Ｄ１１〜Ｄ１４に接続されて
いる。上記メモリセルを構成する記憶トランジスタのソ
ース領域は、対応するソース線Ｓ１１〜Ｓ１４に結合さ
れる。この複数のデータ線Ｄ１１〜Ｄ１４及びソース線
Ｓ１１〜Ｄ１４は、対応するカラム選択スイッチ１６〜
２３を介して、それぞれコモンデータ線Ｄ、コモンソー
ス線Ｓに結合されている。カラム選択スイッチ１６〜２
３は、後述するアドレスデコーダ１１からのカラム制御
信号Ｄ０〜Ｄ３によって、その動作が制御されるように
なっている。すなわち、カラム制御信号Ｄ０〜Ｄ３のい
ずれかが、選択的にハイレベルになることによって、デ
ータ線Ｄ１１〜Ｄ１４、ソース線Ｓ１１〜Ｓ１４のう
ち、一組のデータ線及びソース線が選択的にコモンデー
タ線Ｄ及びコモンソース線Ｓに結合されるようになって
いる。

【００１４】１１は入力されるアドレス信号Ａ０〜Ａ３
をデコードするためのアドレスデコーダであり、このア
ドレスデコーダ１１は、ワード線Ｗ０〜Ｗ３の選択のた
めのロウデコーダ、及びカラム選択スイッチ１６〜２３
のスイッチ制御のためのカラムデコーダを含む。後述す
るようにアドレス信号Ａ０，Ａ１はローアドレスとして
取扱われ、それがデコードされることによって、ワード
線選択信号が生成される。また、アドレス信号Ａ２，Ａ
３はカラムアドレスとして取扱われ、それがデコードさ
れることによって、カラム選択スイッチ１６〜２３の選
択信号（Ｄ０〜Ｄ３）が生成される。

【００１５】１２はデータ書込み／消去回路であり、こ
のデータ書込み／消去回路１２は、コモンデータ線Ｄ、
コモンソース線Ｓを介して、上記複数のメモリセルＭＳ
へのデータ書込み、及び書込みデータの消去を行う。こ
のデータ書込み／消去回路１２には、書込み／消去実行
命令信号ＷＥＳ、書込み／消去選択信号Ｗ／Ｅ＊が入力
されるようになっている。書込み／消去選択信号Ｗ／Ｅ
＊がハイレベルの場合には、書込みが選択され、書込み
／消去選択信号Ｗ／Ｅ＊がローレベルの場合には消去が
選択される。また、書込みや消去は、メモリセルに所定
の電圧が印加されることによって可能とされ、そのよう
な電圧の印加タイミングが、書込み／消去実行命令信号
ＷＥＳによって制御されるようになっている。

【００１６】１３はデータ読出し／符号化回路であり、
このデータ読出し／符号化回路１３は、コモンデータ線
Ｄ、コモンソース線Ｓを介して上記メモリセルの出力デ
ータを取込み、それを２ビットデータに符号化する機能
を有する。通常、一つのメモリセルの記憶データは、”
０””１”の１ビット情報であるが、本実施例において
メモリセルＭＳは、メモリセル数の増大や、半導体チッ
プのサイズを拡張を伴うことなく、記憶容量を増大させ
るため、一つのメモリセルに２ビット相当の情報を書込
むようにしており、データ読出し／符号化回路１３は、
そのような情報を、複数の論理しきい値を基準に的確に
判別して符号化することにより、一つのメモリセルへの
２ビット相当情報の書込みを有効としている。このデー
タ読出し／符号化回路１３によって符号化された読出し
データはＤＲ（Ｒ０，Ｒ１）とされる。

【００１７】１４はデータ比較回路であり、このデータ
比較回路１４は、メモリセルアレイ１０へのデータ書込
みにおいて、正しく書込まれたか否かをチェックするた
め、メモリセルアレイ１０へ書込むべき２ビットデータ
Ｗ０，Ｗ１と、２ビット読出しデータＲ０，Ｒ１との比
較を行う。ここで、読出しデータＲ０，Ｒ１は、その読
出し直前にメモリセルへ書込まれたデータであり、正し
く書込まれている場合には、書込みデータＷ０，Ｗ１
と、読出しデータＲ０，Ｒ１とが一致する。このデータ
比較回路１４の比較結果は、比較信号Ｗ＝Ｒ、Ｗ＞Ｒ、
Ｗ＜Ｒとによって示され、それは、制御回路１５からの
コンペア信号ＣＭＰのアサートタイミングに同期して、
当該制御回路１５へ伝達されるようになっている。

【００１８】制御回路１５は、上記データ比較回路１４
の比較結果に基づいて、アドレスデコーダ１１、データ
書込み／消去回路１２、及びデータ読出し／符号化回路
１３の動作を制御する。本実施例メモリの外部からは、
書込み命令信号ＷＲＳ＊（＊はローアクティブ又は信号
反転を示す）、クロックＣＬＫ，読出し命令信号ＲＤＳ
＊が入力されるようになっており、そのような各種制御
信号に基づいて、各部の動作制御を行う。

【００１９】図２にはメモリセルＭＳの構成が示され
る。

【００２０】スタック型フラッシュメモリセルは、フロ
ーティングゲートとコントロールゲートの２層構造を持
ち、ＥＰＲＯＭとほぼ同じ１トランジスタ型セルであ
る。書込みは、ＥＰＲＯＭと同様にコントロールゲー
ト、ドレインに高電圧を印加して、ドレイン接合付近で
発生したホットエレクトロンをフローティングゲートに
注入することによって行われる。また、消去は、図３に
示されるように、ソースに高電圧（Ｖｐｐ＝１２Ｖ）を
印加するとともに、コントロールゲートを０Ｖ（通常は
低レベル側電源Ｖｓｓに相当）に接地し、トンネル現象
により、フローティングゲート内の電子をソースに引き
抜くことで実現される。フローティングゲートから電子
が引き抜かれると、コントロールゲートから見たしきい
値Ｖｔｈが低くなる。そのような構造は、互いに異なる
論理状態の保持を可能とし、それを利用して多ビット情
報の書込みを可能としている。

【００２１】図４には上記アドレスデコーダ１１の構成
例が示される。

【００２２】図４に示されるように、取込まれたアドレ
ス信号をデコードするためのアドレスデコーダ１１は、
アドレス信号Ａ０〜Ａ３のうち、Ａ０，Ａ１をデコード
するためのロウアドレスデコーダ１１Ａと、Ａ２，Ａ３
をデコードするためのカラムアドレスデコーダ１１Ｂと
を含む。

【００２３】上記ロウアドレスデコーダ１１Ａは、次の
ように構成される。

【００２４】アドレスＡ０，Ａ１をそれぞれ反転するこ
とによって相補レベルを得るためのインバータ３１，３
２が設けられ、それらのアンド論理を得るための２入力
アンド回路３３，３４，３５，３６が設けられる。この
アンド回路３３〜３６の出力は、それぞれｎチャンネル
型ＭＯＳトランジスタ４１〜４４を介してワード線に結
合されている。ｎチャンネル型ＭＯＳトランジスタ４１
〜４４は読出し命令信号ＲＤＳがハイレベルにアサート
された場合にオンされる。アンド回路３３〜３６には高
レベル側電源Ｖｄｄが供給されているから、読出し時に
おけるワード線駆動時のハイレベルは電源電圧Ｖｄｄに
等しい。

【００２５】また、書込み深さ信号ＷＤＰによって動作
制御されるｎチャンネル型ＭＯＳトランジスタ４５と、
書込み／消去選択信号Ｗ／Ｅ＊によって動作制御される
ｎチャンネル型ＭＯＳトランジスタ４６が設けられ、こ
の書込み深さ信号ＷＤＰ，書込み／消去選択信号Ｗ／Ｅ
＊がハイレベルの場合に、高電圧Ｖｐｐが取込まれるよ
うになっている。書込み／消去実行命令信号ＷＥＳと、
アンド回路３３〜３６の論理出力とのアンド論理を得る
ためのアンド回路３７〜４０が設けられ、このアンド回
路３７〜４０の論理出力によってｎチャンネル型ＭＯＳ
トランジスタ４９〜５２の動作が制御されるようになっ
ている。つまり、書込み／消去実行命令信号ＷＥＳがハ
イレベルにアサートされた状態で、アドレスに応じてア
ンド回路３７〜４０のうちの一つがアンド論理成立によ
りハイレベル出力とされるので、それに対応するｎチャ
ンネル型ＭＯＳトランジスタ４９〜５２がオンされるこ
とによって、高電圧Ｖｐｐがワード線に供給される。ま
た、低レベル側電源Ｖｓｓに結合されたｎチャンネル型
ＭＯＳトランジスタ４８と、書込み／消去選択信号Ｗ／
Ｅ＊を反転して上記ｎチャンネル型ＭＯＳトランジスタ
４８のゲート電極に伝達するためのインバータ４７とが
設けられ、書込み／消去選択信号Ｗ／Ｅ＊に応じてｎチ
ャンネル型ＭＯＳトランジスタ４６，４８が相補的に動
作されるようになっている。

【００２６】さらに、カラムアドレスデコーダ１１Ｂ
は、アドレスＡ２，Ａ３を反転することによって相補レ
ベルを得るためのインバータ５３，５４と、それらのア
ンド論理を得るための２入力アンド回路５５〜５８とに
よって構成され、このアンド回路５５〜５８の論理出力
が、カラム選択信号としてカラム選択スイッチ１６〜２
３に伝達される。

【００２７】図５にはデータ読出し／符号化回路１３の
構成例が示される。

【００２８】図５に示されるように、このデータ読出し
／符号化回路１３は、データ読出しのためのセンスアン
プ１３Ａと、その出力を符号化するための符号化回路１
３Ｂとによって構成される。

【００２９】センスアンプ１３Ａは、特に制限されない
が、電流センス方式の回路構成とされ、ｐチャンネル型
ＭＯＳトランジスタ６１，６２、ｎチャンネル型ＭＯＳ
トランジスタ６３，６４，６５，６６，とが結合されて
成る。ｐチャンネル型ＭＯＳトランジスタ６１，６２に
は高レベル側電源Ｖｄｄに結合され、ｎチャンネル型Ｍ
ＯＳトランジスタ６３，６４，６６は低レベル側電源Ｖ
ｓｓに結合される。ｐチャンネル型ＭＯＳトランジスタ
６１，６３，６６のゲート電極に読出し命令信号ＲＤＳ
＊が供給されるようになっており、この読出し命令信号
ＲＤＳ＊がローレベルにアサートされた場合に、ｐチャ
ンネル型ＭＯＳトランジスタ６１がオンされ、ｎチャン
ネル型ＭＯＳトランジスタ６３，６６がオフされること
によって、メモリセルデータのセンス状態とされる。す
なわち、メモリセルからの読出しレベルに応じて、ｎチ
ャンネル型ＭＯＳトランジスタ６４，６５に流れる電流
が決定され、センスアンプ１３Ａの出力ノードＤの電圧
レベルが決定される。この出力ノードＤの電圧レベル
は、符号化のため、後段の符号化回路１３Ｂに伝達され
るようになっている。そして、読出し命令信号ＲＤＳ＊
がハイレベルにネゲートされた状態では、ｐチャンネル
型ＭＯＳトランジスタ６１がオフされ、また、ｎチャン
ネル型ＭＯＳトランジスタ６３，６６がオンされること
によって、ｎチャンネル型ＭＯＳトランジスタ６５がオ
フされるので、このセンスアンプは、非センス状態とさ
れる。

【００３０】上記符号化回路１３Ｂは以下のように構成
される。

【００３１】互いに論理しきい値の異なる３個のインバ
ータ６７，６８，６９が設けられ、その後段に、２入力
ノア回路７０、排他的論理和回路７１、２入力ノア回路
７２が配置される。インバータ６７〜６９の論理しきい
値が、Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３で示されるとき、
センスアンプ１３Ａの出力ノードＤの電圧レベルに応じ
て、インバータ６９〜６７の出力論理が反転される。例
えば、センスアンプ１３Ａの出力ノードＤの電圧レベル
と、インバータ６９〜６７の論理しきい値Ｖｔｈ１，Ｖ
ｔｈ２，Ｖｔｈ３とが、図６に示されるような関係にな
るように設定されるとき、一つのメモリセルから２ビッ
ト情報を得ることができる。つまり、出力ノードＤの電
圧レベルが、インバータ６７の論理しきい値Ｖｔｈ１よ
りも低い場合には、０とされる。出力ノードＤの電圧レ
ベルが、論理しきい値Ｖｔｈ１を越え、且つ、論理しき
い値Ｖｔｈ２以下の場合、１とされ、出力ノードＤの電
圧レベルが、論理しきい値Ｖｔｈ２を越え、且つ、論理
しきい値Ｖｔｈ３以下の場合、２とされ、また、出力ノ
ードＤの電圧レベルが、論理しきい値Ｖｔｈ３を越える
場合、３とされる。

【００３２】図７には符号化回路１３Ｂの真理値表が示
される。

【００３３】図７に示されるように、ノードＡ，Ｂ，Ｃ
の論理状態に応じて２ビット構成の読出しデータＲ０，
Ｒ１が決定される。この真理値表により、一つのメモリ
セルの記憶データとインバータ６７〜６９の出力Ａ，
Ｂ，Ｃと符号化出力Ｒ０，Ｒ１との関係が明らかとされ
る。

【００３４】図８にはデータ比較回路１４の構成例が示
される。

【００３５】このデータ比較回路１４は、特に制限され
ないが、書込みデータＤＷ（Ｗ０、Ｗ１）と、読出しデ
ータＤＲ（Ｒ０、Ｒ１）を、２ビットデータとして比較
する。その比較結果として、ＤＷ＝ＤＲの場合に、比較
信号Ｗ＝Ｒをハイレベルにアサートし、ＤＷ＞ＤＲの場
合に、比較信号Ｗ＞Ｒをハイレベルにアサートし、ＤＷ
＜ＤＲのとき、比較信号Ｗ＜Ｒをハイレベルにアサート
する。そのような論理を実現するため、読出しデータＤ
Ｒを反転することによって相補レベルの信号を形成する
ためのインバータ８１，８２、及び書込みデータＤＷを
反転することによって相補レベルの信号を形成するため
のインバータ８３，８４が設けられ、また、それらを比
較するための排他的論理和回路８５，８６、３入力ノア
回路８９、２入力アンド回路８８、３入力ノア回路９
０、４入力ノア回路９１、２入力ノア回路８７、３入力
オア回路９２、さらには２入力ノア回路９３が設けられ
ている。そして、制御回路１５からのコンペア信号ＣＭ
Ｐによって制御されるクロックドインバータ９４，９
５，９６が設けられている。このクロックドインバータ
９４，９５，９６を動作させるための相補レベルの制御
信号を作るため、インバータ９７が設けられている。コ
ンペア信号ＣＭＰがハイレベルにアサートされるタイミ
ングに同期して、上記比較信号がクロックドインバータ
９４〜９６に保持されることによって、後段回路、すな
わち、制御回路１５への比較信号伝達が可能とされる。
図９にはこのデータ比較回路１４の真理値表が示され
る。

【００３６】図１０にはデータ書込み消去回路１２の構
成例が示される。

【００３７】コモンデータ線Ｄに結合されたｎチャンネ
ル型ＭＯＳトランジスタ１０１，コモンデータ線Ｓに結
合されたｎチャンネル型ＭＯＳトランジスタ１０２が設
けられる。ｎチャンネル型ＭＯＳトランジスタ１０１に
は、ｎチャンネル型ＭＯＳトランジスタ１０５が結合さ
れ、ｎチャンネル型ＭＯＳトランジスタ１０２には、ｎ
チャンネル型ＭＯＳトランジスタ１０３，１０４が結合
される。ｎチャンネル型ＭＯＳトランジスタ１０３は高
電圧Ｖｐｐが印加され、ｎチャンネル型ＭＯＳトランジ
スタ１０４には低レベル側電源Ｖｓｓが結合され、ｎチ
ャンネル型ＭＯＳトランジスタ１０５には高レベル側電
源Ｖｄｄが結合される。さらに書込み／消去選択信号Ｗ
／Ｅ＊を反転するためのインバータ１０６が設けられ、
このインバータ１０６の反転出力がｎチャンネル型ＭＯ
Ｓトランジスタ１０３のゲート電極に伝達されるように
なっている。そのような構成において、書込み／消去選
択信号Ｗ／Ｅ＊がハイレベルの状態で、書込み／消去実
行命令信号ＷＥＳがハイレベルとされたとき、ｎチャン
ネル型ＭＯＳトランジスタ１０２，１０４がオンされる
ことによってコモンデータ線Ｓが低レベル側電源Ｖｓｓ
レベルとされる。このとき、ｎチャンネル型ＭＯＳトラ
ンジスタ１０１，１０５がオンされることによってコモ
ンデータ線Ｄに、メモリセルへのデータ書込みのための
高レベル側電源Ｖｄｄが印加される。そに対して、書込
み／消去選択信号Ｗ／Ｅ＊がローレベルの状態で、書込
み／消去実行命令信号ＷＥＳがハイレベルとされた場合
には、ｎチャンネル型ＭＯＳトランジスタ１０４がオフ
され、ｎチャンネル型ＭＯＳトランジスタ１０３がオン
されることによって、メモリセルデータ消去のための高
電圧Ｖｐｐがコモンデータ線Ｓに印加される。

【００３８】図１３には制御回路１５の構成例が示され
る。

【００３９】図３に示されるように、比較信号Ｗ＞Ｒを
反転するためのインバータ１１７、及びその出力を反転
するためのインバータ１１８が設けられ、このインバー
タ１１８の出力が、書込み／消去選択信号Ｗ／Ｅ＊とさ
れる。比較信号Ｗ＞Ｒと、Ｗ＜Ｒとのオア論理をとるた
めの２入力オア回路１２０が設けられ、このオア回路１
２０の論理出力とクロックＣＬＫとのアンド論理を得る
ためのアンド回路１２１が設けられ、このアンド回路１
２１と上記比較信号Ｗ＞Ｒとのアンド論理を得るための
アンド回路１１９が設けられ、このアンド回路１１９の
論理出力が、メモリセルＭＳへのデータ書込みの深さを
制御するための書込み深さ信号ＷＤＰとされる。また、
読出し命令信号ＲＤＳ＊の反転信号とクロックＣＬＫと
のアンド論理が、アンド回路１２２で求められ、それ
が、データ比較回路１４での比較出力タイミングを規制
するためのコンペア信号ＣＭＰとされる。さらに、書込
み命令信号ＷＲＳと比較信号Ｗ＝Ｒとのオア論理がオア
回路１２３で求められ、それが、メモリ外部に対して書
込み終了を示すための書込み終了信号ＷＥＤとされる。

【００４０】次に、上記構成による実施例回路の動作に
ついて説明する。

【００４１】図１４にはデータ読出し時のタイミングが
示される。

【００４２】外部からの読出し命令信号ＲＤＳ＊がロー
レベルにアサートされ、入力されたアドレス信号がアド
レスデコーダ１１でデコードされることによって、ワー
ド線Ｗ０〜Ｗ３のうちから１本のワード線が選択レベル
に駆動される。また、カラム選択信号Ｄ０〜Ｄ３のうち
の一つが選択レベルに駆動されることによって、アドレ
スに対応する１対のデータ線が選択的にコモンデータ線
にＤ，Ｓに結合される。それによって、一つのメモリセ
ルＭＳの記憶データ（メモリセルデータ）が、データ読
出し／符号化回路１３に伝達される。データ読出し／符
号化回路１３におけるセンスアンプ１３Ａにメモリセル
データが入力されると、それに応じた電圧レベルがノー
ドＤに現れ、それが、後段の符号化回路１３Ｂで２ビッ
トデータＤＲ（Ｒ０，Ｒ１）に符号化される。符号化さ
れた２ビットデータは、図示されないバッファを介して
外部出力可能とされる。本実施例では、図１４に示され
るように、クロックＣＬＫの２サイクルで、１周期分の
読出しが行われる。

【００４３】図１５にはデータ書込み／消去時のタイミ
ングが示される。１回のデータ書込み／消去動作は３サ
イクル（Ｔ１，Ｔ２，Ｔ３）で完了する。

【００４４】本実施例では、一つのメモリセルに対して
２ビット情報の書込みを可能とするため、書込みサイク
ルにおいても、当該書込みにかかるメモリセルからデー
タ読出しを行い、その読出しデータと書込みデータとを
比較することによって、書込み状態の適正化を図ってい
る。

【００４５】書込み命令信号ＷＲＳ＊、及び読出し命令
信号ＲＤＳ＊がローレベルにアサートされ、データ読出
し／符号化回路１３からの読出しデータＤＲと、書込み
データＤＷとが比較される。このデータ比較において、
書込みデータＤＷの方が読出しデータＤＲよりも大きい
場合には、比較信号Ｗ＞Ｒがハイレベルにアサートされ
ることにより、書込み／消去選択信号Ｗ／Ｅ＊がハイレ
ベルとされ、書込み／消去実行命令信号ＷＥＳがハイレ
ベルにアサートされるタイミングで、データ書込み／消
去回路１２により、書込みのための高レベル側電源Ｖｄ
ｄが、選択状態にあるメモリセルＭＳに印加される。図
１１にはこのデータ書込み時の等価回路が示される。同
図に示されるように、データ書込み時には、制御回路１
５において、書込み深さ信号ＷＤＰ、書込み命令信号Ｗ
ＲＳがハイレベルにアサートされることによってｎチャ
ンネル型ＭＯＳトランジスタ１０７，１０８がオンさ
れ、高電圧ＶｐｐがメモリセルＭＳのゲート電極に印加
される。また、ｎチャンネル型ＭＯＳトランジスタ１０
９，１１０がオンされることによって、ドレイン線Ｄが
高レベル側電源Ｖｄｄに結合され、ソース線Ｓが低レベ
ル側電源Ｖｓｓに結合される。この状態で、メモリセル
ＭＳへの書込みが可能とされる。

【００４６】データ比較回路１４の比較において、書込
みデータＤＷの方が読出しデータＤＲよりも小さい場合
には、それはレベル的に書込み過ぎを意味するから、比
較信号Ｗ＜Ｒがハイレベルにアサートされることによっ
て、書込み／消去選択信号Ｗ／Ｅ＊がローレベルとさ
れ、書込み／消去実行命令信号ＷＥＳがハイレベルにア
サートされるタイミングで、ソース線Ｓに高電圧Ｖｐｐ
が印加されることにより、当該メモリセルデータの消去
が行われる。図１２には、このデータ消去時の等価回路
が示される。ＥＲＳがローレベルにアサートされること
によって、ｎチャンネル型ＭＯＳトランジスタ１１５，
１１６がオンされた状態、すなわち、メモリセルＭＳの
ソースに高電圧Ｖｐｐが印加され、コントロールゲート
が、低レベル側電源Ｖｓｓレベルとされることによっ
て、メモリセルデータの消去が可能とされる。

【００４７】データ読出し／符号化回路１３において、
書込みデータＤＷと読出しデータＤＲとが等しいと判断
された場合には、比較信号Ｗ＝Ｒがハイレベルにアサー
トされる。すると、制御回路１５では、書込み終了信号
ＷＥＤをハイレベルにアサートすることにより、外部装
置に対して書込み完了を示す。尚、このサイクルでは、
書込み／消去実行命令信号ＷＥＳがハイレベルにアサー
トされないから、書込みや消去は行われない。

【００４８】上記実施例によれば以下の作用効果が得ら
れる。

【００４９】一つのメモリセルＭＳから２ビット相当の
情報読出しが可能となるので、メモリセル１個当た
り、”０”または”１”の１ビット情報を記憶させる従
来技術に比べて、”０””１””２””３”の値を示し
得る２ビット情報の読出しが可能となるので、メモリセ
ル数の増大や、半導体チップのサイズ拡張を伴うことな
く、記憶容量を増大させることができる。換言すれば、
一つのメモリセルから２ビット相当の情報読出しが可能
となるので、従来技術に比べて、メモリセル数を、１／
２に減少させることができ、チップサイズを低減するこ
とができる。

【００５０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５１】図１６には読出し／符号化回路１３の他の
構成例が示される。

【００５２】既述のように、フラッシュ型のメモリセル
ＭＳは、フローティングゲートの電子量によってコント
ロールゲートから見たしきい値Ｖｔｈが異なる。また、
ワード線電圧が同一であっても、メモリセルＭＳのしき
い値Ｖｔｈにより、読出し時の電流値が異なる。それを
利用することにより、例えば、図１６に示されるよう
に、ワード線Ｗ１を所定時間駆動することによってデー
タ線Ｄ１のキャパシタＣを充電するようにすれば、しき
い値Ｖｔｈの違いは、メモリセル電流の違いとして、さ
らには、キャパシタＣに生ずる電位の違いとして現れ
る。そこで、この電位を後段の符号化回路１３Ｂで符号
化するようにすれば、上記実施例の場合と同様に、一つ
のメモリセルＭＳから２ビット以上の情報を得ることが
できるので、上記実施例の場合と同様の効果を得ること
ができる。この場合の符号化回路は、図５において同一
符号で示される符号化回路と同一構成のものを適用する
ことができる。

【００５３】図１７には読出し／符号化回路１３の他の
構成例が示される。

【００５４】演算増幅器１２５の反転入力端子と出力端
子とが負帰還抵抗１２６で結合され、この演算増幅器１
２５の反転入力端子にメモリセルＭＳが結合される。ま
た、この演算増幅器１２５には、入力抵抗１２７を介し
て演算増幅器１２８が結合される。この演算増幅器１２
８の反転入力端子と出力端子とは負帰還抵抗１２９によ
って結合されている。さらに演算増幅器１２５，１２８
の非反転入力端子は低レベル側電源Ｖｓｓに結合されて
いる。上記のように、メモリセルＭＳのしきい値Ｖｔｈ
により、読出し時の電流値が異なるので、それを利用し
て、メモリセルＭＳへの多値データ書込みを行うように
する。そして、メモリセルＭＳからの出力電流を演算増
幅器１２５で電圧に変換し、後段の演算増幅器１２８で
増幅してから符号化回路１３Ｂで符号化する。この符号
化回路１３Ｂは、図５において同一符号で示される符号
化回路と同一構成のものを適用することができる。この
ように構成しても、上記実施例の場合と同様に、一つの
メモリセルＭＳから２ビット以上の情報を得ることがで
きるので、上記実施例と同様の効果を得ることができ
る。

【００５５】図１８には読出し／符号化回路１３の他の
構成例が示される。

【００５６】メモリセルＭＳは、そのしきい値Ｖｔｈを
パラメータとする可変抵抗器と考えることができるの
で、このメモリセルＭＳに対して直列に抵抗１３１を設
ければ、抵抗分割によりノードＤでの電圧が、メモリセ
ルＭＳの出力電流に応じて変るので、それを後段の符号
化回路１３Ｂで符号化することによって、上記実施例の
場合と同様に、一つのメモリセルＭＳから２ビット以上
の情報を得ることができるので、上記実施例と同様の効
果を得ることができる。この場合の符号化回路１３Ｂ
も、図５において同一符号で示される符号化回路と同一
構成のものを適用することができる。

【００５７】また、上記実施例では一つのメモリセル
に、２ビット相当の情報を書込むようしたが、３ビット
相当以上の情報を書込むことによって、情報記憶密度を
さらに上げることができる。

【００５８】上記実施例ではフラッシュメモリについて
説明したが、他の半導体記憶装置、例えば、ＤＲＡＭに
本発明を適用することができる。

【００５９】図１９に示されるように、ＤＲＡＭのメモ
リセルＭ１は、一つのＭＯＳトランジスタＭ１と、それ
に直列接続されたキャパシタ容量Ｃ１とから成り、キャ
パシタＣ１に電荷が蓄えられているか否かによって、デ
ータの記憶が可能とされる。データ読出しは、図２０に
示されるように、データ線Ｄ１、及びワード線Ｗ１を選
択して、データ読出し対象のメモリセルＭ１を特定し、
データ線Ｄ１の寄生容量Ｃ２と、メモリセルの容量Ｃ１
によるチャージシェア電流Ｉｃｓにより変化するデータ
線Ｄ１の電位を得ることができる。そのようなＤＲＡＭ
のメモリセルは、上記フラッシュメモリ型セルと同様
に、書込みレベルの深さに応じて出力レベルが異なるの
で、それを、データ読出し／符号化回路１３に取込ん
で、符号化することによって、上記実施例の場合と同様
の効果を得ることができる。

【００６０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリやＤＲＡＭに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ホトマス
クによってデータの書込みが可能とされるマスクＲＯＭ
や、ユーザが電気的に書込み可能なＰＲＯＭなど、各種
半導体記憶装置、さらにはシングルチップマイクロコン
ピュータなどのデータ処理装置に内蔵される各種半導体
記憶装置に適用することができる。

【００６１】本発明は、少なくとも３以上の状態をとり
得るメモリセルを含むことを条件に適用することができ
る。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６３】すなわち、データ読出し系によって、一つ
のメモリセルへの書込みレベルの深さが判別されること
によって、一つのメモリセルから、複数ビット相当の情
報読出しが可能とされるので、一つのメモリセルへの多
ビット情報の書込みが有効とされるので、メモリセル数
の増大や、半導体チップのサイズ拡張を伴うことなく、
半導体記憶装置全体としての記憶容量を増大させること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるフラッシュメモリの構
成ブロック図である。

【図２】上記フラッシュメモリに含まれるメモリセルの
基本的な構成説明図である。

【図３】上記フラッシュメモリに含まれるメモリセルの
動作説明図である。

【図４】上記フラッシュメモリに含まれるアドレスデコ
ーダの構成例回路図である。

【図５】上記フラッシュメモリに含まれる読出し／符号
化回路の構成回路図である。

【図６】上記読出し／符号化回路に含まれるセンスアン
プの出力電圧特性図である。

【図７】上記フラッシュメモリに含まれる読出し／符号
化回路の真理値表説明図である。

【図８】上記フラッシュメモリに含まれるデータ比較回
路の構成回路図である。

【図９】上記データ比較回路の入出力の真理値説明図で
ある。

【図１０】上記フラッシュメモリに含まれるデータ書込
み／消去回路の構成回路図である。

【図１１】上記フラッシュメモリにおけるデータ書込み
時の等価回路である。

【図１２】上記フラッシュメモリにおけるデータ消去時
の等価回路図である。

【図１３】上記フラッシュメモリに含まれる制御回路の
構成回路図である。

【図１４】上記フラッシュメモリの読出し時のタイミン
グ図である。

【図１５】上記フラッシュメモリの書込み／消去時のタ
イミング図である。

【図１６】上記フラッシュメモリにおける読出し／符号
化回路の他の構成ブロック図である。

【図１７】上記フラッシュメモリにおける読出し／符号
化回路の他の構成ブロック図である。

【図１８】上記フラッシュメモリにおける読出し／符号
化回路の他の構成ブロック図である。

【図１９】本発明の他の実施例にかかるＤＲＡＭにおけ
る主要部の構成ブロック図である。

【図２０】上記ＤＲＡＭの読出し動作の説明図である。

【符号の説明】

１０メモリセルアレイ１１アドレスデコーダ１２データ書込み／消去回路１３データ読出し／符号化回路１４データ比較回路１５制御回路ＭＳメモリセル

Claims

【特許請求の範囲】

【請求項１】情報記憶のための複数のメモリセルを含
む半導体記憶装置において、一つのメモリセルへの書込
みレベルの深さを判別することにより、一つのメモリセ
ルから、複数ビット相当の情報読出しを可能とするデー
タ読出し系を含むことを特徴とする半導体記憶装置。
【請求項２】一つのメモリセルへ書込むべきデータ
が、当該メモリへ正しく書込まれたか否かを判別するた
めの比較手段と、この判別結果に基づいてメモリセルへ
のデータ書込みを制御する書込み系とを含んで成る請求
項１記載の半導体記憶装置。
【請求項３】上記データ読出し系は、メモリセルデー
タを符号化するための符号化回路を含み、上記比較手段
において、この符号化手段の出力値と、書込みデータと
の比較を行うようにされて成る請求項１又は２記載の半
導体記憶装置。