JP2006155871A

JP2006155871A - 不揮発性メモリ装置

Info

Publication number: JP2006155871A
Application number: JP2005330698A
Authority: JP
Inventors: Ho-Kil Lee; 鎬吉李; Jin-Yub Lee; 眞 ▲ユブ▼ 李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-12-01
Filing date: 2005-11-15
Publication date: 2006-06-15
Anticipated expiration: 2025-11-15
Also published as: CN100555455C; DE102005057112A1; TWI303431B; TW200625320A; JP4931404B2; US20060114730A1; KR100590219B1; US7652948B2; KR20060061085A; DE102005057112B4; CN1808622A

Abstract

【課題】プログラム時間を減らすことができる不揮発性メモリ装置を提供する。
【解決手段】本発明の不揮発性メモリ装置は、プログラム検証動作時選択された行のメモリセルからデータビットを読み出すページバッファ回路を含む。アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。アドレス発生回路はアドレス貯蔵回路の初期列アドレスに応答して読み出されたデータビットを選択するための列アドレスを順に発生する。スキャン制御回路はアドレス発生回路で生成された列アドレスが最終列アドレスと一致するか否かによってプログラム動作モードを終了させる。
【選択図】図３

Description

本発明はメモリ装置に係り、さらに具体的には向上したプログラム検証方式を有する不揮発性メモリ装置に関する。

半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤とした応用、及びコンピュータのようなデジタルロジック設計の最も必須なマイクロ電子素子である。したがって、高集積化及び高速化のための縮小（Ｓｃａｌｉｎｇ）を通じて得られるプロセス技術の向上、及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役立つ。

半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに区分される。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップロジック状態を設定することによって、またダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加されている間データが貯蔵されて読み出され、電源が遮断される時データは消失する。

ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は電源が遮断されてもデータを貯蔵することができる。不揮発性メモリデータ貯蔵状態は使用される製造技術に従って永久的であるか、または再プログラム可能である。不揮発性半導体メモリ装置はコンピュータ、航空電子工学、通信、及び消費者電子技術産業のような広範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組合が速く、再プログラム可能な不揮発性メモリを要求するシステムで不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でも使用可能である。さらに、応用志向業務のための性能を最適化させるためにいくつかの追加的なロジック回路を含む特定メモリ構造が開発されている。

不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体、消去及び書き込みが自由ではなく、一般ユーザが記憶内容を新しくするのは容易ではない。これに対して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能であるので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称する）は既存のＥＥＰＲＯＭに比べて集積度が高く、大容量補助記憶装置への応用に非常に有利である。フラッシュメモリの中でもＮＡＮＤ型フラッシュメモリはＮＯＲフラッシュメモリに比べて集積度が非常に高い。

図１は一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置１０はメモリセルアレイ２０、行選択回路（図面には“Ｘ−ＳＥＬ”として表記する）４０、及びページバッファ回路６０を含む。メモリセルアレイ２０はビットラインＢＬ０−ＢＬｍに各々連結される複数個のセルストリング（またはＮＡＮＤストリング）２１を含む。各列のセルストリング２１は第１選択トランジスタとしてストリング選択トランジスタ（ｓｔｒｉｎｇｓｅｌｅｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、第２選択トランジスタとして接地選択トランジスタ（ｇｒｏｕｎｄｓｅｌｅｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、及び選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルまたはメモリセルＭＣ０−ＭＣｎで構成される。各列のストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレインとストリング選択ライン（ｓｔｒｉｎｇｓｅｌｅｃｔｉｏｎｌｉｎｅ、ＳＳＬ）に連結されたゲートとを有する。接地選択トランジスタＧＳＴは共通ソースライン（ｃｏｍｍｏｎｓｏｕｒｃｅｌｉｎｅ、ＣＳＬ）に連結されたソースと接地選択ライン（ｇｒｏｕｎｄｓｅｌｅｃｔｉｏｎｌｉｎｅ、ＧＳＬ）に連結されたゲートとを有する。ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間にはメモリセルＭＣｎ−ＭＣ０が直列連結されている。各セルストリングのセルはフローティングゲートトランジスタで構成され、トランジスタの制御ゲートは対応するワードラインＷＬｎ−ＷＬ０に各々連結される。

ストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬｎ、及び接地選択ラインＧＳＬは行選択回路４０に電気的に連結されている。行選択回路４０は行アドレス情報によってワードラインのうちの一つのワードラインを選択して、選択されたワードラインと非選択されたワードラインへ各動作モードによるワードライン電圧を供給する。例えば、行選択回路４０はプログラム動作モード時選択されるワードラインへプログラム電圧（ｐｒｏｇｒａｍｖｏｌｔａｇｅ）を供給して、非選択されるワードラインへパス電圧（ｐａｓｓｖｏｌｔａｇｅ）を供給する。行選択回路４０は読み出し動作モード時選択されるワードラインへ接地電圧ＧＮＤを供給して、非選択されるワードラインへ読み出し電圧（ｒｅａｄｖｏｌｔａｇｅ）を供給する。プログラム電圧、パス電圧、及び読み出し電圧は電源電圧より高い高電圧である。メモリセルアレイ２０を通じて配列されるビットラインＢＬ０−ＢＬｍはページバッファ回路６０に電気的に連結されている。ページバッファ回路６０は読み出し／検証動作モードでビットラインＢＬ０−ＢＬｍを通じて選択されたワードラインのメモリセルからデータを感知して、プログラム動作モードでプログラムされるデータによってビットラインＢＬ０−ＢＬｍへ電源電圧（またはプログラム禁止電圧:ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄｖｏｌｔａｇｅ）または接地電圧（またはプログラム電圧: ｐｒｏｇｒａｍｖｏｌｔａｇｅ）を各々供給する。ページバッファ回路６０にはビットラインＢＬ０−ＢＬｍに各々対応するページバッファを提供することができる。または、各ページバッファは一対のビットラインを共有するように実現することができる。

ＮＡＮＤ型フラッシュメモリ装置において、周知のように、セル構造特性上、プログラムされてはならないセル（以下、プログラム禁止セルと称する）がプログラム電圧によってソフトプログラムされることがあり、これはプログラムディスターブ（ｐｒｏｇｒａｍｄｉｓｔｕｒｂａｎｃｅ）と呼ばれる。プログラム禁止セルのプログラムディスターブはプログラム禁止セルが属したセルストリングのチャンネル電圧を高めることによって防止され、これはセルフブースティングスキームと呼ばれる。セルストリングのチャンネル電圧は非選択されたワードラインに各々供給されるパス電圧に依存する。パス電圧が高いほどプログラム禁止セルがソフトプログラムされる程度をより緩和することができる。しかし、パス電圧が高くなれば、非選択されたワードラインの各々に連結されたメモリセルがパス電圧によってソフトプログラムされることがあり、これはパスディスターブ（ｐａｓｓｄｉｓｔｕｒｂａｎｃｅ）と呼ばれる。したがって、パス電圧は以上の条件を考慮して決められる。

上述のセルフブースティングスキームを利用したプログラム禁止方法は特許文献１、２に各々記載されており、参照として含まれる。

ＮＡＮＤ型フラッシュメモリ装置の場合、一つのワードラインに連結されたメモリセルは同時にプログラムすることができる。または一つのワードラインに連結されたメモリセルは何回にわたってプログラムすることができ、これは部分プログラムスキーム（ｐａｒｔｉａｌｐｒｏｇｒａｍｓｃｈｅｍｅ）と呼ばれる。例えば、図２に示したように、ビットラインＢＬ０−ＢＬｉのメモリ領域にプログラムされるデータだけがページバッファ回路６０にローディングされたと仮定すれば（図面で斜線で表示された部分）、データがローディングされた領域のメモリセルとデータがローディングされないメモリ領域（ここにビットラインＢＬｉ＋１−ＢＬｍが配列される）のメモリセルが全部同一のワードラインに連結されているので、データローディング位置にかかわらず同一のワードラインのメモリセルにはプログラム電圧が供給される。プログラム動作が実行された後、周知のように、プログラム検証動作が実行される。

プログラム検証動作によると、まず、ページバッファ回路６０は選択された行（またはページ）のメモリセルからデータを感知及びラッチする。感知されたデータのプログラム状態はワイヤード−ＯＲ方式及び列スキャン方式によって判別することができる。ワイヤード−ＯＲ方式によると、感知されたデータ値の全部が同時にプログラム状態を示すか否かが判別される。これに対して、列スキャン方式によると、感知されたデータ値が所定単位（例えば、ｘ８、ｘ１６、など）で列選択回路（図示しない）によって選択されて、選択されたデータ値がプログラム状態を示すか否かが判別される。もし選択されたデータ値がプログラム状態を示せば、所定単位のデータ値が再選択される。このようなプログラム検証動作は選択されたページのすべてのメモリセルに対して行われる。すなわち、列スキャン方式を利用したプログラム検証動作はプログラムされたデータ量にかかわらず選択されたページのすべてのメモリセルに対して実行される。例えば、図２を参照すると、たとえビットラインＢＬＯ−ＢＬｉに連結されたメモリセルが実質的にプログラムされていても、すべてのビットラインＢＬＯ−ＢＬｉに連結されたメモリセル（選択された行に共通に連結される）に対するプログラム検証動作が実行される。これは、上述の列スキャン方式を利用したプログラム検証動作が非効率的であることを意味する。
米国特許第５，６７７，８７３号米国特許第５，９９１，２０２号

本発明の目的は、プログラム時間を減らすことができる不揮発性メモリ装置及びその方法を提供することにある。

本発明の他の目的は、プログラムされるデータ量に応じて列スキャン時間を制御することができる不揮発性メモリ装置及びその方法を提供することにある。

上述の目的を達成するために、本発明の一特徴によると、不揮発性メモリ装置は行と列に配列されたメモリセルで構成されたメモリセルアレイと、プログラム検証動作時選択された行のメモリセルからデータビットを読み出すページバッファ回路と、前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、前記アドレス貯蔵回路の初期列アドレスに応答して前記読み出されたデータビットを選択するための列アドレスを順に発生するアドレス発生回路と、前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するか否かによってプログラム動作モードを終了させるスキャン制御回路とを含む。

望ましい実施例において、前記初期列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵される。

望ましい実施例において、前記アドレス発生回路は前記プログラムされるデータビットが前記ページバッファ回路にローディングされる間列アドレスを順に発生する。

望ましい実施例において、前記プログラムされるデータビットが全部前記ページバッファ回路にローディングされるとき、前記アドレス発生回路で最終的に生成された列アドレスは前記最終列アドレスとして前記アドレス貯蔵回路に貯蔵される。

望ましい実施例において、前記初期及び最終列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵される。

望ましい実施例において、前記アドレス発生回路からの列アドレスに応答して前記読み出されたデータビットを選択する列ゲート回路をさらに含む。

望ましい実施例において、前記スキャン制御回路は前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かによって前記アドレス発生回路を制御する。

望ましい実施例において、前記選択されたデータビットが全部プログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生するように前記アドレス発生回路を制御する。

望ましい実施例において、前記選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生しないように前記アドレス発生回路を制御する。

望ましい実施例において、前記プログラムされるデータのサイズは前記選択された行のサイズと同一、またはそれより小さい。

望ましい実施例において、前記スキャン制御回路はＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインタフェースするように構成される。

本発明の他の特徴によると、不揮発性メモリ装置は行と列に配列されたメモリセルで構成されたメモリセルアレイと、プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、前記プログラム検証動作時、前記アドレス貯蔵回路の初期列アドレスに応答して前記データビットを順に選択する列選択回路と、前記選択されたデータビット及び前記最終列アドレスに応答してプログラム動作モードの終了を制御するスキャン制御回路とを含む。

望ましい実施例において、前記列選択回路は前記初期列アドレスに応答して列アドレスを順に発生するアドレス発生回路と、前記列アドレスに応答して前記読み出されたデータビットを選択する列ゲート回路とを含む。

望ましい実施例において、前記スキャン制御回路は前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するとき、前記プログラム動作モードを終了させる。

望ましい実施例において、前記スキャン制御回路は前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かを判別するデータ判別回路と、前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するか否かを検出する検出回路と、前記データ判別回路の判別結果及び前記検出回路の検出結果に応答して前記プログラム動作モードの終了を制御する制御ロジックとを含む。

望ましい実施例において、前記列ゲート回路によって選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記アドレス発生回路による次の列アドレスの生成が中止される。

望ましい実施例において、前記アドレス発生回路で生成された列アドレスが前記最終列アドレスを示すとき、前記制御ロジックは前記プログラム動作モードを終了させる。

望ましい実施例において、前記制御ロジックはＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインターフェースするように構成される。

本発明のまた他の特徴によると、不揮発性メモリ装置は行と列に配列されたメモリセルで構成されたメモリセルアレイと、プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、前記アドレス貯蔵回路の初期列アドレスに応答して列アドレスを発生するアドレス発生回路と、前記列アドレスに応答して前記データビットを選択する列ゲート回路と、前記選択されたデータビットが全部プログラム状態を示すか否かを判別するデータ判別回路と、前記アドレス発生回路は前記データ判別回路の判別結果によって制御され、前記アドレス発生回路から生成された列アドレスが前記アドレス貯蔵回路の最終列アドレスと一致するか否かを検出する検出回路と、前記検出回路の検出結果及び前記データ判別回路の判別結果に応答してプログラム動作モードの終了を制御する制御ロジックとを含む。

本発明の他の特徴によると、行と列に配列されたメモリセルを含む不揮発性メモリ装置をプログラムする方法が提供される。プログラム方法は初期及び最終列アドレスを含む列アドレス情報を貯蔵する段階と、プログラム動作の以後、前記列アドレス情報に応じて列スキャン動作を実行する段階とを含み、前記列スキャン動作時、前記初期及び最終列アドレスによって定義されるデータローディング領域の列だけがスキャンされる。

望ましい実施例において、前記列スキャン動作を実行する段階は、前記列スキャン動作時、前記初期列アドレスに応答して前記列を選択するための列アドレスを生成する段階と、前記生成された列アドレスが前記最終列アドレスと一致するか否かによってプログラム動作モードの終了を決める段階とを含む。

望ましい実施例において、前記列スキャン動作を実行する段階は、前記生成された列アドレスが前記最終列アドレスと一致するとき、前記プログラム動作モードを終了させる段階をさらに含む。

望ましい実施例において、前記プログラム動作の以前にプログラムされるデータをローディングする段階をさらに含む。

プログラムされるデータ量に応じて列スキャン時間を制御することによってプログラム時間を減らすことができる。

本発明の例示的な実施例が参照の図に基づいて以下詳細に説明される。

図３は本発明による不揮発性メモリ装置を概略的に示すブロック図である。本発明による不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置、など）に適用することができることは、この分野の通常の知識を習得した者等に自明である。

図３を参照すると、本発明による不揮発性メモリ装置１００はメモリセルアレイ１１０、行選択回路１２０、ページバッファ回路１３０、列ゲート回路１４０、入出力回路１５０、アドレス貯蔵回路１６０、アドレス発生回路１７０、及びスキャン制御回路１８０を含む。メモリセルアレイ１１０、行選択回路１２０、及びページバッファ回路１３０は図１に示したのと同様であるので、それに対する説明は省略する。

列ゲート回路１４０はアドレス発生回路１７０からの列アドレスに応答してページバッファ回路１３０のページバッファを所定単位（例えば、ビット構造:ｘ８、ｘ１６、など）で選択する。プログラム動作時、入出力回路１５０を介して入力されたデータビット（ワードデータまたはバイトデータ）は列ゲート回路１４０を介して選択されたページバッファに貯蔵される。読み出し動作時、選択されたページバッファのデータビット（ワードデータまたはバイトデータ）は列ゲート回路１４０を介して入出力回路１５０に伝達される。プログラム検証動作時、選択されたページバッファのデータビット（ワードデータまたはバイトデータ）は列ゲート回路１４０を介してスキャン制御回路１８０に伝達される。プログラム検証動作時、列（またはページバッファ）がアドレス発生回路１７０で生成された列アドレスに応じて所定単位に順に列ゲート回路１４０によって選択される動作を以下“列スキャン動作”と称する。アドレス貯蔵回路１６０はスキャン制御回路１８０の制御に応じてプログラムされるデータの列アドレス情報を貯蔵する。アドレス貯蔵回路１６０は、例えば、レジスタを利用して実現することができる。列アドレス情報はプログラムされるデータの初期列アドレス及び最終列アドレスを含む。初期列アドレスはプログラムされるデータのうちの一番目に入力されるバイト／ワードデータに対応する列アドレスであり、最終列アドレスはプログラムされるデータのうちの最後に入力されるバイト／ワードデータに対応する列アドレスである。最終列アドレスは一ページのメモリセルのうちの一部だけがプログラムされるプログラム動作モードと一ページのメモリセルが全部プログラムされるプログラム動作モードとで異なる。

アドレス発生回路１７０はスキャン制御回路１８０によって制御され、アドレス貯蔵回路１６０に貯蔵された初期列アドレスに応答して列アドレスを発生する。例えば、プログラムされるデータがページバッファ回路１３０にローディングされる間、アドレス発生回路１７０はアドレス貯蔵回路１６０に貯蔵された初期列アドレスに応答して列アドレスを順に発生する。列アドレスの生成はプログラムされるデータが全部ページバッファ回路１３０に貯蔵されるまで行われる。

ここで、初期及び最終列アドレスはページバッファ回路１３０にデータがローディングされる以前にアドレス貯蔵回路１６０に貯蔵することができる。または、初期列アドレスはページバッファ回路１３０にデータがローディングされる以前にアドレス貯蔵回路１６０に貯蔵され、最終列アドレスはページバッファ回路１３０にデータがローディングされた後、アドレス貯蔵回路１６０に貯蔵される。後者の場合、最終列アドレスはアドレス発生回路１７０によって生成された列アドレスである。言い替えれば、アドレス発生回路１７０によって最後に生成された列アドレスは最終列アドレスとしてスキャン制御回路１８０の制御に応じてアドレス貯蔵回路１６０に貯蔵することができる。したがって、プログラムされるデータのローディング領域（図２で、斜線として表示された部分）はアドレス貯蔵回路１６０に貯蔵された初期及び最終列アドレスによって定義することができる。または、プログラム検証動作時、列スキャン範囲はアドレス貯蔵回路１６０に貯蔵された初期及び最終列アドレスによって定義することができる。

続いて、図３を参照すると、スキャン制御回路１８０はアドレス発生回路１７０で生成された列アドレスが最終列アドレスと一致するか否かによって（または到達したか否かによって）プログラム動作（または、読み出されたデータビットに対するプログラム検証動作）を終了させる。例えば、スキャン制御回路１８０はアドレス発生回路１７０で生成された列アドレスがアドレス貯蔵回路１６０の最終列アドレスと一致するとき、プログラム動作（またはプログラム検証動作）を終了させる。また、スキャン制御回路１８０は列ゲート回路１４０によって選択されたデータビットが全部プログラム状態を示すか否かによってアドレス発生回路１７０を制御する。例えば、選択されたデータビットが全部プログラム状態を示すとき、スキャン制御回路１８０は次の列アドレスを発生するようにアドレス発生回路１７０を制御する。これに対して、選択されたデータビットのうちの一部だけがプログラム状態を示すとき、スキャン制御回路１８０は次の列アドレスを発生しないようにアドレス発生回路１７０を制御する。

本発明の不揮発性メモリ装置１００によると、プログラム検証動作は一ページのすべてのメモリセルに対して実行されるのではなく、プログラムされるデータがローディングされた領域（初期列アドレス及び最終列アドレスによって定義される）に対してだけ実行される。したがって、プログラムされるデータ量に応じてプログラム検証時間（または列スキャン時間）を制御（調節）することによってプログラム時間を減らすことができる。

図４は本発明の例示的な実施例による図３に示したスキャン制御回路を示すブロック図である。図４を参照すると、本発明のスキャン制御回路１８０はデータ判別回路１８２、終了アドレス検出回路１８４、及び制御ロジック１８６を含む。

データ判別回路１８２は、プログラム検証動作時、列ゲート回路１４０から伝達されるデータビットが全部プログラム状態を示すか否かを判別する。入力されたデータビットが全部プログラム状態を示せば、データ判別回路１８２はプログラムパスを知らせるパス／フェイル信号ＰＦを出力する。入力されたデータビットのうちの一部だけがプログラム状態を示せば、データ判別回路１８２はプログラムフェイルを知らせるパス／フェイル信号ＰＦを出力する。パス／フェイル信号ＰＦがプログラムパスを示すとき、アドレス発生回路１７０は次の列アドレスを生成する。これに対して、パス／フェイル信号ＰＦがプログラムフェイルを示すとき、アドレス発生回路１７０による列アドレスの生成は中止される。たとえ列アドレスの生成が中止されても、以前に生成された列アドレスはプログラム動作時、初期化されず、アドレス発生回路１７０によって維持される。

終了アドレス発生回路１８４はアドレス発生回路１７０で生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスと一致するか、（または到逹したか）否かを検出する。例えば、アドレス発生回路１７０で生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスに到逹しなかったとき、終了アドレス検出回路１８４は検出信号ＡＤＤ＿ＥＮＤを非活性化させる。アドレス発生回路１７０で生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスに到逹したとき、終了アドレス検出回路１８４は検出信号ＡＤＤ＿ＥＮＤを活性化させる。検出信号ＡＤＤ＿ＥＮＤが活性化されるとき、アドレス発生回路１７０による列アドレスの生成は中止される。

制御ロジック１８６はプログラム動作時外部から印加される初期／最終列アドレスを貯蔵するようにアドレス貯蔵回路１６０を制御する。例えば、プログラム動作時、初期及び最終列アドレスはプログラムされるデータがページバッファ回路１３０に貯蔵される以前に制御ロジック１８６の制御下にアドレス貯蔵回路１６０に貯蔵することができる。または、初期列アドレスはプログラムされるデータがページバッファ回路１３０に貯蔵される以前に制御ロジック１８６の制御下にアドレス貯蔵回路１６０に貯蔵される。そして、プログラムされるデータが全部ページバッファ回路１３０に貯蔵された後、アドレス発生回路１７０で最終的に生成された列アドレスは最終列アドレスとして制御ロジック１８６の制御下にアドレス貯蔵回路１６０に貯蔵することができる。制御ロジック１８６はパス／フェイル信号ＰＦ及び検出信号ＡＤＤ＿ＥＮＤに応答してプログラム及びプログラム検証動作を制御する。これは、以後詳細に説明する。

本発明の不揮発性メモリ装置において、制御ロジック１８６またはスキャン制御回路１８０はＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインターフェースするように構成される。

図５は本発明による不揮発性メモリ装置のプログラム及びプログラム検証動作を説明するためのフローチャートである。以下、本発明による不揮発性メモリ装置のプログラム及びプログラム検証動作が参照の図に基づいて詳細に説明される。動作説明に先立って、周知のように、不揮発性メモリ装置がプログラム動作モードに進入すれば、複数のプログラムループが制御ロジック１８６の制御によって自動的に実行される。各プログラムループはプログラム区間及びプログラム検証区間で構成される。プログラム区間では、ページバッファ回路１３０にローディングされたデータ値に応じて選択されたページ（または行）のメモリセルがプログラムされる。プログラム検証区間では、選択された行のメモリセルが正常にプログラムされたか否かが決められたプログラムループ回数内で判別されなければならない。もしそうではなければ、プログラムフェイルとしてプログラム動作が終了する。

プログラム動作モードが開始されれば、まず、外部から提供される列アドレス情報は制御ロジック１８６の制御に応じてアドレス貯蔵回路１６０に貯蔵される（Ｓ１００）。列アドレス情報は初期列アドレスを含む。または、列アドレス情報は初期及び最終列アドレスを含む。ここで、列アドレス情報が初期及び最終列アドレスを含むと仮定すれば、列アドレス情報がアドレス貯蔵回路１６０に貯蔵された後、プログラムされるデータがページバッファ回路１３０にローディングされる（Ｓ１１０）。具体的に、アドレス発生回路１７０は初期列アドレスに応答して一番目のワード／バイトデータが入力されるための列アドレスを発生して、列ゲート回路１４０はアドレス発生回路１７０で生成された列アドレスに応答してページバッファのうちの一部を選択する。選択されたページバッファには列ゲート回路１４０を介して入力されたデータビットが各々貯蔵される。その次に、アドレス発生回路１７０は次の列アドレスを発生して、列ゲート回路１４０はアドレス発生回路１７０で生成された次の列アドレスに応答して残りのページバッファのうちの一部を選択する。このような過程を通じてプログラムされるデータが全部ページバッファ回路１３０にローディングされる。最後のバイト／ワードデータが入力されるためにアドレス発生回路１７０によって生成された列アドレスは最終列アドレスである。アドレス貯蔵回路１６０に初期列アドレスだけが貯蔵される場合、データローディング区間で生成された最後の列アドレスは制御ロジック１８６の第御下に最終列アドレスとしてアドレス貯蔵回路１６０に貯蔵される。

ページバッファ回路１３０にローディングされたデータの量は一ページ分であるか、
それより少ないこともある。この実施例において、ページバッファ回路１３０にローディングされたデータの量は一ページ分より少ないと仮定し、例えば、図２を参照すると、ビットラインＢＬ０−ＢＬｉに連結されたページバッファ（以下、データローディング領域と称する）にだけデータビットがローディングされたと仮定する。

プログラムされるデータが全部ページバッファ回路１３０にローディングされた後、一番目のプログラムループのプログラム動作が周知の方式に応じて実行される（Ｓ１２０）。プログラム動作が実行された後、一番目のプログラムループの検証読み出し動作が実行される（Ｓ１３０）。検証読み出し動作によると、選択された行（またはページ）のすべてのメモリセルのデータビットがページバッファ回路１３０によって読み出される。以後、読み出されたデータビットに対するプログラムパス／フェイルを判別するために列スキャン動作が実行される。列スキャン動作は次のようになる。

アドレス貯蔵回路１６０に貯蔵された初期列アドレスは制御ロジック１８６の制御下にアドレス発生回路１７０に伝達される。アドレス発生回路１７０は初期列アドレスに応答して一番目のワード／バイトデータを選択するための列アドレスを発生して、列ゲート回路１４０はアドレス発生回路１７０で生成された列アドレスに応答してページバッファ（または列）のうちの一部を選択する（Ｓ１４０）。選択されたページバッファのデータビットは列ゲート回路１４０を介してデータ判別回路１８２に伝達される。データ判別回路１８２は入力されたデータビットが全部プログラム状態（例えば、ロジック‘１’）を有するか否かを判別する（Ｓ１５０）。入力されたデータビットのうちの一部だけがプログラム状態（例えば、ロジック‘１’）を有すれば、データ判別回路１８２はプログラムフェイルを示すパス／フェイル信号ＰＥを発生する。これはアドレス発生回路１７０による次の列アドレスの生成を中止するようにする。たとえ列アドレスの生成が中止されても、一番目のプログラムループで生成された列アドレス（プログラムフェイルされたメモリセルを含む列を選択するためのアドレス）はそのまま維持される。これと同時に、制御ロジック１８６はパス／フェイル信号ＰＦに応答してプログラム検証区間を終了させて、プログラムループ回数が最大プログラムループ回数に到達したか否かを判別する（Ｓ１６０）。もしプログラムループ回数が最大プログラムループ回数より少なければ、二番目のプログラムループのプログラム動作が実行されるように行選択回路１２０とページバッファ回路１３０とを制御する。二番目のプログラムループのプログラム動作はＳ１２０段階で説明したのと同様に実行される。

これに対して、もし入力されたデータビットが全部プログラム状態（例えば、ロジック‘１’）を有すれば、データ判別回路１８２はプログラムパスを示すパス／フェイル信号ＰＦを発生する。次に、段階（Ｓ１７０）で、終了アドレス検出回路１８４はアドレス発生回路１７０によって生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスに到達したか否かを判別する。もしアドレス発生回路１７０によって生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスに到逹しなかったら、アドレス発生回路１７０は次の列アドレスを発生する。すなわち、パス／フェイル信号ＰＦがプログラムパスを示して、検出信号ＡＤＤ＿ＥＮＤが非活性化されるとき、アドレス発生回路１７０は次のプログラムループのための列アドレスを発生する。次の列アドレスが生成されることによって、列ゲート回路１４０は列アドレスに応答して残りのページバッファのうちの一部を選択する。以後の段階（Ｓ１５０、Ｓ１６０、Ｓ１７０）が上述と同様に実行される。

（Ｓ１７０）段階で、アドレス発生回路１７０によって生成された列アドレスがアドレス貯蔵回路１６０に貯蔵された最終列アドレスに到逹すれば、終了アドレス検出回路１８４は検出信号ＡＤＤ＿ＥＮＤを活性化させる。これはアドレス発生回路１７０による列アドレスの生成が中止されるようにする。これと同時に、制御ロジック１８６は検出信号ＡＤＤ＿ＥＮＤの活性化に応答してローディングされたデータに対するプログラム動作すなわち、プログラム動作モードを終了させる。

上述のように、プログラム検証動作時、指定される列領域は一ページのすべての列を含むのではなく、初期及び最終列アドレスによって定義される列を含む。すなわち、プログラムされるデータがローディングされたデータローディング領域に属する列だけがプログラム検証区間で選択される。言い替えれば、部分プログラム動作を実行することにおいて、すべての列がプログラム検証区間で選択されるのではなく、初期及び最終列アドレスによって定義される列だけが選択されるので、列スキャン時間またはプログラム検証時間が短縮されることができる。本発明による不揮発性メモリ装置の効果を図６Ａ乃至図６Ｃを参照して、より具体的に説明すれば、次のようになる。

例えば、ページサイズが２Ｋ−バイトであり、内部動作サイクルが４０ｎｓであると仮定すれば、プログラム動作モードは、大きく、データローディング区間、高電圧設定区間、及び複数のプログラムループで構成される。各プログラムループはプログラム区間とプログラム検証区間で構成される。プログラム検証区間では、前に説明した列スキャン動作が実行される。列ゲート回路がワード単位でページバッファを選択すると仮定する。

一ページ分の２Ｋ−バイトデータをプログラムするためには、図６Ａを参照すると、４０ｕｓのデータローディング時間が必要であり、１０ｕｓの高電圧設定時間が必要である。そして、プログラムループごとに４８ｕｓのプログラム時間が要求される。プログラムループごとに最小４０ｎｓから最大４０ｕｓのプログラム検証時間（すなわち、列スキャン時間）が要求される。列スキャン時間は一ページのすべてのメモリセルに対するプログラム検証のための時間である。

一ページのメモリセル５１２−バイトのデータをプログラムするためには、図６Ｂを参照すれば、４０ｕｓのデータローディング時間が必要であり、１０ｕｓの高電圧設定時間が必要である。そして、プログラムループごとに４８ｕｓのプログラム時間が要求される。プログラムループごとに最小４０ｎｓから最大４０ｕｓのプログラム検証時間（すなわち、列スキャン時間）が要求される。たとえ５１２−バイトデータだけがプログラムされるにもかかわらず、一ページのすべてのメモリセルに対するプログラム検証動作のための列スキャン時間が要求される。

図６Ａ及び図６Ｂを参照すると、プログラムされるデータ量に関係なしに、列スキャン動作が選択された行のすべてのメモリセルに対して実行され、その結果、５１２−バイトデータをプログラムするのにかかる時間は２Ｋ−バイトデータをプログラムするのにかかる時間と同様である。

これに対して、本発明による不揮発性メモリ装置の場合、列スキャン動作がプログラムされるデータ量に応じて調節（制御）さる。言い替えれば、図６Ｃを参照すると、基本的にデータローディング時間、高電圧設定時間、及び毎プログラム区間のプログラム時間は同様である。しかし、毎プログラムループのプログラム検証区間で列スキャン時間がプログラムされるデータ量によって調節される。すなわち、図６Ｃに示したように、プログラムループごとに最小４０ｎｓから最大１０ｕｓのプログラム検証時間（すなわち、列スキャン時間）が要求されることが分かる。

以上、本発明による回路の構成及び動作を上記した説明及び図によって示したが、これは例をあげて説明したに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。

一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。部分プログラム動作に応じて部分的にデータがローディングされた図１に示すページバッファ回路を示す図である。本発明による不揮発性メモリ装置を概略的に示すブロック図である。本発明の例示的な実施例による図３に示したスキャン制御回路を示すブロック図である。本発明による不揮発性メモリ装置のプログラム及びプログラム検証動作を説明するためのフローチャートである。本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較するための図である。本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較するための図である。本発明及び一般的な技術による不揮発性メモリ装置のプログラム時間を比較するための図である。

符号の説明

１１０メモリセルアレイ
１２０行選択回路
１３０ページバッファ回路
１４０列ゲート回路
１５０入出力回路
１６０アドレス貯蔵回路
１７０アドレス発生回路
１８０スキャン制御回路

Claims

行と列に配列されたメモリセルで構成されたメモリセルアレイと、
プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、
前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、
前記アドレス貯蔵回路の初期列アドレスに応答して前記読み出されたデータビットを選択するための列アドレスを順に発生するアドレス発生回路と、
前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するか否かによってプログラム動作モードを終了させるスキャン制御回路とを含むことを特徴とする不揮発性メモリ装置。
前記初期列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記アドレス発生回路は前記プログラムされるデータビットが前記ページバッファ回路にローディングされる間列アドレスを順に発生することを特徴とする請求項２に記載の不揮発性メモリ装置。
前記プログラムされるデータビットが全部前記ページバッファ回路にローディングされるとき、前記アドレス発生回路で最終的に生成された列アドレスは前記最終列アドレスとして前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項３に記載の不揮発性メモリ装置。
前記初期及び最終列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記アドレス発生回路からの列アドレスに応答して前記読み出されたデータビットを選択する列ゲート回路をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記スキャン制御回路は前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かによって前記アドレス発生回路を制御することを特徴とする請求項６に記載の不揮発性メモリ装置。
前記選択されたデータビットが全部プログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生するように前記アドレス発生回路を制御することを特徴とする請求項７に記載の不揮発性メモリ装置。
前記選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生しないように前記アドレス発生回路を制御することを特徴とする請求項７に記載の不揮発性メモリ装置。
前記プログラムされるデータのサイズは前記選択された行のサイズと同一、またはそれより小さいことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記スキャン制御回路はＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインターフェースするように構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルで構成されたメモリセルアレイと、
プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、
前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、
前記プログラム検証動作時、前記アドレス貯蔵回路の初期列アドレスに応答して前記データビットを順に選択する列選択回路と、
前記選択されたデータビット及び前記最終列アドレスに応答してプログラム動作モードの終了を制御するスキャン制御回路とを含むことを特徴とする不揮発性メモリ装置。
前記列選択回路は、
前記初期列アドレスに応答して列アドレスを順に発生するアドレス発生回路と、
前記列アドレスに応答して前記読み出されたデータビットを選択する列ゲート回路とを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
前記スキャン制御回路は前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かによって前記アドレス発生回路を制御することを特徴とする請求項１３に記載の不揮発性メモリ装置。
前記選択されたデータビットが全部プログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生するように前記アドレス発生回路を制御することを特徴とする請求項１４に記載の不揮発性メモリ装置。
前記選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記スキャン制御回路は次の列アドレスを発生しないように前記アドレス発生回路を制御することを特徴とする請求項１４に記載の不揮発性メモリ装置。
前記スキャン制御回路は前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するとき、前記プログラム動作モードを終了させることを特徴とする請求項１３に記載の不揮発性メモリ装置。
前記初期列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
前記アドレス発生回路は前記プログラムされるデータビットが前記ページバッファ回路にローディングされる間列アドレスを順に発生することを特徴とする請求項１３に記載の不揮発性メモリ装置。
前記プログラムされるデータビットが全部前記ページバッファ回路にローディングされるとき、前記アドレス発生回路で最終的に生成された列アドレスは前記最終列アドレスとして前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項１９に記載の不揮発性メモリ装置。
前記初期及び最終列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
前記スキャン制御回路は、
前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かを判別するデータ判別回路と、
前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するか否かを検出する検出回路と、
前記データ判別回路の判別結果及び前記検出回路の検出結果に応答して前記プログラム動作モードの終了を制御する制御ロジックとを含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
前記列ゲート回路によって選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記アドレス発生回路による次の列アドレスの生成が中止されることを特徴とする請求項２２に記載の不揮発性メモリ装置。
前記アドレス発生回路で生成された列アドレスが前記最終列アドレスを示すとき、前記制御ロジックは前記プログラム動作モードを終了させることを特徴とする請求項２３に記載の不揮発性メモリ装置。
前記制御ロジックはＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインターフェースするように構成されることを特徴とする請求項２２に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルで構成されたメモリセルアレイと、
プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、
前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列アドレス及び最終列アドレスを含むアドレス貯蔵回路と、
前記アドレス貯蔵回路の初期列アドレスに応答して列アドレスを発生するアドレス発生回路と、
前記列アドレスに応答して前記データビットを選択する列ゲート回路と、
前記選択されたデータビットが全部プログラム状態を示すか否かを判別するデータ判別回路と、
前記アドレス発生回路は前記データ判別回路の判別結果によって制御され、
前記アドレス発生回路から生成された列アドレスが前記アドレス貯蔵回路の最終列アドレスと一致するか否かを検出する検出回路と、
前記検出回路の検出結果及び前記データ判別回路の判別結果に応答してプログラム動作モードの終了を制御する制御ロジックとを含むことを特徴とする不揮発性メモリ装置。
前記初期列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
前記アドレス発生回路は前記プログラムされるデータビットが前記ページバッファ回路にローディングされる間列アドレスを順に発生することを特徴とする請求項２７に記載の不揮発性メモリ装置。
前記プログラムされるデータビットが全部前記ページバッファ回路にローディングされるとき、前記アドレス発生回路で最終的に生成された列アドレスは前記最終列アドレスとして前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項２８に記載の不揮発性メモリ装置。
前記初期及び最終列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記アドレス貯蔵回路に貯蔵されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
前記制御ロジックは前記アドレス発生回路で生成された列アドレスが前記最終列アドレスと一致するとき、前記プログラム動作を終了させることを特徴とする請求項２６に記載の不揮発性メモリ装置。
前記列ゲート回路によって選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記アドレス発生回路による次の列アドレスの生成が前記プログラム検証動作時に中止されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すとき、前記アドレス発生回路は前記プログラム検証動作時、次の列アドレスを生成することを特徴とする請求項２６に記載の不揮発性メモリ装置。
前記スキャン制御回路はＮＡＮＤインターフェース方式、ＮＯＲインターフェース方式、及びＳＲＡＭインターフェース方式のうちのいずれか一つのインターフェース方式に従って外部装置とインターフェースするように構成されることを特徴とする請求項２６に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルを含む不揮発性メモリ装置をプログラムする方法において、
初期及び最終列アドレスを含む列アドレス情報を貯蔵する段階と、
プログラム動作の以後前記列アドレス情報に応じて列スキャン動作を実行する段階とを含み、
前記列スキャン動作時、前記初期及び最終列アドレスによって定義されるデータローディング領域の列だけがスキャンされることを特徴とする方法。
前記列スキャン動作を実行する段階は、
前記列スキャン動作時、前記初期列アドレスに応答して前記列を選択するための列アドレスを生成する段階と、
前記生成された列アドレスが前記最終列アドレスと一致するか否かによってプログラム動作モードの終了を決める段階とを含むことを特徴とする請求項３５に記載の方法。
前記列スキャン動作を実行する段階は、
前記生成された列アドレスが前記最終列アドレスと一致するときに、前記プログラム動作モードを終了させる段階をさらに含むことを特徴とする請求項３６に記載の方法。
前記プログラム動作の以前にプログラムされるデータをローディングする段階をさらに含むことを特徴とする請求項３５に記載の方法。
行と列に配列されたメモリセルで構成されたメモリセルアレイと、
プログラム検証動作時、選択された行のメモリセルからデータビットを読み出すページバッファ回路と、
前記メモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、前記列アドレス情報は初期列情報及び最終列情報を含む貯蔵回路と、
前記貯蔵回路の初期列情報と最終列情報を利用して選択されなければならないメモリセルに対するアドレスの生成を制御するアドレス発生制御回路とを含むことを特徴とする不揮発性メモリ装置。
前記初期列情報は初期列アドレスであることを特徴とする請求項３９に記載の不揮発性メモリ装置。
前記初期列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記貯蔵回路に貯蔵されることを特徴とする請求項４０に記載の不揮発性メモリ装置。
前記アドレス発生制御回路は前記初期列情報によって順にアドレスを発生させることを特徴とする請求項４１に記載の不揮発性メモリ装置
前記最終列情報は最終列アドレスであることを特徴とする請求項３９に記載の不揮発性メモリ装置。
前記最終列アドレスは前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記貯蔵回路に貯蔵されることを特徴とする請求項４３に記載の不揮発性メモリ装置。
前記アドレス発生制御回路は前記初期列情報によって順に発生するアドレスと前記最終列アドレスとを比較して動作モードを終了させることを特徴とする請求項４４に記載の不揮発性メモリ装置
前記最終列情報はローディングされるデータの量を示す情報であることを特徴とする請求項３９に記載の不揮発性メモリ装置。
前記最終列情報は前記プログラムされるデータが前記ページバッファ回路にローディングされる以前に前記貯蔵回路に貯蔵されることを特徴とする請求項４６に記載の不揮発性メモリ装置。
前記アドレス発生制御回路は順に発生されるアドレス増加量と前記ローディングされるデータ量の情報とを比較して動作モードを終了させることを特徴とする請求項３７に記載の不揮発性メモリ装置
前記アドレス発生制御回路からの列アドレスに応答して前記読み出されたデータビットを選択する列ゲート回路をさらに含むことを特徴とする請求項３９に記載の不揮発性メモリ装置。
前記アドレス発生制御回路は前記列ゲート回路によって選択されたデータビットが全部プログラム状態を示すか否かによってアドレス生成を制御することを特徴とする請求項４０に記載の不揮発性メモリ装置。
前記選択されたデータビットが全部プログラム状態を示すとき、前記アドレス発生制御回路は次の列アドレスを発生することを特徴とする請求項５０に記載の不揮発性メモリ装置。
前記選択されたデータビットのうちの一部だけがプログラム状態を示すとき、前記アドレス発生制御回路は次の列アドレスを発生しないことを特徴とする請求項５０に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルを具備したメモリセルアレイと、
初期列アドレスから終了列アドレスまで及ぶ一連の列を識別するように前記初期列アドレスのインジケータと前記終了列アドレスのインジケータとを貯蔵するアドレス貯蔵ユニットと、
前記初期列アドレスから前記終了列アドレスまで及ぶ一連の列に位置した選択された行のメモリセルのプログラム動作を検証するプログラム回路とを含むことを特徴とする不揮発性メモリ装置。
前記プログラム回路は選択された行のため、前記初期列アドレスから前記終了列アドレスまで及ぶ一連の列のプログラム動作を検証することを特徴とする請求項５３に記載の不揮発性メモリ装置。
前記列は前記メモリセルアレイのページに対応して、前記一連の列は前記ページの一連の列に対応することを特徴とする請求項５３に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルを具備したメモリセルアレイを含む不揮発性メモリ装置をプログラムする方法において、
初期列アドレスから終了列アドレスまで及ぶ一連の列を識別するように前記初期列アドレスのインジケータと前記終了列アドレスのインジケータとを貯蔵する段階と、
前記初期列アドレスから前記終了列アドレスまで及ぶ一連の列に位置した選択された行のメモリセルのプログラム動作を検証する段階とを含むことを特徴とする方法。
前記選択された行のため、前記初期列アドレスから前記終了列アドレスまで及ぶ一連の列のプログラム動作を検証する段階をさらに含むことを特徴とする請求項５６に記載の方法。
前記列は前記メモリセルアレイのページに対応して、前記一連の列は前記ページの一連の列に対応することを特徴とする請求項５６に記載の方法。