JP4656836B2 - 同期クロック生成装置及び同期クロック生成方法 - Google Patents

同期クロック生成装置及び同期クロック生成方法 Download PDF

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Description

本発明は、入力信号に同期したクロックを生成する同期クロック生成装置及び同期クロック生成方法に関し、特に、映像信号の水平同期信号に同期したクロックを生成する同期クロック生成装置及び同期クロック生成方法に関するものである。
入力信号に同期したクロックを生成する同期クロック生成装置及び同期クロック生成方法としては、映像信号に付加されている水平同期信号に同期したクロックを生成する水平同期クロック生成装置（例えば特許文献１参照）がある。
図１２は、特許文献１で提案されているサンプリングクロック生成回路の構成を示すブロック図であり、映像信号入力端子１２０１には、水平同期信号が付加されたアナログ映像信号Ｓ１２０１が入力される。Ａ／Ｄ変換器１２０２は、入力されるアナログ映像信号Ｓ１２０１を、後述する逓倍回路１２１６から出力される水平同期クロックＳ１２１６をサンプリングの基準としてディジタル変換し、ディジタル映像信号Ｓ１２０２を出力する。水平同期分離回路１２０３は、ディジタル映像信号Ｓ１２０２より、水平同期信号を分離し、この分離した水平同期信号を水平同期分離信号Ｓ１２０３として出力する。パルス生成回路１２０４では、後述する逓倍回路１２１６から出力される水平同期クロックＳ１２１６を、入力されるアナログ映像信号Ｓ１２０１の放送方式毎に決められた数だけカウントして生成される水平同期パルス信号Ｓ１２０４を生成し出力する。乗算器１２０５は、入力される水平同期分離信号Ｓ１２０３及び水平同期パルス信号Ｓ１２０４を乗算した結果を乗算データＳ１２０５として出力する。ディジタルＬＰＦ（ローパスフィルタ）１２０６は、入力される乗算データＳ１２０５から高周波成分を除去し、ＤＣ（直流）成分のみを取り出したデータを補正データＳ１２０６として出力する。
加算器１２０９は、補正データＳ１２０６と、ディジタル入力端子１２１８から入力されるディジタル制御信号Ｓ１２１８とを加算し、加算データＳ１２０９を出力する。ここで、ディジタル制御信号Ｓ１２１８は、ディジタルＬＰＦ１２０６からの補正データＳ１２０６の出力がない場合に、後述する逓倍回路１２１６から出力される水平同期クロックの周波数、いわゆるフリーラン周波数を決定するデータである。アドレス生成回路１２１０は、入力される加算データＳ１２０９の累積加算演算を順次行い、累積加算値を算出する。ここで、累積加算値はキャリーアウトは使用しない値である。更に累積加算値を、後述するＲＯＭ（リードオンリーメモリ）回路１２１１内のＳＩＮ（サイン）波データテーブルのアドレスに合うように除算して得られるデータを、アドレスデータＳ１２１０として出力する。このアドレスデータＳ１２１０の周波数は、加算データＳ１２０９が大きくなると速くなり、逆に加算データＳ１２０９が小さくなると遅くなる。ＲＯＭ回路１２１１にはＳＩＮ波データテーブルが格納され、アドレスデータＳ１２１０が入力されると、アドレス毎に内部に格納されたＳＩＮ波データを参照し、ディジタルＳＩＮ波信号Ｓ１２１１を出力する。Ｄ／Ａ変換器１２１２は、入力されるディジタルＳＩＮ波信号Ｓ１２１１を、ディジタル信号からアナログ信号に変換し、アナログＳＩＮ波信号Ｓ１２１２として出力する。逓倍回路１２１６では、入力されるアナログＳＩＮ波信号Ｓ１２１２の周波数を整数倍に逓倍して得られるクロック信号を水平同期クロックＳ１２１６として出力する。加算器１２０９、アドレス生成回路１２１０、ＲＯＭ回路１２１１、Ｄ／Ａ変換器１２１２、及び逓倍回路１２１６はＶＣＯ（電圧制御発振器）を構成している。水平同期クロックＳ１２１６は、外部の各種映像信号処理部に供給されるとともに、上述したように、Ａ／Ｄ変換器１２０２、パルス生成回路１２０４に供給される。
図１３は、特許文献１に記載されたサンプリングクロック生成回路の性能を説明するための、クロック周波数特性曲線を示す図であり、図において、横軸は、所望クロック周波数、即ち映像信号の水平同期信号に完全に同期した場合に本来得られるクロック周波数を示し、縦軸は実際にサンプリングクロック生成回路の逓倍回路１２１６から出力される生成クロック周波数を示す。クロック周波数特性曲線Ｓ１３２１は所望クロック周波数と生成クロック周波数との関係を示しており、クロック周波数特性曲線Ｓ１３２１はステップ状になっており、連続的に変化する所望クロック周波数に対し、生成クロック周波数が非連続な値をとる。周波数ロックレンジＳ１３２２は周波数ロック可能な生成クロック周波数の範囲を示す。周波数ロック精度Ｓ１３２３は所望クロック周波数に対して得られる生成クロック周波数の精度で、ここでは隣接する生成クロック周波数間の周波数差として表される。周波数ロック精度Ｓ１３２３が高い、つまり、隣接する生成クロック周波数間の周波数差が小さければ、高精度に所望クロック周波数に近い生成クロック周波数に周波数ロックすることが可能となる。周波数Ｓ１３２４は、ディジタルＬＰＦ１２０６からの補正データＳ１２０６の入力がない場合の生成クロック周波数である。
図に示すように、所望クロック周波数がＦ１３０１の時の生成クロック周波数はＦ１３０２となり、所望クロック周波数がＦ１３０３の時の生成クロック周波数はＦ１３０４となり、所望クロック周波数がＦ１３０７の時の生成クロック周波数はＳ１３０８となり、所望クロック周波数がＦ１３０５の時の生成クロック周波数はＦ１３０６となる。
ここで、周波数ロックレンジＳ１３２２は、ディジタルＬＰＦ１２０６のゲインにより決定される。即ち、ディジタルＬＰＦ１２０６のゲインが大きければ、アドレス生成回路の周波数の変動幅が大きくなることにより、生成クロック周波数の変動幅が大きくなり、周波数ロックレンジＳ１３２２も広くなる。
また、周波数ロック精度Ｓ１３２３は、ディジタルＬＰＦ１２０６の出力である補正データＳ１２０６のビット数、及びディジタルＬＰＦ１２０６のゲインにより決定される。即ち、ディジタルＬＰＦ１２０６の出力である補正データＳ１２０６のビット数が多くなれば、周波数ロックレンジＳ１３２２内において生成クロック周波数がとりうるステップ数が多くなり、周波数ロック精度が高くなる。また、ディジタルＬＰＦ１２０６の出力である補正データＳ１２０６のビット数を一定として、周波数ロックレンジＳ１３２２内において生成クロック周波数がとりうるステップ数を一定とすると、ディジタルＬＰＦ１２０６のゲインが大きくなれば、周波数ロックレンジが広くなり、周波数ロック精度は低くなる。
特開２００１−９４８２１号公報
しかしながら、特許文献１に記載されたサンプリングクロック生成回路においては、例えば図１３に示すように、所望クロック周波数がＦ１３０３とＦ１３０７との間の周波数であったとしても、得られる生成クロック周波数は、周波数ロック精度分だけ周波数が異なるＦ１３０４またはＦ１３０８のいずれかであり、その中間の周波数を取ることはできない。つまり、周波数ロック精度よりも高精度な生成クロック周波数を得ることができない。この周波数ロック精度は、ディジタルＬＰＦ１２０６の出力ビット数、及びゲインにより設定されるが、これらの値は、ディジタルＬＰＦ１２０６の回路構成により決定されるため、動作中に容易に変更することができない。したがって、特許文献１に記載されたサンプリングクロック生成回路では、回路構成により決定される周波数ロック精度に依存した生成クロック周波数しか生成することができないという問題点があった。
また、図１３に示すように、所望クロック周波数が、周波数ロックレンジの上限の生成クロック周波数Ｆ１３０６よりも高い周波数Ｆ１３０５であっても、水平同期クロック生成装置から得られる生成クロック周波数はＦ１３０６にロックされてしまう。つまり、生成クロック周波数は、周波数ロックレンジ外の周波数をとることができないため、所望クロック周波数が、周波数ロックレンジの上限の生成クロック周波数よりも高い周波数であっても、生成クロック周波数は周波数ロックレンジの上限の生成クロック周波数にロックされてしまう。この周波数ロックレンジは、ディジタルＬＰＦ１２０６のゲインにより設定されるが、このゲインの値は、ディジタルＬＰＦ１２０６の回路構成により決定されるため、動作中に容易に変更することができない。したがって、特許文献１に記載されたサンプリングクロック生成回路では、所望クロック周波数が周波数ロックレンジ外の周波数である場合には、生成クロック周波数が所望クロック周波数に追従できないため、周波数ロックレンジに依存した生成クロック周波数しか生成することができないという問題点があった。
前記のような問題点を、ディジタルＬＰＦ１２０６から出力されるデータのビット拡張を行うことにより解決することが考えられるが、この場合には、回路規模が大幅に増加してしまうという欠点がある。
本発明は、前記のような問題点を解消するためになされたものであり、同期信号が付加された入力信号に応じて、装置内で処理するデータのビット拡張を行うことなく周波数ロック精度を向上させることができ、周波数ロックレンジを拡大させることができる同期クロック生成装置、及び同期クロック生成方法を提供することを目的とする。
この発明に係る同期クロック生成装置は、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備えるようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データ内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力し、前記電圧制御発振器は、前記ゲイン調整回路から出力される補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成するようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、前記格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出し、前記ズレ量を予め設定された第３の閾値と比較して、ズレ量が第３の閾値より大きい場合は、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ズレ量が第３の閾値以下の場合は、前記ロック中心周波数設定値を変更しないようにし、前記格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、前記格納した補正データの平均値を算出して、ロック中心周波数設定値に対する補正データのズレ量を算出し、前記バラツキ量を、予め設定された第１の閾値と比較し、該比較の結果、バラツキ量が第１の閾値以下の場合に、現在のゲイン調整値が、第１のゲイン調整値と、該第１のゲイン調整値よりも小さい第２のゲイン調整値とのいずれであるかを判定し、該判定の結果、現在のゲイン調整値が第１のゲイン調整値であると判定された場合に、前記バラツキ量を前記第１の閾値よりも小さい予め設定された第２の閾値と比較し、バラツキ量が第２の閾値よりも小さい場合には、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ゲイン調整値を第２のゲイン設定値に設定し、バラツキ量が第２の閾値以下の場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、前記現在のゲイン調整値の判定の結果、現在のゲイン調整値が第２のゲイン調整値であると判定された場合に、ズレ量と予め設定された第３の閾値とを比較し、ズレ量が第３の閾値より大きいと判定された場合、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定し、ズレ量が第３の閾値以下であると判定された場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、前記バラツキ量の比較の結果、該バラツキ量が第１の閾値より大きいと判定された場合に、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定するようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ローパスフィルタに出力するようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記電圧制御発振器は、前記ゲイン調整された補正データと、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を示すデータを加算した加算データを生成する加算器と、該加算データを累積加算演算し、該累積加算値から前記加算データが大きくなると周波数が速くなり、小さくなると周波数が遅くなるアドレスデータを生成するアドレス生成回路と、アドレス毎に内部に格納されたサイン波データを参照して、前記アドレスデータに応じた、ディジタルサイン波信号を生成するメモリ回路と、前記ディジタルＳＩＮ波信号をアナログサイン波信号に変換するＤ／Ａ変換器と、前記アナログサイン波信号のディジタル状のノイズを除去するアナログローパスフィルタと、前記ディジタル状のノイズを除去したアナログサイン波信号に対して整数倍に周波数を逓倍して前記同期クロックを生成する逓倍手段とを備えるようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記アナログ入力信号は映像信号であり、前記同期信号は水平同期信号としたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記映像信号には垂直同期信号が付加されており、前記Ａ／Ｄ変換器により変換されたディジタル信号より前記垂直同期信号を分離する垂直同期信号分離回路を備え、前記コントローラは、前記垂直同期信号を処理の開始信号として用いるようにしたものである。
この発明に係る同期クロック生成装置は、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、予め決定された値に基づいて、前記補正データのゲイン調整を行うゲイン調整回路と、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力するコントローラと、前記ゲイン調整回路から出力されるゲイン調整された補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備えるようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタの出力する補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出し、ズレ量を予め設定された閾値と比較して、ズレ量が閾値より大きい場合は、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ズレ量が閾値以下の場合は、前記ロック中心周波数設定値を変更しないようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ローパスフィルタに出力するようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記電圧制御発振器は、前記ゲイン調整された補正データと、前記ロック中心周波数設定データを加算した加算データを生成する加算器と、該加算データを累積加算演算し、該累積加算値から、前記加算データが大きくなると周波数が速くなり、小さくなると周波数が遅くなるアドレスデータを生成するアドレス生成回路と、アドレス毎に内部に格納されたサイン波データを参照して、前記アドレスデータに応じた、ディジタルサイン波信号を生成するメモリ回路と、前記ディジタルＳＩＮ波信号をアナログサイン波信号に変換するＤ／Ａ変換器と、前記アナログサイン波信号のディジタル状のノイズを除去するアナログローパスフィルタと、前記ディジタル状のノイズを除去したアナログサイン波信号に対して整数倍に周波数を逓倍して前記同期クロックを生成する逓倍手段とを備えるようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記アナログ入力信号は映像信号であり、前記同期信号は水平同期信号としたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記映像信号には垂直同期信号が付加されており、前記Ａ／Ｄ変換器により変換されたディジタル信号より前記垂直同期信号を分離する垂直同期信号分離回路を備え、前記コントローラは、前記垂直同期信号を処理の開始信号として用いるようにしたものである。
この発明に係る同期クロック生成装置は、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成するローパスフィルタと、ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、前記ゲイン調整回路から得られた補正データと、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定するロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成して前記同期信号に同期したクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器と、前記同期パルス信号をロードパルスとして、前記ローパスフィルタの出力する補正データを取り込み、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納する補正データ格納回路と、前記補正データ格納回路が格納した補正データの最大値から最小値を減算してバラツキ量を算出するバラツキ量算出回路と、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量比較結果を出力するバラツキ量比較回路と、前記バラツキ量比較結果に基づいて、前記補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すデータを前記ゲイン調整データとして出力するゲイン調整値決定回路と、前記補正データ格納回路が格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出するズレ量算出回路と、前記ズレ量を予め設定されている第３の閾値と比較して、ズレ量比較結果を出力するズレ量比較回路と、前記ズレ量、及びズレ量比較結果に基づいて、ロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すデータを前記ロック中心周波数設定データとして出力するロック中心周波数設定値算出回路とを備えるようにしたものである。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記ゲイン調整値決定回路は、前記バラツキ量比較結果に基づいて、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを設定し、前記ローパスフィルタに出力するようにしたものである。
この発明に係る同期クロック生成方法は、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するステップと、前記ディジタル信号から前記同期信号を分離するステップと、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するステップと、前記ディジタル信号から分離した同期信号と前記同期パルス信号とを乗算して乗算データを出力するステップと、前記乗算データから高周波成分を除去し、直流成分を取り出すことにより、補正データを生成するステップと、前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するステップと、前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うステップと、前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成して、該クロックを前記同期クロックとして出力するステップとを備えるようにしたものである。
この発明に係る同期クロック生成方法は、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するステップと、前記ディジタル信号から前記同期信号を分離するステップと、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するステップと、前記ディジタル信号から分離した同期信号と前記同期パルス信号とを乗算して乗算データを出力するステップと、前記乗算データから高周波成分を除去し、直流成分を取り出すことにより、補正データを生成するステップと、予め決定された値に基づいて、前記補正データのゲイン調整を行うステップと、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力するステップと、前記ゲイン調整を行うステップより生成されるゲイン調整された補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力するステップとを備えるようにしたものである。
この発明に係る同期クロック生成装置によれば、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備えるようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データ内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力し、前記電圧制御発振器は、前記ゲイン調整回路から出力される補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成するようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、前記格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出し、前記ズレ量を予め設定された第３の閾値と比較して、ズレ量が第３の閾値より大きい場合は、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ズレ量が第３の閾値以下の場合は、前記ロック中心周波数設定値を変更しないようにし、前記格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置は、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、前記格納した補正データの平均値を算出して、ロック中心周波数設定値に対する補正データのズレ量を算出し、前記バラツキ量を、予め設定された第１の閾値と比較し、該比較の結果、バラツキ量が第１の閾値以下の場合に、現在のゲイン調整値が、第１のゲイン調整値と、該第１のゲイン調整値よりも小さい第２のゲイン調整値とのいずれであるかを判定し、該判定の結果、現在のゲイン調整値が第１のゲイン調整値であると判定された場合に、前記バラツキ量を前記第１の閾値よりも小さい予め設定された第２の閾値と比較し、バラツキ量が第２の閾値よりも小さい場合には、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ゲイン調整値を第２のゲイン設定値に設定し、バラツキ量が第２の閾値以下の場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、前記現在のゲイン調整値の判定の結果、現在のゲイン調整値が第２のゲイン調整値であると判定された場合に、ズレ量と予め設定された第３の閾値とを比較し、ズレ量が第３の閾値より大きいと判定された場合、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定し、ズレ量が第３の閾値以下であると判定された場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、前記バラツキ量の比較の結果、該バラツキ量が第１の閾値より大きいと判定された場合に、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定するようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ローパスフィルタに出力するようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じてローパスフィルタの周波数の高い成分に対するゲイン調整ができ、ロック応答速度の向上、及び生成される同期クロックの安定化を図れる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じてローパスフィルタの周波数の高い成分に対するゲイン調整ができ、ロック応答速度の向上、及び生成される同期クロックの安定化を図れる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記電圧制御発振器は、前記ゲイン調整された補正データと、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を示すデータを加算した加算データを生成する加算器と、該加算データを累積加算演算し、該累積加算値から前記加算データが大きくなると周波数が速くなり、小さくなると周波数が遅くなるアドレスデータを生成するアドレス生成回路と、アドレス毎に内部に格納されたサイン波データを参照して、前記アドレスデータに応じた、ディジタルサイン波信号を生成するメモリ回路と、前記ディジタルＳＩＮ波信号をアナログサイン波信号に変換するＤ／Ａ変換器と、前記アナログサイン波信号のディジタル状のノイズを除去するアナログローパスフィルタと、前記ディジタル状のノイズを除去したアナログサイン波信号に対して整数倍に周波数を逓倍して前記同期クロックを生成する逓倍手段とを備えるようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記アナログ入力信号は映像信号であり、前記同期信号は水平同期信号としたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。また、映像信号に付加された水平同期信号に同期した水平同期クロック生成のロックレンジを拡大することで、映像信号処理に供給する駆動クロックである前記水平同期クロックのロックレンジが拡大するため、映像表示の非標準対応幅を拡大することができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記映像信号には垂直同期信号が付加されており、前記Ａ／Ｄ変換器により変換されたディジタル信号より前記垂直同期信号を分離する垂直同期信号分離回路を備え、前記コントローラは、前記垂直同期信号を処理の開始信号として用いるようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。
この発明に係る同期クロック生成装置によれば、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、予め決定された値に基づいて、前記補正データのゲイン調整を行うゲイン調整回路と、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力するコントローラと、前記ゲイン調整回路から出力されるゲイン調整された補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備えるようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタの出力する補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出し、ズレ量を予め設定された閾値と比較して、ズレ量が閾値より大きい場合は、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ズレ量が閾値以下の場合は、前記ロック中心周波数設定値を変更しないようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ローパスフィルタに出力するようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができるとともに、同期信号が付加された入力信号に応じてローパスフィルタの周波数の高い成分に対するゲイン調整ができ、ロック応答速度の向上、及び生成される同期クロックの安定化を図れる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記コントローラは、前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができるとともに、同期信号が付加された入力信号に応じてローパスフィルタの周波数の高い成分に対するゲイン調整ができ、ロック応答速度の向上、及び生成される同期クロックの安定化を図れる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記電圧制御発振器は、前記ゲイン調整された補正データと、前記ロック中心周波数設定データを加算した加算データを生成する加算器と、該加算データを累積加算演算し、該累積加算値から、前記加算データが大きくなると周波数が速くなり、小さくなると周波数が遅くなるアドレスデータを生成するアドレス生成回路と、アドレス毎に内部に格納されたサイン波データを参照して、前記アドレスデータに応じた、ディジタルサイン波信号を生成するメモリ回路と、前記ディジタルＳＩＮ波信号をアナログサイン波信号に変換するＤ／Ａ変換器と、前記アナログサイン波信号のディジタル状のノイズを除去するアナログローパスフィルタと、前記ディジタル状のノイズを除去したアナログサイン波信号に対して整数倍に周波数を逓倍して前記同期クロックを生成する逓倍手段とを備えるようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記アナログ入力信号は映像信号であり、前記同期信号は水平同期信号としたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。また、映像信号に付加された水平同期信号に同期した水平同期クロック生成のロックレンジを拡大することで、映像信号処理に供給する駆動クロックである前記水平同期クロックのロックレンジが拡大するため、映像表示の非標準対応幅を拡大することができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記映像信号には垂直同期信号が付加されており、前記Ａ／Ｄ変換器により変換されたディジタル信号より前記垂直同期信号を分離する垂直同期信号分離回路を備え、前記コントローラは、前記垂直同期信号を処理の開始信号として用いるようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
この発明に係る同期クロック生成装置によれば、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成するローパスフィルタと、ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、前記ゲイン調整回路から得られた補正データと、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定するロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成して前記同期信号に同期したクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器と、前記同期パルス信号をロードパルスとして、前記ローパスフィルタの出力する補正データを取り込み、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納する補正データ格納回路と、前記補正データ格納回路が格納した補正データの最大値から最小値を減算してバラツキ量を算出するバラツキ量算出回路と、該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量比較結果を出力するバラツキ量比較回路と、前記バラツキ量比較結果に基づいて、前記補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すデータを前記ゲイン調整データとして出力するゲイン調整値決定回路と、前記補正データ格納回路が格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出するズレ量算出回路と、前記ズレ量を予め設定されている第３の閾値と比較して、ズレ量比較結果を出力するズレ量比較回路と、前記ズレ量、及びズレ量比較結果に基づいて、ロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すデータを前記ロック中心周波数設定データとして出力するロック中心周波数設定値算出回路とを備えるようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
また、この発明に係る同期クロック生成装置によれば、前記同期クロック生成装置において、前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、前記ゲイン調整値決定回路は、前記バラツキ量比較結果に基づいて、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを設定し、前記ローパスフィルタに出力するようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、装置内で処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができるとともに、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができ、さらに、同期信号が付加された入力信号に応じてローパスフィルタの周波数の高い成分に対するゲイン調整ができ、ロック応答速度の向上、及び生成される同期クロックの安定化を図れる効果がある。
この発明に係る同期クロック生成方法によれば、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するステップと、前記ディジタル信号から前記同期信号を分離するステップと、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するステップと、前記ディジタル信号から分離した同期信号と前記同期パルス信号とを乗算して乗算データを出力するステップと、前記乗算データから高周波成分を除去し、直流成分を取り出すことにより、補正データを生成するステップと、前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するステップと、前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うステップと、前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成して、該クロックを前記同期クロックとして出力するステップとを備えるようにしたので、同期信号が付加された入力信号に応じたゲイン調整値を設定して、処理するデータのビット拡張を行うことなく、周波数ロック精度を向上させることができる効果がある。
この発明に係る同期クロック生成方法によれば、同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するステップと、前記ディジタル信号から前記同期信号を分離するステップと、前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するステップと、前記ディジタル信号で分離した同期信号と前記同期パルス信号とを乗算して乗算データを出力するステップと、前記乗算データから高周波成分を除去し、直流成分を取り出すことにより、補正データを生成するステップと、予め決定された値に基づいて、前記補正データのゲイン調整を行うステップと、前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力するステップと、前記ゲイン調整を行うステップより生成されるゲイン調整された補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力するステップとを備えるようにしたので、同期信号が付加された入力信号に応じたロック中心周波数を設定して、周波数ロックレンジを広げることができる効果がある。
（実施の形態１）
図１は、本発明の実施の形態１にかかる同期クロック生成装置の構成を示すブロック図であり、図において、映像信号入力端子１０１には、水平同期信号及び垂直同期信号が付加されたアナログ映像信号Ｓ１０１が入力される。Ａ／Ｄ変換器１０２は、入力されるアナログ映像信号Ｓ１０１を、後述する逓倍回路１１６から出力される水平同期クロックＳ１１６をサンプリングの基準としてディジタル変換したものを、ディジタル映像信号Ｓ１０２として出力する。水平同期分離回路１０３では、ディジタル映像信号Ｓ１０２より、水平同期信号を分離して、水平同期分離信号Ｓ１０３として出力する。垂直同期分離回路１１９は、ディジタル映像信号Ｓ１０２より、垂直同期信号を分離して、垂直同期パルス信号Ｓ１１９として出力する。パルス生成回路１０４では、水平同期クロックＳ１１６を、入力されるアナログ映像信号Ｓ１０１の放送方式毎に決められた数だけカウントして水平同期パルス信号Ｓ１０４を生成し出力する。乗算器１０５は、入力される水平同期分離信号Ｓ１０３と水平同期パルス信号Ｓ１０４とを乗算し、得られた乗算データＳ１０５を出力する。ディジタルＬＰＦ１０６は、入力される乗算データＳ１０５から、高周波成分を除去し、ＤＣ成分のみを取り出したデータを補正データＳ１０６として出力する。上述した水平同期分離回路１０３、乗算器１０５、パルス生成回路１０４、ディジタルＬＰＦ１０６、及び垂直同期分離回路１１９は、同期分離部１１７を構成している。
コントローラ１０７は、ディジタルＬＰＦ１０６が出力する補正データＳ１０６及び垂直同期分離回路１１９が出力する垂直同期パルス信号Ｓ１１９を入力として、垂直同期パルス信号Ｓ１１９を処理開始信号として、ゲイン調整値を設定するためのゲイン調整データＳ１０７を生成し、これをゲイン調整回路１０８に出力する。記憶装置１２０は、コントローラ１０７が出力するデータを記憶するとともに、記憶しているデータをコントローラ１０７に出力する。コントローラ１０７としては、ＲＯＭ(リードオンリーメモリ)等のメモリ（図示せず）に格納されているプログラムをロードし、実行するＣＰＵ(中央演算装置)等の演算処理装置が用いられる。記憶装置１２０としてはＲＡＭ(ランダムアクセスメモリ)等が用いられる。
ゲイン調整回路１０８は、補正データＳ１０６及びコントローラ１０７から出力されるゲイン調整データＳ１０７を入力とし、ゲイン調整データＳ１０７に基づき、補正データＳ１０６のゲイン調整を行い、ゲイン調整された補正データＳ１０８を出力する。加算器１０９は、ゲイン調整された補正データＳ１０８及びディジタル入力端子１１８からのディジタル制御信号Ｓ１１８を入力とし、これら２つの信号を加算し、加算データＳ１０９を出力する。ここで、ディジタル制御信号Ｓ１１８は、ゲイン調整回路１０８から補正データＳ１０８の出力がない場合に、逓倍回路１１６から出力される水平同期クロックの周波数、いわゆるフリーラン周波数を決定するデータであり、この周波数は、通常は放送方式に応じて決定される。逓倍回路１１６から出力される水平同期クロックの周波数は、このディジタル制御信号Ｓ１１８に基づいて得られる周波数を補正データＳ１０８に基づいて正または負の方向に補正した周波数にロックされる。つまり、ディジタル制御信号Ｓ１１８のみにより決定されるフリーラン周波数が、周波数ロックレンジのロック中心周波数となる。アドレス生成回路１１０は、入力される加算データＳ１０９の累積加算演算を行い、累積加算値を算出する。ここで、累積加算値は、キャリーアウトは使用しない値である。更に累積加算値を、後述するＲＯＭ回路１１１のＳＩＮ波データテーブルのアドレスに合うように除算して得られるデータをアドレスデータＳ１１０として出力する。このアドレスデータＳ１１０の周波数は、加算データＳ１０９が大きくなると速くなり、加算データＳ１０９が小さくなると遅くなる。ＲＯＭ回路１１１には、ＳＩＮ波データテーブルが格納されており、アドレスデータＳ１１０が入力されると、アドレス毎に内部に格納されたＳＩＮ波データを参照し、ディジタルＳＩＮ波信号Ｓ１１１を出力する。Ｄ／Ａ変換器１１２は、入力されるディジタルＳＩＮ波信号Ｓ１１１をディジタル信号からアナログ信号に変換し、アナログＳＩＮ波信号Ｓ１１２として出力する。アナログＳＩＮ波信号Ｓ１１２はアナログＳＩＮ波出力端子１１３を経てアナログＬＰＦ１１４に入力される。アナログＬＰＦ１１４は、アナログＳＩＮ波信号Ｓ１１２から、Ｄ／Ａ変換器１１２にてディジタルからアナログへ変換した時に生じたディジタル状のノイズを除去し、得られたアナログＳＩＮ波信号Ｓ１１４を出力する。アナログＳＩＮ波信号Ｓ１１４はアナログＳＩＮ波入力端子１１５を経て逓倍回路１１６に入力される。逓倍回路１１６は、入力されるディジタル状のノイズを除去したアナログＳＩＮ波信号Ｓ１１４に対し、整数倍に周波数を逓倍し、得られた信号を水平同期クロックＳ１１６として出力する。この水平同期クロックＳ１１６は、図示しない外部の各種映像信号処理部へ供給されるとともに、上述したようにＡ／Ｄ変換器１０２、及び同期分離部１１７に供給される。加算器１０９、アドレス生成回路１１０、ＲＯＭ回路１１１、Ｄ／Ａ変換器１１２、アナログＬＰＦ１１４、及び逓倍回路１１６は、ＶＣＯ１００を構成している。また、本実施の形態１に係る同期信号生成装置のアナログＬＰＦ１１４を除いた部分は、１つのＬＳＩ（大規模集積回路）上に設けられている。但し、記憶装置１２０は、ＬＳＩ外部に設けてもよい。
図２は、本実施の形態１にかかる同期クロック生成装置の、コントローラ１０７おいて行われるゲイン調整値を設定するための処理を説明するための、フローチャート図であり、以下、ゲイン調整値を設定する処理について説明する。
ステップＳ２０１で、垂直同期パルス信号Ｓ１１９を割込み信号とし、ゲイン調整値設定処理を開始する。ステップＳ２０２では、ディジタルＬＰＦ１０６からの補正データＳ１０６をコントローラ１０７に読み込む。ステップＳ２０３で、読み込んだ補正データを順次記憶装置１２０に格納するとともに、最新の補正データまでの予め決められた数の補正データだけが記憶装置１２０に格納されるようにする。例えば、記憶装置１２０に補正データを順次格納していくとともに、格納された補正データの数が予め決めた数に達した以降は、記憶装置１２０に最新の補正データを格納するごとに、記憶装置１２０に格納されている補正データのうちの最も古いものを削除するようにする。
ステップＳ２０４で、ステップＳ２０３において記憶装置１２０に格納された補正データの中より、最大値、最小値を求める。ステップＳ２０５で、ステップＳ２０４にて算出した、最大値から最小値を引算し、得られた値の絶対値を求めることにより、補正データのバラツキ量を算出する。次にステップＳ２０６で、ステップＳ２０５にて算出したバラツキ量と予め決められた第１の閾値との比較を行い、バラツキ量が第１の閾値よりも大きいか否かを判定する。
ステップＳ２０６にてバラツキ量が第１の閾値より大きいと判定された場合には、ステップＳ２０７で、ゲイン調整値を大きくする処理が行われる。ゲイン調整値が大きくなると、アドレス生成回路１１０から出力されるアドレスデータＳ１１０の周波数をより速くしたりより遅くしたりすることが可能となる結果、より速い周波数あるいはより遅い周波数の水平同期分離信号Ｓ１０３に対して同期した水平同期クロックＳ１１６を得ることが可能となり、周波数ロックレンジが広くなる。また、アドレスデータＳ１１０の周波数を変化させるステップ数を決定する補正データＳ１０６のビット数は変更されないため、周波数ロックレンジが広くなることにより、周波数ロック精度が低くなる。つまり、この場合、映像信号Ｓ１０１から分離される水平同期分離信号Ｓ１０３の周波数が不安定で、バラツキがあり、現在設定されているゲイン調整値で決定される周波数ロックレンジに余裕がないか、あるいは現在設定されているゲイン調整値で決定されるロック精度が高すぎて、この同期クロック生成装置のフィードバック系としての周波数のロック動作が不安定となっていると見なし、周波数ロックレンジを広くする方向へゲイン調整値を変更させ、水平同期クロック生成の安定化を行う。
ステップＳ２０６にて第１の閾値よりバラツキ量が小さいと判定された場合には、ステップＳ２０８によりバラツキ量と予め決められた第２の閾値と比較が行われる。この第２の閾値の値は、第１の閾値の値よりも小さい値に設定されている。
ステップＳ２０８にてバラツキ量が第２の閾値より小さいと判定された場合には、ステップＳ２０９で、ゲイン調整値を小さくする処理が行われ、周波数ロックレンジが狭くなり、これに伴い周波数ロック精度が高くなる。つまり、この場合は、映像信号Ｓ１０１から分離される水平同期分離信号Ｓ１０３の周波数が安定で、バラツキが少なく、現在設定されているゲイン調整値で決定される周波数ロックレンジに余裕があり、周波数のロック精度にも余裕があり、この同期クロック生成装置のフィードバック系としての周波数のロック動作が安定となっていると見なして、ロック精度をさらに高精度にする方向へゲイン調整値を変更させ、水平同期クロック生成の高精度化を行う。
ステップＳ２０７及びステップＳ２０９の処理が行われるか、もしくはステップＳ２０８にてバラツキ量が第２の閾値より大きいと判断され、現状のゲイン調整値を維持する処理が行われる場合には、ゲイン調整値の設定の変更は行われず、ステップＳ２１０で、ゲイン調整値設定処理が終了する。
なお、第１及び第２の閾値の値は、予めその値を変更しながらこの同期クロック生成装置の動作の試験等を行うことにより決定する。これらの値を変更することで、同期クロック生成装置の映像信号に対する応答性を変化させることができる。
図３(a),(b)は、本実施の形態１にかかる同期クロック生成装置の性能を説明するための、クロック周波数特性曲線を示す図であり、図３(a)はゲイン調整値の設定処理の開始時の状態を示し、図３(b)がゲイン調整値の設定処理開始からしばらく時間が経過した状態を示している。図において、横軸は所望クロック周波数、即ち映像信号の水平同期信号に完全に同期した場合に本来得られるクロック周波数を示し、縦軸は実際に水平同期クロック生成装置の逓倍回路１１６から出力される生成クロック周波数を示す。クロック周波数特性曲線Ｓ３０１及びＳ３０５は所望クロック周波数と生成クロック周波数との関係を示しており、クロック周波数特性曲線Ｓ３０１及びＳ３０５はステップ状になっており、連続的に変化する所望クロック周波数に対し、生成クロック周波数が非連続な値をとる。周波数ロックレンジＳ３０２，Ｓ３０６はロック可能な生成クロック周波数の範囲を示す。周波数ロック精度Ｓ３０３、Ｓ３０７は所望クロック周波数に対して得られる生成クロック周波数の精度で、ここでは隣接する生成クロック周波数間の周波数差として表される。周波数ロック精度Ｓ３０３、Ｓ３０７が高い、つまり、隣接する生成クロック周波数間の周波数差が小さければ、高精度に、所望クロック周波数に近い生成クロック周波数にロックすることが可能となる。周波数Ｓ３０４，Ｓ３０８は、ディジタルＬＰＦ１０６から補正データＳ１０６の出力がない場合の生成クロック周波数、即ちロック中心周波数で、ディジタル制御信号Ｓ１１８により決定される。周波数ロックレンジＳ３０２、Ｓ３０６及び周波数ロック精度Ｓ３０３、Ｓ３０７は、ディジタルＬＰＦ１０６の出力である補正データＳ１０６のビット数及びゲイン調整回路１０８で調整されるゲインにより決定される。
図３(a)に示すようにゲイン調整値の設定処理の開始時には周波数ロック精度Ｓ３０３は、ゲイン調整回路１０８において初期値として設定されているゲイン調整値により決まり、ディジタルＬＰＦ１０６の出力がゲイン調整されることにより、例えば、所望クロック周波数がＦ１の場合には、生成クロック周波数はＦ２にロックされる。
しかしながら、ゲイン調整値設定処理動作を続け、補正データのバラツキ量が小さかった場合には、ゲイン調整値がより小さく設定されていき、周波数ロックレンジＳ３０６が狭くなることにより、周波数ロック精度Ｓ３０７が高精度化される。その結果、図３(b)に示すように、所望クロック周波数がＦ１の場合、生成クロック周波数は、Ｆ２と比べて、より所望クロック周波数に近い値Ｆ３にロックされる。この結果として、生成される水平同期クロックのジッタ性能を向上することができる。また、補正データＳ１０６のビット拡張をすることなく、周波数ロック精度を向上することができるため、回路規模においても、大幅な増加は無く、少量の回路修正で周波数ロック精度の向上を実現できる。
以上のように、本実施の形態１によれば、コントローラ１０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のバラツキ量に応じてゲイン調整値を求め、これを設定するデータに基づいて、ゲイン調整回路１０８が補正データＳ１０６に対してゲイン調整を行うようにした、すなわち、入力信号に対応して、垂直同期分離信号が入力されるごとに、コントローラにてゲイン調整データを算出し、ゲイン調整回路にてゲイン調整するようにしたので、回路構成においてビット拡張をすることなく、同期クロック生成装置にて生成する水平同期クロックのロック精度を適応させることができる。
なお、本実施の形態１においては、垂直同期パルス信号をゲイン調整値設定処理を開始するための割り込み信号として用いるようにしたが、本発明においては他の信号等を用いて処理を開始するようにしてもよい。例えば、水平同期分離信号をカウントするカウンタを設け、所定の数だけカウントするごとにゲイン調整値設定処理を開始するための割り込み信号を出力させるようにしてもよい。
（実施の形態２）
本実施の形態２に係る同期クロック生成装置は、前記実施の形態１に係る同期クロック生成装置において、ディジタルＬＰＦの出力する補正データに基づいてゲイン調整値を設定するためのゲイン調整データを生成するコントローラの代わりに、ディジタルＬＰＦの出力する補正データに基づいて上述したロック中心周波数を設定するためのロック中心周波数設定値を補正し、この補正したロック中心周波数設定値を示すロック中心周波数設定データをディジタル制御信号の代わりにＶＣＯに入力させるコントローラを設けるようにしたものである。
図４は、本発明の実施の形態２にかかる同期クロック生成装置の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示している。コントローラ４０７では、補正データＳ１０６及び垂直同期パルス信号Ｓ１１９が入力され、垂直同期パルス信号Ｓ１１９を処理開始信号とし、ロック中心周波数設定値を求め、このロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を生成し、出力し、これを加算器１０９に入力する。コントローラ４０７としては、ＲＯＭ等のメモリ（図示せず）に格納されているプログラムをロードし、実行するＣＰＵ等の演算処理装置が用いられる。ロック中心周波数設定データＳ４０７は、ディジタルＬＰＦ１０６からの補正データＳ１０６が入力されない場合の、逓倍回路１１６から出力される水平同期クロックの周波数を決定するデータであり、同期クロック生成装置における周波数ロックレンジの中心周波数を設定するための値となる。ロック中心周波数設定データＳ４０７の初期値は、補正データＳ１０６が入力されない状態で正常な映像信号Ｓ１０１に対して完全に同期した水平同期クロックＳ１１６が得られるような値であり、通常、放送方式に応じて決定される。ゲイン調整回路４０８は、入力される補正データＳ１０６に対して、ハードウエアにより予め決定された値に基づき、ゲイン調整を行い、ゲイン調整された補正データＳ１０８を出力する。加算器１０９は、ゲイン調整された補正データＳ１０８及びコントローラ４０７からのロック中心周波数設定データＳ４０７を入力とし、この２つの信号を加算し、加算データＳ１０９を出力する。
図５は、本実施の形態２にかかる同期クロック生成装置の、コントローラ４０７において行われる中心周波数設定値を設定するための処理を説明するための、フローチャート図であり、図２と同一符号は同一または相当する処理ステップを示している。
以下、同期クロック生成装置の、コントローラ４０７において行われる中心周波数設定値を設定する処理について説明する。
ステップＳ２０１で、垂直同期パルス信号Ｓ１１９を割込み信号とし、ゲイン調整値設定処理を開始する。ステップＳ２０２では、ディジタルＬＰＦ１０６からの補正データＳ１０６をコントローラ４０７に取り込む。ステップＳ２０３で、取り込んだ補正データを順次記憶装置１２０に格納するとともに、最新の補正データまでの予め決められた数の補正データだけが記憶装置１２０に格納されるようにする。例えば、記憶装置１２０に補正データを順次格納していくとともに、格納された補正データの数が予め決めた数に達した以降は、記憶装置１２０に最新の補正データを格納するごとに、記憶装置１２０に格納されている補正データのうちの最も古いものを削除するようにする。
ステップＳ５０１で、現在のロック中心周波数設定値からの補正データＳ１０６のズレ量として、ステップＳ２０３にて記憶装置に格納されている補正データＳ１０６の平均値を算出する。ここで、ズレ量は、０または正または負の符号付の値である。
次にステップＳ５０２で、ステップＳ５０１にて算出したズレ量と予め決められた第３の閾値との比較が行われる。
ズレ量が第３の閾値より大きい場合、ステップＳ５０３において、ズレ量に対して予め設定されている係数αを乗算した値を現在のロック中心周波数設定値に加算することにより、新たなロック中心周波数設定値を算出する。そしてこの新たなロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を加算器１０９に出力する。これにより、同期クロック生成装置において、逓倍回路１１６から出力される同期クロックがロック中心周波数からずれた場所で周波数ロックしていた場合に、ロック中心周波数設定値を変更することで、同期クロックが周波数ロックする場所をロック中心周波数付近となるように周波数ロックレンジをずらすことができる。
ステップＳ５０３の処理が行われるか、ステップＳ５０２においてズレ量が第３の閾値以下であると判定された場合には、ロック中心周波数設定値の変更は行われず、ステップＳ２１０で、ロック中心周波数設定処理が終了する。
なお、第３の閾値の値は、予めその値を変更しながらこの同期クロック生成装置の動作の試験等を行うことにより決定する。また、係数αの値は、中心周波数設定値のずれを修正する際の強さを設定する値であり、値を“１”に設定した場合、ステップＳ５０１で求められたズレ量と同じ量が一度に修正されることになるが、この修正直後には、ゲイン調整された補正データＳ１０８もＶＣＯ１００の加算器１０９で加算されるため、逓倍回路１１６から得られる同期クロックの周波数が急激に変化して、映像信号の処理に影響がでる場合があるので、この係数の値は、試験等を行うことで必要に応じて最適な値を設定する。
図６(a),(b)は、本実施の形態２にかかる同期クロック生成装置の性能を説明するための、クロック周波数特性曲線を示す図であり、図６(a)はロック中心周波数設定値を設定する処理の開始時の状態を示し、図６(b)がロック中心周波数設定値を設定する処理の開始からしばらく時間が経過した状態の状態を示している。図において、横軸は所望クロック周波数を示し、縦軸は生成クロック周波数を示す。クロック周波数特性曲線Ｓ６０１及びＳ６０５は所望クロック周波数と生成クロック周波数との関係を示しており、クロック周波数特性曲線Ｓ６０１及びＳ６０５はステップ状になっており、連続的に変化する所望クロック周波数に対し、生成クロック周波数が非連続な値をとる。周波数ロックレンジＳ６０２，Ｓ６０６はロック可能な生成クロック周波数の範囲を示す。また周波数ロックレンジＳ６０８は見かけ上の周波数ロックレンジを示している。周波数ロック精度Ｓ６０３は所望クロック周波数に対して得られる生成クロック周波数の精度である。周波数Ｓ６０４、Ｓ６０７は、ディジタルＬＰＦ１０６からの補正データＳ１０６の入力がない場合の生成クロック周波数、即ちロック中心周波数である。
図６(a)に示すように、ロック中心周波数設定値を設定する処理の開始時には、ロック中心周波数Ｓ６０４は、コントローラ４０７から与えれらるロック中心周波数設定値の初期値に基づいて設定される。このとき、所望クロック周波数がＦ６１の場合、生成クロック周波数がＦ６２となり、生成クロック周波数Ｆ６２がロック中心周波数Ｓ６０４を中心とする周波数ロックレンジＳ６０２内であるので、周波数ロックすることができる。しかしながら、所望クロック周波数が周波数ロックレンジＳ６０２内における生成クロック周波数の最大値に対応する値よりも大きい値であるＦ６３の場合、生成クロック周波数はＦ６４となってしまう。したがって、ロック中心周波数を設定する処理の開始時には、ロック中心周波数設定値の初期値により決定される周波数ロックレンジの範囲外のクロックは生成することができない。
しかしながら、所望周波数クロックがＦ６３の場合において、補正データＳ１０６とロック中心周波数設定値とのズレ量が求められ、このズレ量を補正したロック中心周波数設定値を算出し、設定されると、図６(b)に示すように、ロック中心周波数Ｓ６０４が所望クロック周波数Ｆ６３に合わせてロック中心周波数Ｓ６０７に変更され、これにともない周波数ロックレンジＳ６０２が所望クロック周波数Ｆ６３に合わせて周波数ロックレンジＳ６０６に変更され、所望クロック周波数Ｆ６３に対して得られる生成クロック周波数はＦ６５となり、ロック中心周波数設定値として初期値を用いた場合に得られる生成クロック周波数Ｆ６４よりも、より所望クロック周波数Ｆ６３に近い生成クロック周波数Ｆ６５に周波数ロックさせることができる。つまり、この場合、ロック中心周波数設定値の初期値により決定されるロック中心周波数Ｓ６０４と、所望クロック周波数Ｆ６３に合わせて設定されたロック中心周波数設定値により設定されるロック中心周波数Ｓ６０７との２つが存在し、周波数ロックレンジもおのおののロック中心周波数に合わせて存在するので、２つの周波数ロックレンジの和の部分である周波数ロックレンジＳ６０８を周波数ロックレンジとみなすことができ、見かけ上の周波数ロックレンジを拡大することができる。また、補正データＳ１０６のビット拡張をすることなく、周波数ロックレンジを拡大することができるため、回路規模においても、大幅な増加は無く、少量の回路修正で実現できる。
以上のように、本実施の形態２によれば、コントローラ４０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のズレ量に応じてロック中心周波数設定値Ｓ４０７を求め、これを設定するデータにより、ロック中心周波数の設定を行うようにした、すなわち、入力信号に対応して、垂直同期分離信号が入力されるごとに、コントローラにて補正データよりズレ量を算出し、その結果により前記ロック中心周波数設定データを決定し、前記加算器にてロック中心周波数を変更するようにしたので、回路構成においてビット拡張をすることなく、同期クロック生成装置にて生成する水平同期クロックのロックレンジを生成する水平同期クロックに追従させ、ロックレンジを拡大することができる。
（実施の形態３）
本実施の形態３に係る同期クロック生成装置は、前記実施の形態１に係る同期クロック生成装置において、コントローラが前記実施の形態２に係る同期クロック生成装置のコントローラと同様の、ロック中心周波数設定値の設定をも行うようにしたものである。
図７は、本発明の実施の形態３にかかる同期クロック生成装置の構成を示すブロック図であり、図において、図１及び図４と同一符号は同一または相当する部分を示している。コントローラ７０７は、補正データＳ１０６及び垂直同期パルス信号Ｓ１１９を入力とし、垂直同期パルス信号Ｓ１１９を処理開始信号として、ゲイン調整値を設定するためのゲイン調整データＳ１０７を生成し出力するとともに、ロック中心周波数設定値を求め、このロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を生成し出力し、これを前記加算器１０９に入力する。コントローラ７０７としては、ＲＯＭ等のメモリ（図示せず）に格納されているプログラムをロードし、実行するＣＰＵ等の演算処理装置が用いられる。
図８は、本実施の形態３にかかる同期クロック生成装置の、コントローラ７０７において行われるゲイン調整値及びロック中心周波数設定値を設定する処理を説明するための、フローチャート図であり、図において、図２及び図５と同一符号は同一または相当する処理ステップを示している。
以下、同期クロック生成装置の、コントローラ７０７において行われるゲイン調整値及びロック中心周波数設定値を設定する処理について説明する。
ステップＳ２０１で、垂直同期パルス信号Ｓ１１９を割込み信号とし、ゲイン調整値設定処理及びロック中心周波数設定処理を開始する。ステップＳ２０２では、ディジタルＬＰＦ１０６からの補正データＳ１０６をコントローラ７０７に取り込む。ステップＳ２０３で、取り込んだ補正データＳ１０６を順次記憶装置１２０に格納するとともに、最新の補正データまでの予め決められた数の補正データＳ１０６だけが記憶装置１２０に格納されるようにする。
ステップＳ２０４で、記憶装置１２０に格納されている補正データＳ１０６の最大値、及び最小値を算出する。ステップＳ５０１で、現在のロック中心周波数設定値からの補正データＳ１０６のズレ量として、記憶装置１２０に格納されている補正データＳ１０６の平均値を算出する。ここで、ズレ量は、０または正または負の符号付の値である。
次にステップＳ５０２で、ステップＳ５０１にて算出したズレ量と前記実施の形態２において説明した第３の閾値との比較が行われる。
ズレ量が第３の閾値より大きい場合、ステップＳ５０３において、ズレ量に前記実施の形態２において説明した係数αを乗算した値を現在のロック中心周波数設定値に加算することにより、新たなロック中心周波数設定値を算出する。そしてこの新たなロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を加算器１０９に出力する。
ステップＳ５０３の処理が行われるか、ステップＳ５０２においてズレ量が第３の閾値以下であると判定された場合には、ステップＳ２０５で、ステップＳ２０４にて算出した、最大値から最小値を引算し、得られた値の絶対値を求めることにより、補正データＳ１０６のバラツキ量を算出する。ステップＳ２０６で、ステップＳ２０５にて算出したバラツキ量と前記実施の形態１において説明した第１の閾値との比較を行い、バラツキ量が第１の閾値よりも大きいか否かを判定する。
ステップＳ２０６にてバラツキ量が第１の閾値より大きいと判定された場合には、ステップＳ２０７で、ゲイン調整値を大きくする処理が行われる。
ステップＳ２０６にて第１の閾値よりバラツキ量が小さいと判定された場合には、ステップＳ２０８によりバラツキ量と前記実施の形態１において説明した第２の閾値と比較が行われる。ステップＳ２０８にてバラツキ量が第２の閾値より小さいと判定された場合には、ステップＳ２０９で、ゲイン調整値を小さくする処理が行われる。
ステップＳ２０７またはステップＳ２０９の処理が行われるか、もしくはステップＳ２０８にてバラツキ量が第２の閾値より大きいと判断され、現状のゲイン調整値を維持する処理が行われる場合には、ステップＳ２１０で処理が終了する。
以上のように、本実施の形態３は、コントローラ７０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のズレ量に応じて求めたロック中心周波数設定値Ｓ４０７に基づいて、ロック中心周波数の設定を行い、さらに、コントローラ７０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のバラツキ量に応じて求めたゲイン調整値に基づき、ゲイン調整回路１０８が補正データＳ１０６に対してゲイン調整を行うようにしたものであるので、すなわち、本実施の形態３は、入力信号に対応して、垂直同期分離信号が入力されるごとに、コントローラにてゲイン調整データ、及びロック中心周波数設定データを算出し、ゲイン調整回路にてゲイン調整データに基づきゲイン調整を行い、加算器にてロック中心周波数設定データに基づき加算を行うようしたことにより、回路構成においてビット拡張することなく、同期クロック生成装置にて生成する水平同期クロックのロック精度を適応させ、かつロックレンジを生成する水平同期クロックに追従させ、ロックレンジを拡大させることができるとともに、更にゲイン調整データ、及びロック中心周波数設定データの２つを制御できるため、ロック中心周波数設定データの変更時に一時的に生成される水平同期クロックの乱れを、ゲイン調整データを調整することで軽減することができる。
（実施の形態４）
本実施の形態４に係る同期クロック生成装置は、前記実施の形態１に係る同期クロック生成装置において、コントローラが前記実施の形態２に係る同期クロック生成装置のコントローラと同様のロック中心周波数設定値の設定をも行うようにするとともに、ゲイン調整において２つのゲイン調整値のみを使用するようにしたものである。
図１４は、本発明の実施の形態４にかかる同期クロック生成装置の構成を示すブロック図であり、図において、図１及び図４と同一符号は同一または相当する部分を示している。コントローラ１４０７は、補正データＳ１０６及び垂直同期パルス信号Ｓ１１９を入力とし、垂直同期パルス信号Ｓ１１９を処理開始信号として、ゲイン調整値を設定するためのゲイン調整データＳ１０７を生成し出力するとともに、ロック中心周波数設定値を求め、このロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を生成し出力する。ロック中心周波数設定データＳ４０７の初期値は、補正データが入力されない状態で正常な映像信号Ｓ１０１に対して完全に同期した水平同期クロックＳ１１６が得られるような値であり、通常、放送方式に応じて決定される。コントローラ１４０７としては、ＲＯＭ等のメモリ（図示せず）に格納されているプログラムをロードし、実行するＣＰＵ等の演算処理装置が用いられる。
図１５は、本実施の形態４にかかる同期クロック生成装置の、コントローラ１４０７において行われるゲイン調整値及びロック中心周波数設定値を設定するための処理を説明するための、フローチャート図であり、図２及び図５と同一符号は同一または相当する処理ステップを示している。
以下、同期クロック生成装置の、コントローラ１４０７において行われるゲイン調整値及びロック中心周波数設定値を設定する処理について説明する。
ステップＳ２０１で、垂直同期パルス信号Ｓ１１９を割込み信号とし、ゲイン調整値設定処理及びロック中心周波数設定処理を開始する。ステップＳ２０２では、ディジタルＬＰＦ１０６からの補正データＳ１０６をコントローラ１４０７に取り込む。ステップＳ２０３で、取り込んだ補正データＳ１０６を順次記憶装置１２０に格納するとともに、最新の補正データまでの予め決められた数の補正データＳ１０６だけが記憶装置１２０に格納されるようにする。
ステップＳ２０４で、記憶装置１２０に格納されている補正データＳ１０６の最大値、及び最小値を求める。ステップＳ２０５で、ステップＳ２０４にて求めた最大値から最小値を引算し、得られた値の絶対値を求めることにより、補正データＳ１０６のバラツキ量を算出する。ステップＳ５０１で、現在のロック中心周波数設定値からの補正データＳ１０６のズレ量として、記憶装置１２０に格納されている補正データＳ１０６の平均値を算出する。ここで、ズレ量は、０または正または負の符号付の値である。続いて、ステップＳ２０６で、ステップＳ２０５にて算出したバラツキ量と前記実施の形態１において説明した第１の閾値との比較を行い、バラツキ量が第１の閾値よりも大きいか否かを判定する。
バラツキ量が第１の閾値以下であるとステップＳ２０６により判定された場合、ステップＳ１４０１において、ゲイン調整回路１０８において現在のゲイン調整時に用いられているゲイン調整値が第１のゲイン調整値か、第２のゲイン調整値であるかを判定する。この第１のゲイン調整値は、第２のゲイン調整値よりも大きい値とする。これらの値は設定する映像信号を用いた試験等を行うことにより決定する。ゲイン調整回路１０８において用いられるゲイン調整値の初期値は第１のゲイン調整値となるようにする。
ステップＳ１４０１において、現在のゲイン調整値が第１のゲイン調整値であると判定された場合、ステップＳ１４０３によりバラツキ量が前記実施の形態１において説明した第２の閾値より小さいか否かを判定する。ステップＳ１４０３にてバラツキ量が第２の閾値より小さいと判定された場合には、ステップＳ１４０６において、ズレ量に前記実施の形態２において説明した係数αを乗算した値を現在のロック中心周波数設定値に加算することにより、新たなロック中心周波数設定値を算出する。そしてこの新たなロック中心周波数設定値をロック中心周波数設定データＳ４０７として加算器１０９に出力する。続いて、ステップＳ１４０７で、ゲイン調整値を第２のゲイン調整値に設定する処理が行われ、この第２のゲイン調整値を設定するためのゲイン調整データＳ１０７をゲイン調整回路１０８に対して出力し、ステップＳ１４０８により処理が終了する。また、ステップＳ１４０３にてバラツキ量が第２の閾値以上であると判定された場合にもステップＳ１４０８により処理が終了する。
ステップＳ１４０１において、現在のゲイン調整値が第２のゲイン調整値であると判定された場合、ステップＳ１４０２で、ステップＳ５０１にて算出したズレ量が前記実施の形態２において説明した第３の閾値より大きいか否かの判定が行われる。ズレ量が第３の閾値より大きいと判定された場合、ステップＳ１４０４において、ゲイン調整値を第１のゲイン調整値に設定する処理が行われ、この第１のゲイン調整値を設定するためのゲイン調整データＳ１０７をゲイン調整回路１０８に対して出力し、ステップＳ１４０５により、ロック中心周波数設定値を初期値に設定し、ステップＳ１４０８により処理を終了する。また、ズレ量が第３の閾値以下であると判定された場合も、ステップＳ１４０８により処理を終了する。
バラツキ量が第１の閾値より大きいとステップＳ２０６により判定された場合、ステップＳ１４０４において、ゲイン調整値を第１のゲイン調整値に設定する処理が行われた後、ステップＳ１４０５により、ロック中心周波数設定値を初期値に設定し、ステップＳ１４０８により処理を終了する。ステップＳ１４０４とステップＳ１４０５とは、補正データのバラツキ量やズレ量が大きい場合にゲイン調整値及び中心周波数設定値を初期状態にリセットするための処理である。
以上のように、本実施の形態４は、コントローラ１４０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のズレ量に応じて設定したロック中心周波数設定値Ｓ４０７により、ロック中心周波数の設定を行い、さらに、コントローラ１４０７がディジタルＬＰＦ１０６の出力する補正データＳ１０６のバラツキ量に応じて設定したゲイン調整値により、ゲイン調整回路１０８が補正データＳ１０６に対してゲイン調整を行うようにしたものであるので、すなわち、本実施の形態４は、入力信号に対応して、垂直同期分離信号が入力されるごとに、コントローラにてゲイン調整データ、及びロック中心周波数設定データを算出し、ゲイン調整回路にてゲイン調整データに基づきゲイン調整を行い、加算器にてロック中心周波数設定データに基づき加算を行うようにしたものであるので、回路構成においてビット拡張をすることなく、水平同期クロック装置にて生成する水平同期クロックのロック精度を適応させ、かつロックレンジを生成する水平同期クロックに追従させて、ロックレンジを拡大させることができるとともに、更にゲイン調整データ、及びロック中心周波数設定データの２つを制御できるため、ロック中心周波数設定データの変更時に一時的に生成される水平同期クロックの乱れを、ゲイン調整データを調整することで軽減することができる。更には、ゲイン調整値として第１、第２のゲイン調整値のみを用いるようにしたことにより、コントローラ１４０７による処理量を少なくして、処理の効率化、高速化を図ることができる。
（実施の形態５）
本実施の形態５に係る同期クロック生成装置は、前記実施の形態３に係る同期クロック生成装置において、ディジタルＬＰＦの代わりにゲイン可変ディジタルＬＰＦを用いるとともに、このゲイン可変ディジタルＬＰＦのゲイン設定値を設定するためのＬＰＦゲイン調整データをコントローラが生成するようにしたものである。
図９は、本発明の実施の形態５にかかる同期クロック生成装置の構成を示すブロック図であり、図において、図７と同一符号は同一または相当する部分を示している。ゲイン可変ディジタルＬＰＦ９０６は、入力される乗算データＳ１０５から、高周波成分を除去し、ＤＣ成分のみを取り出したデータを補正データＳ９０６として出力するとともに、乗算データＳ１０５の、周波数の高い成分に対して与えるゲインのみを、ＬＰＦゲイン調整データＳ９０７に基づいて変更できるようになっている。ゲイン可変ディジタルＬＰＦ９０６により周波数の高い成分に対して与えられるゲインが大きい場合は、ゲイン可変ディジタルＬＰＦ９０６を通過するゲイン可変ディジタルＬＰＦ９０６によりゲイン調整された補正データＳ９０６のＤＣ成分は大きくなり、逆に、ゲイン可変ディジタルＬＰＦ９０６により周波数の高い成分に対して与えられるゲインが小さい場合は、ゲイン可変ディジタルＬＰＦ９０６を通過するゲイン可変ディジタルＬＰＦ９０６によりゲイン調整された補正データＳ９０６のＤＣ成分は小さくなる。この同期クロック生成装置においては、ゲイン可変ディジタルＬＰＦ９０６の周波数の高い成分に対するゲイン調整値を大にすれば、水平同期分離信号Ｓ１０３を安定化させるための応答速度が速くなるが、ジッタ性能が悪くなる。逆に、ゲイン調整値を小にすれば、応答速度が遅くなるが、ジッタ性能が良くなる。同期分離部９１７は、前記実施の形態３に係る同期クロック生成装置の同期分離回路において、ディジタルＬＰＦをゲイン可変ディジタルＬＰＦに置き換えたものである。
コントローラ９０７は、補正データＳ９０６及び垂直同期パルス信号Ｓ１１９を入力とし、垂直同期パルス信号Ｓ１１９を処理開始信号として、ゲイン調整値を設定するためのゲイン調整データＳ１０７を生成し、これをゲイン調整回路１０８に出力するとともに、ロック中心周波数設定値を求め、このロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を生成し、これを加算器１０９に出力する。さらに、補正データＳ９０６に基づいて、ゲイン可変ディジタルＬＰＦのゲイン設定値を設定するためのＬＰＦゲイン調整データＳ９０７を生成し、これをゲイン可変ディジタルＬＰＦ９０６に出力する。コントローラ９０７としては、ＲＯＭ等のメモリ（図示せず）に格納されているプログラムをロードし、実行するＣＰＵ等の演算処理装置が用いられる。
図１０は、本実施の形態５に係る同期クロック生成装置の、コントローラ９０７において行われるゲイン調整値、ロック中心周波数設定値及びＬＰＦゲイン調整データを設定する処理を説明するためのフローチャート図であり、図において、図８と同一符号は同一または相当する部分を示している。
以下、同期クロック生成装置の、コントローラ９０７において行われるゲイン調整値、ロック中心周波数設定値、及びＬＰＦゲイン調整データを設定する処理について説明する。
ステップＳ２０１で、垂直同期パルス信号Ｓ１１９を割込み信号とし、ゲイン調整値設定処理、及びロック中心周波数設定処理を開始する。ステップＳ２０２では、ゲイン可変ディジタルＬＰＦ９０６からの補正データＳ９０６をコントローラ９０７に取り込む。ステップＳ２０３で、取り込んだ補正データＳ９０６を順次記憶装置１２０に格納するとともに、最新の補正データまでの予め決められた数の補正データＳ９０６だけが記憶装置１２０に格納されるようにする。
ステップＳ２０４で、記憶装置１２０に格納されている補正データＳ９０６の最大値、及び最小値を算出する。ステップＳ５０１で、現在のロック中心周波数設定値からの補正データＳ９０６のズレ量として、記憶装置１２０に格納されている補正データＳ９０６の平均値を算出する。ここで、ズレ量は、０または正または負の符号付の値である。
次にステップＳ５０２で、ステップＳ５０１にて算出したズレ量と、前記実施の形態２において説明した第３の閾値との比較が行われる。
ズレ量が第３の閾値より大きい場合、ステップＳ５０３において、ズレ量に前記実施の形態２において説明した係数αを乗算した値を、現在のロック中心周波数設定値に加算することにより、新たなロック中心周波数設定値を算出する。そしてこの新たなロック中心周波数設定値を設定するロック中心周波数設定データＳ４０７を加算器１０９に出力する。
ステップＳ５０３の処理が行われるか、ステップＳ５０２においてズレ量が第３の閾値以下であると判定された場合には、ステップＳ２０５で、ステップＳ２０４にて算出した、最大値から最小値を引算し、得られた値の絶対値を求めることにより、補正データＳ９０６のバラツキ量を算出する。ステップＳ２０６で、ステップＳ２０５にて算出したバラツキ量と、前記実施の形態１において説明した第１の閾値との比較を行い、バラツキ量が第１の閾値よりも大きいか否かを判定する。
ステップＳ２０６にてバラツキ量が第１の閾値より大きいと判定された場合には、ステップＳ２０７で、ゲイン調整値を大きくする処理が行われる。さらにステップＳ１００１により、ゲイン調整ディジタルＬＰＦ９０６の周波数の高い成分に対して与えるゲインが大きくなるようにＬＰＦゲイン調整値を大きくする。そしてこのゲイン設定値を設定するためのＬＰＦゲイン調整データＳ９０７を出力する。このようにしてステップＳ２０７でゲイン調整回路１０８のゲイン調整値を大きくすることに加え、更にゲイン可変ＬＰＦ９０６のＬＰＦゲイン調整値を大きくすることにより、水平同期クロックを安定化させる際の応答速度の向上を図る。
ステップＳ２０６にてバラツキ量が第１の閾値以下であると判定された場合には、ステップＳ２０８によりバラツキ量と、前記実施の形態１において説明した第２の閾値との比較が行われる。ステップＳ２０８にてバラツキ量が第２の閾値より小さいと判定された場合には、ステップＳ２０９で、ゲイン調整値を小さくする処理が行われる。さらにステップＳ１００２により、ゲイン調整ディジタルＬＰＦ９０６の周波数の高い成分に対して与えるゲインが小さくなるようにＬＰＦゲイン調整値を小さくする。そしてこのゲイン設定値を設定するためのＬＰＦゲイン調整データＳ９０７を出力する。このようにしてステップＳ２０９でゲイン調整回路１０８のゲイン調整値を小さくすることに加え、ゲイン可変ディジタルＬＰＦ９０６のＬＰＦゲイン調整値を小さくすることにより、水平同期クロックの安定性を向上させるとともに、生成クロックのジッタ性能の向上を図る。
ステップＳ１００１またはステップＳ１００２の処理が行われるか、もしくはステップＳ２０８にてバラツキ量が第２の閾値より大きいと判断され、現状のゲイン調整値を維持する処理が行われる場合には、ステップＳ２１０で処理が終了する。
以上のように、本実施の形態５は、図７の実施の形態３の構成において、ディジタルＬＰＦを、ゲイン可変ディジタルＬＰＦ９０６とし、該ゲイン可変ディジタルＬＰＦ９０６の周波数の高い成分に対するゲイン調整を補正データＳ９０６に基づいて行うよう構成したものであるので、すなわち、本実施の形態５は、入力信号に対応して、垂直同期分離信号が入力されるごとに、コントローラにて補正データよりバラツキ量、及びズレ量を算出し、その結果により、ゲイン調整データ、ロック中心周波数設定データ、及びＬＰＦゲイン調整データを決定し、ゲイン調整回路にてゲイン調整データに基づきゲイン調整し、加算器にてロック中心周波数設定データに基づき加算し、ゲイン可変ＬＰＦ手段にてＬＰＦゲイン調整データに基づきＬＰＦにて高周波成分を除去するようにしたものであるので、回路構成においてビット拡張をすることなく、入力信号が安定している場合、水平同期クロック生成のクロック精度を向上し、また入力信号が不安定となっている場合は、水平同期クロック生成のロック精度は粗くし、ロック応答性を向上させるように同期クロック生成装置を適応化させ、また、水平同期クロックにて生成する水平同期クロックのロックレンジを生成する水平同期クロックに追従させて、ロックレンジを拡大させることができ、更にゲイン調整データ、及びロック中心周波数設定データの２つを制御できるため、ロック中心周波数設定データの変更時に一時的に生成される水平同期クロックの乱れを、ゲイン調整データを調整することで軽減することができ、更にゲイン可変ＬＰＦについても連動してＬＰＦゲインを変動させることにより、同期クロック生成装置のロック応答速度の向上、及び生成する水平同期クロックの安定化の向上、さらには生成される水平同期クロックのジッタ性能の向上を達成することができる。
なお、本実施の形態５においては、前記実施の形態３に係る同期クロック生成装置において、ディジタルＬＰＦの代わりにゲイン可変ディジタルＬＰＦを用い、これを補正データのバラツキ量に基づきコントローラで制御するようにしたが、本発明においては、前記実施の形態１，実施の形態２，または実施の形態４に係る同期クロック生成装置においてディジタルＬＰＦの代わりにゲイン可変ディジタルＬＰＦを用い、これを補正データのバラツキ量に基づきコントローラで制御するようにしてもよく、このような場合においても同様の効果を得ることができる。
（実施の形態６）
本実施の形態６に係る同期クロック生成装置は、前記実施の形態５に係る同期クロック生成装置のコントローラを、複数の回路により構成され、同様の処理を行うコントローラに置き換えてなるものである。
図１１は、本発明の実施の形態６にかかる同期クロック生成装置の構成を示すブロック図であり、図において、図９と同一符号は同一または相当する部分を示している。
コントローラ１１００は、補正データ格納回路１１０１、ズレ量算出回路１１０２、バラツキ量算出回路１１０３、ズレ量比較回路１１０４、バラツキ量比較回路１１０５、ロック中心周波数設定値算出回路１１０６、及びゲイン調整値決定回路１１０７を備えている。
補正データ格納回路１１０１は、ゲイン可変ディジタルＬＰＦ９０６にてゲイン調整された補正データＳ９０６を入力とし、水平同期パルス信号Ｓ１０４をロードパルスとして、ハードウエアにより予め決定された数だけ補正データを格納し、格納されている補正データＳ１１０１を出力する。ズレ量算出回路１１０２は、ロック中心周波数設定値からの補正データのズレ量として、入力される補正データＳ１１０１の平均値を算出し、ズレ量を示すズレ量算出データＳ１１０２を出力する。ズレ量比較回路１１０４には、実施の形態５において説明した第３の閾値が格納されており、ズレ量算出データＳ１１０２と第３の閾値とを比較し、比較結果を示すズレ量比較結果データＳ１１０４を出力する。
バラツキ量算出回路１１０３は、入力される補正データＳ１１０１の最大値、及び最小値を求め、最大値と最小値との差を求めることにより、バラツキ量を算出し、バラツキ量算出データＳ１１０３を出力する。バラツキ量比較回路１１０５には、実施の形態５において説明した第１及び第２の閾値が格納されており、バラツキ量算出データＳ１１０３と第１及び第２の閾値とを比較し、比較結果を示すバラツキ量比較結果データＳ１１０５を出力する。
ロック中心周波数設定値算出回路１１０６は、ズレ量算出データＳ１１０２及びズレ量比較結果データＳ１１０４及び現在のロック中心周波数設定データＳ１１０９ｂを入力として演算処理を行い、ロック中心周波数設定データＳ１１０６を出力する。具体的には、ズレ量比較結果データＳ１１０４が、第３の閾値よりズレ量算出データＳ１１０２が大きいことを示している場合、ズレ量算出データＳ１１０２に前記実施の形態２において説明した係数αを乗算した値を現在のロック中心周波数設定データＳ１１０９ｂに加算することにより、新たなロック中心周波数設定値を求め、これを設定するロック中心周波数設定データＳ１１０６を加算器１１０９に出力する。また、ズレ量比較結果データＳ１１０４が、ズレ量算出データＳ１１０２が第３の閾値以下であることを示している場合、現在のロック中心周波数設定データＳ１１０９ｂが維持される。
ゲイン調整値決定回路１１０７は、現在設定されているゲイン調整データＳ１１０８ｂ及びバラツキ量比較結果データＳ１１０５を入力として演算処理を行い、ゲイン調整データＳ１１０７、及びＬＰＦゲイン調整データＳ９０７を出力する。具体的には、バラツキ量比較結果データＳ１１０５が、バラツキ量が第１の閾値より大きいとする判定結果を示している場合には、ゲイン調整値を大きくする処理が行われ、これに応じたゲイン調整データＳ１１０７が出力される。さらに、ＬＰＦゲイン調整値を大きくする処理が行われ、これに応じたＬＰＦゲイン調整データＳ９０７が出力される。また、バラツキ量比較結果データＳ１１０５が、バラツキ量が第１の閾値以下であるとする判定結果を示しており、かつバラツキ量が第２の閾値より小さいとする判定結果を示している場合には、ゲイン調整値を小さくする処理とともに、ＬＰＦゲイン調整値を小さくする処理が行われ、これらに応じたゲイン調整データＳ１１０７及びＬＰＦゲイン調整データＳ９０７が出力される。また、バラツキ量比較結果データＳ１１０５が、バラツキ量が第１の閾値より以下であるとする判定結果を示しており、かつバラツキ量が第２の閾値以上であるとする判定結果を示している場合には、ゲイン調整値及びＬＰＦゲイン調整値は現在の値に維持される。
ゲイン調整回路１１０８は、ゲイン可変ディジタルＬＰＦ９０６にてゲイン調整された補正データＳ９０６及びゲイン調整データＳ１１０７を入力として、ゲイン調整データＳ１１０７に基づき、補正データＳ９０６のゲイン調整を行い、ゲイン調整された補正データＳ１１０８ａを加算器１１０９に出力する。また、現在設定されているゲイン調整データＳ１１０８ｂをゲイン調整値決定回路１１０７に出力する。
加算器１１０９は、ゲイン調整された補正データＳ１１０８ａ及びロック中心周波数設定値算出回路１１０６から出力されるロック中心周波数設定データＳ１１０６を入力として、これらの２つのデータを加算した加算データＳ１１０９ａをアドレス生成回路Ｓ１１０９ａに対して出力する。また、現在使用しているロック中心周波数設定データ１１０をロック中心周波数設定値算出回路１１０６に出力する。
同期分離部１１１７は、前記実施の形態５に係る同期クロック生成装置の同期分離回路において、パルス生成回路１０４の出力を補正データ格納回路１１０１に対して出力するようにしたものである。
以上のように、本実施の形態６によれば、コントローラ１１００により補正データＳ９０６のズレ量に応じてロック中心周波数設定値を設定し、補正データＳ９０６のバラツキ量に応じてゲイン調整値を設定し、かつ補正データＳ９０６のバラツキ量に応じてＬＰＦゲイン調整値を設定するようにしたので、前記実施の形態５と同様の効果を得られるとともに、コントローラ１１００をＣＰＵとは異なる、特定の処理を行う複数の回路により構成したので、ＣＰＵ等の演算処理装置からなるコントローラを搭載しないシステムにおいても適応することができる。また、その際、コントローラを必要としないため、コントローラの性能に依存することなく、水平同期信号毎にゲイン調整データ、及びロック中心周波数設定データの演算処理、及び設定が可能となるため、水平同期クロック生成の追従性をも向上することができる。
すなわち、上記実施の形態５において、垂直同期分離回路の出力する垂直同期分離信号ごとに行っていたロック中心周波数設定値、ゲイン調整値、及びＬＰＦゲイン調整値を演算し設定する処理を、水平同期信号毎に行うことが可能となり、水平同期クロック生成時の追従性の向上を図ることができる。
さらに言い換えて説明すれば、本実施の形態６によれば、入力信号に対応して、水平同期分離信号が入力されるごとに、補正データよりバラツキ量、及びズレ量を算出し、その結果によりゲイン調整データ、ロック中心周波数設定データ、及びＬＰＦゲイン調整データを決定し、ゲイン調整回路にてゲイン調整データに基づきゲイン調整を行い、加算器にてロック中心周波数設定データに基づき加算を行い、ゲイン可変ＬＰＦ手段にてＬＰＦゲイン調整データに基づきＬＰＦにて高周波成分を除去することにより、入力信号が安定している場合、水平同期クロック生成のクロック精度を向上し、また入力信号が不安定となっている場合は、水平同期クロック生成のロック精度は粗くし、ロック応答性を向上させるように、同期クロック生成装置を適応化させ、また、水平同期クロックにて生成する水平同期クロックのロックレンジを生成する水平同期クロックに追従させ、ロックレンジを拡大させることができ、更にゲイン調整データ、及び前記ロック中心周波数設定データの２つを制御できるため、ロック中心周波数設定データの変更時に一時的に生成される水平同期クロックの乱れを、ゲイン調整データを調整することで軽減することができ、更にゲイン可変ＬＰＦについても連動してＬＰＦゲインを変動させることにより、水平同期クロック装置のロック応答速度の向上、及び生成する水平同期クロックの安定化を得ることができ、また、水平同期分離信号単位で処理を行うため、より入力信号に対する追従性を向上することができる。
なお、本発明においては、本実施の形態６において説明したコントローラの一部または全てを、実施の形態１ないし４に係る同期クロック生成装置のコントローラに適用するようにしても良い。例えば、実施の形態１に係る同期クロック生成装置のコントローラの代わりに、実施の形態６において説明した補正データ格納回路、バラツキ量算出回路、バラツキ量比較回路、及びゲイン調整値決定回路を備えたコントローラを用いるようにしてもよく、また、実施の形態２に係る同期クロック生成装置のコントローラの代わりに、実施の形態６において説明した補正データ格納回路、ズレ量算出回路、ズレ量比較回路、及びロック中心周波数設定値算出回路を備えたコントローラを用いるようにしてもよい。
また、前記各実施の形態においては、水平同期信号が付加された映像信号から水平同期クロックを生成する場合について説明したが、本発明は、同期信号が付加された他の信号に同期した同期クロックを生成する場合についても適用できるものであり、このような場合においても、前記各実施の形態と同様の効果を奏する。
本発明にかかる同期クロック生成装置及び同期クロック生成方法は、水平同期信号に同期した水平同期クロックを必要とする映像信号処理等のシステムに適用できるものであり、特に水平同期クロックをディジタル処理により生成する映像信号処理等のシステムに有用である。
本発明の実施の形態１にかかる水平同期クロック生成装置の構成を示すブロック図である。 本発明の実施の形態１にかかる同期クロック生成装置におけるゲイン調整値を設定する方法を示すフローチャート図である。 上記実施の形態１の同期クロック生成装置の性能を説明する図であり、ゲイン調整値の設定処理の開始時の状態を示している。 上記実施の形態１の同期クロック生成装置の性能を説明する図であり、ゲイン調整値の設定処理開始からしばらく時間が経過した状態を示している。 本発明の実施の形態２にかかる同期クロック生成装置の構成を示すブロック図である。 本発明の実施の形態２にかかる同期クロック生成装置におけるロック中心周波数設定値を設定する方法を示すフローチャート図である。 上記実施の形態２の同期クロック生成装置の性能を説明する図であり、ロック中心周波数設定値を設定する処理の開始時の状態を示している。 上記実施の形態２の同期クロック生成装置の性能を説明する図であり、ロック中心周波数設定値を設定する処理の開始からしばらく時間が経過した状態を示している。 本発明の実施の形態３にかかる同期クロック生成装置の構成を示すブロック図である。 本発明の実施の形態３にかかる同期クロック生成装置におけるゲイン調整値及びロック中心周波数設定値を設定する方法を示すフローチャート図である。 本発明の実施の形態５にかかる同期クロック生成装置の構成を示すブロック図である。 本発明の実施の形態５にかかる同期クロック生成装置において、ゲイン調整値を設定する方法を示すフローチャート図である。 本発明の実施の形態６にかかる同期クロック生成装置の構成を示すブロック図である。 従来のサンプリングクロック生成回路の構成を示すブロック図である。 従来のサンプリングクロック生成回路の性能を説明する図である。 本発明の実施の形態４にかかる同期クロック生成装置の構成を示すブロック図である。 本発明の実施の形態４にかかる同期クロック生成装置におけるゲイン調整値及びロック中心周波数設定値を設定する方法を示すフローチャート図である。
符号の説明
１００ ＶＣＯ
１０１ 映像信号入力端子
Ｓ１０１ アナログ映像信号
１０２ Ａ／Ｄ変換器
Ｓ１０２ ディジタル映像信号
１０３ 水平同期分離回路
Ｓ１０３ 水平同期分離信号
１０４ パルス生成回路
Ｓ１０４ 水平同期パルス信号
１０５ 乗算器
Ｓ１０５ 乗算データ
１０６ ディジタルＬＰＦ
Ｓ１０６ 補正データ
１０７、４０７、７０７、９０７、１１００、１４０７ コントローラ
Ｓ１０７、Ｓ１１０７ ゲイン調整データ
１０８、４０８、１１０８ ゲイン調整回路
Ｓ１０８、Ｓ１１０８ａ ゲイン調整された補正データ
１０９、１１０９、１２０９ 加算器
Ｓ１０９、Ｓ１１０９ａ 加算データ
１１０ アドレス生成回路
Ｓ１１０ アドレスデータ
１１１ ＲＯＭ回路
Ｓ１１１ ディジタルＳＩＮ波信号
１１２ Ｄ／Ａ変換器
Ｓ１１２ アナログＳＩＮ波信号
１１３ アナログＳＩＮ波出力端子
１１４ アナログＬＰＦ
Ｓ１１４ ノイズ除去されたアナログＳＩＮ波信号
１１５ アナログＳＩＮ波入力端子
１１６ 逓倍回路
Ｓ１１６ 水平同期クロック
１１７、９１７、１１１７ 同期分離部
１１８ ディジタル入力端子
Ｓ１１８ ディジタル制御信号
１１９ 垂直同期分離回路
Ｓ１１９ 垂直同期パルス信号
１２０ 記憶装置
Ｓ４０７ ロック中心周波数設定データ
９０６ ゲイン可変ディジタルＬＰＦ
Ｓ９０６ ＬＰＦにてゲイン調整された補正データ
Ｓ９０７ ＬＰＦゲイン調整データ
１１０１ 補正データ格納回路
Ｓ１１０１ 格納された補正データ
１１０２ ズレ量算出回路
Ｓ１１０２ ズレ量算出データ
１１０３ バラツキ量算出回路
Ｓ１１０３ バラツキ量算出データ
１１０４ ズレ量比較回路
Ｓ１１０４ ズレ量比較結果データ
１１０５ バラツキ量比較回路
Ｓ１１０５ バラツキ量比較結果データ
１１０６ ロック中心周波数設定値算出回路
１１０７ ゲイン調整値決定回路
Ｓ１１０８ｂ 現在設定されているゲイン調整データ
Ｓ１１０９ｂ 現在設定されているロック中心周波数設定データ

Claims (7)

  1. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、
    前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、
    前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、
    前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備え、
    前記コントローラは、
    前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データ内の、最新の補正データまでの予め決められた数の補正データだけを格納し、
    該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、
    該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないことを特徴とする同期クロック生成装置。
  2. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、
    前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、
    前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、
    前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備え、
    前記コントローラは、
    前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力し、
    前記電圧制御発振器は、
    前記ゲイン調整回路から出力される補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成するものであり、
    前記コントローラは、
    前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、
    前記格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出し、
    前記ズレ量を予め設定された第３の閾値と比較して、ズレ量が第３の閾値より大きい場合は、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ズレ量が第３の閾値以下の場合は、前記ロック中心周波数設定値を変更しないようにし、
    前記格納した補正データの最大値から最小値を減算してバラツキ量を算出し、
    該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値よりも小さい場合は、前記ゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ゲイン調整値を変更しないことを特徴とする同期クロック生成装置。
  3. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、
    前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、
    前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、
    前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備え、
    前記コントローラは、
    前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力し、
    前記電圧制御発振器は、
    前記ゲイン調整回路から出力される補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成するものであり、
    前記コントローラは、
    前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、
    該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、
    前記格納した補正データの平均値を算出して、ロック中心周波数設定値に対する補正データのズレ量を算出し、
    前記バラツキ量を、予め設定された第１の閾値と比較し、該比較の結果、バラツキ量が第１の閾値以下の場合に、現在のゲイン調整値が、第１のゲイン調整値と、該第１のゲイン調整値よりも小さい第２のゲイン調整値とのいずれであるかを判定し、
    該判定の結果、現在のゲイン調整値が第１のゲイン調整値であると判定された場合に、前記バラツキ量を前記第１の閾値よりも小さい予め設定された第２の閾値と比較し、バラツキ量が第２の閾値よりも小さい場合には、前記ロック中心周波数設定値をズレ量に応じて補正した値に設定し、ゲイン調整値を第２のゲイン設定値に設定し、バラツキ量が第２の閾値以下の場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、
    前記現在のゲイン調整値の判定の結果、現在のゲイン調整値が第２のゲイン調整値であると判定された場合に、ズレ量と予め設定された第３の閾値とを比較し、ズレ量が第３の閾値より大きいと判定された場合、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定し、ズレ量が第３の閾値以下であると判定された場合には、ゲイン調整値、及びロック中心周波数設定値を変更しないようにし、
    前記バラツキ量の比較の結果、該バラツキ量が第１の閾値より大きいと判定された場合に、ゲイン調整値を第１のゲイン調整値に設定し、ロック中心周波数設定値を、前記アナログ入力信号に応じて設定された初期値に設定することを特徴とする同期クロック生成装置。
  4. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期信号分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、
    前記補正データに基づいて、該補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すゲイン調整データを出力するコントローラと、
    前記ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、
    前記ゲイン調整回路から出力されるゲイン調整された補正データに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備え、
    前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、
    前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ゲイン調整回路に出力するものであり、
    前記コントローラは、
    前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、
    該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、
    該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないことを特徴とする同期クロック生成装置。
  5. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成し出力するローパスフィルタと、
    予め決定された値に基づいて、前記補正データのゲイン調整を行うゲイン調整回路と、
    前記補正データに基づいて、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すロック中心周波数設定データを出力するコントローラと、
    前記ゲイン調整回路から出力されるゲイン調整された補正データと前記ロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器とを備え、
    前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、
    前記コントローラは、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを、前記ローパスフィルタの出力する補正データに基づいて設定し、前記ゲイン調整回路に出力するものであり、
    前記コントローラは、
    前記ローパスフィルタが出力した補正データを取り込むとともに、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納し、
    該格納した補正データの最大値から最小値を減算してバラツキ量を算出し、
    該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量が第１の閾値よりも大きい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも大きい値に設定し、バラツキ量が第２の閾値よりも小さい場合は、前記ローパスフィルタゲイン調整値を現在の値よりも小さい値に設定し、バラツキ量が第１の閾値以下で、かつ第２の閾値以上である場合は前記ローパスフィルタゲイン調整値を変更しないことを特徴とする同期クロック生成装置。
  6. 同期信号が付加されたアナログ入力信号を、前記同期信号に同期した同期クロックをサンプリングの基準としてディジタル信号に変換するＡ／Ｄ変換器と、
    前記ディジタル信号から前記同期信号を分離する同期信号分離回路と、
    前記同期クロックを、前記入力信号に対して予め設定された数だけカウントして同期パルス信号を生成するパルス生成回路と、
    前記同期分離回路で分離された同期信号と前記同期パルス信号とを乗算して乗算データを出力する乗算器と、
    前記乗算データから高周波成分を除去し、直流成分を取り出して、補正データを生成するローパスフィルタと、
    ゲイン調整データに基づいて前記補正データのゲイン調整を行うゲイン調整回路と、
    前記ゲイン調整回路から得られた補正データと、該補正データが出力されない状態において得られる前記同期クロックの周波数を設定するロック中心周波数設定値を設定するロック中心周波数設定データとを加算して得られるデータに応じた周波数のクロックを生成して前記同期信号に同期したクロックを生成し、該クロックを前記同期クロックとして出力する電圧制御発振器と、
    前記同期パルス信号をロードパルスとして、前記ローパスフィルタの出力する補正データを取り込み、該取り込んだ補正データの内の、最新の補正データまでの予め決められた数の補正データだけを格納する補正データ格納回路と、
    前記補正データ格納回路が格納した補正データの最大値から最小値を減算してバラツキ量を算出するバラツキ量算出回路と、
    該バラツキ量を、予め設定された第１の閾値、及び該第１の閾値よりも値の小さい第２の閾値と比較して、バラツキ量比較結果を出力するバラツキ量比較回路と、
    前記バラツキ量比較結果に基づいて、前記補正データに対して行うゲイン調整のゲイン調整値を設定し、該ゲイン調整値を示すデータを前記ゲイン調整データとして出力するゲイン調整値決定回路と、
    前記補正データ格納回路が格納した補正データの平均値を算出して、前記ロック中心周波数設定値に対する補正データのズレ量を算出するズレ量算出回路と、
    前記ズレ量を予め設定されている第３の閾値と比較して、ズレ量比較結果を出力するズレ量比較回路と、
    前記ズレ量、及びズレ量比較結果に基づいて、ロック中心周波数設定値を設定し、該ロック中心周波数設定値を示すデータを前記ロック中心周波数設定データとして出力するロック中心周波数設定値算出回路とを備えたことを特徴とする同期クロック生成装置。
  7. 請求項６に記載の同期クロック生成装置において、
    前記ローパスフィルタは、周波数の高い成分に対してゲイン調整を行うものであり、
    前記ゲイン調整値決定回路は、前記バラツキ量比較結果に基づいて、前記ローパスフィルタの周波数の高い成分に対するローパスフィルタゲイン調整値を制御するためのローパスフィルタゲイン調整データを設定し、前記ローパスフィルタに出力することを特徴とする同期クロック生成装置。
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