JP2001094821A - サンプリングクロック生成回路 - Google Patents
サンプリングクロック生成回路Info
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Abstract
信号または水平同期信号にロックしたサンプリングクロ
ックを生成することができる回路を提供する。 【解決手段】 101 AD変換回路101と、水平同
期信号スライス回路102と、掛算回路103と、ロー
パスフィルター回路104と、パルス生成回路105
と、てい倍回路106と、DA変換回路107と、アド
レス生成回路108と、加算回路109と、VCO回路
110と、サンプリングクロック112と、制御データ
113と、SINROM回路114とを備えている。
Description
サブキャリアー信号または水平同期信号にロックしたサ
ンプリングクロックを生成することができる回路を提供
するためのサンプリングクロック生成回路に関するもの
である。
は、YUV入力(コンポーネント入力)対応のデジタル
テレビジョン受信機が普及するにあたり、必要不可欠な
技術として重要視されている。
のサンプリングクロック生成回路の一例について説明を
行う。
提案されているサンプリングクロック生成回路のブロッ
ク構成図を示すものである。図5(a) は第一の実施例の
構成を示すブロック回路である。また、同図(b) はアナ
ログビデオ信号を、同図(c) は、同実施例のA/D変換
器用CK切換え用の信号波形図である。以下、これらの
図によってこの実施例を説明する。
は、デジタル信号に変換するためのA/D変換器2に与
えられ、選択回路3から与えられるクロック信号をサン
プリングの基準としてデジタル信号に変換される。選択
回路3は、タイミング発生回路4から与えられる図1
(c) に示すようなタイミング信号CKSの“H”“L”
状態によって、A/D変換器2に対するサンプリングク
ロックを、mFscクロック発生回路5またはnFh クロ
ック発生回路6から与えられる2つのいずれかのクロッ
ク信号に切り換えている。
に、アナログビデオ入力信号の同期信号期間とこれ以外
の期間とで論理反転しており、バースト信号を含む映像
信号の“L”期間は、mFscクロック発生回路5から与
えられるクロック信号を、逆に“H”の同期信号期間は
nFh クロック発生回路6から与えられるクロック信号
に切換えて、選択回路3を介してA/D変換器2に出力
している。A/D変換器2で変換されたデジタルビデオ
信号は、タイミング発生回路4から送られるタイミング
信号CBFPとともにバースト分離回路7に入力され
る。このバースト分離回路7ではタイミング信号CBF
Pを基準にして、搬送C信号の基準搬送波となるバース
ト信号をデジタルビデオ信号から分離し、mFscクロッ
ク発生回路5に送る。
たバースト信号をもとにバースト信号と位相が同期した
クロック信号を発生し、このクロック信号を選択回路
3,Y/C分離回路8,色復調回路9および図示しない
各種の映像処理回路に供給している。この実施例のTV
受信機においてクロック信号の周波数は、通常バースト
信号の4倍つまり4Fscを使用している。さらに、mF
scクロック発生回路5では色復調回路9で振幅変調され
たC信号を復調する時の基準位相を与えるためにバース
ト信号と同一位相、同一周波数の信号DFSを発生して
いる。また、A/D変換器2の出力信号はY/C分離回
路8に与えられ、デジタルビデオ信号からY信号とC信
号を分離し、分離されたY信号は端子10から出力され
る。その後この信号は、図5には図示していない輪郭補
償回路により、輪郭補償等が施される。
9でmFscクロック発生回路5から与えられる信号DF
Sを基準にして復調される。4Fscの周波数でアナログ
ビデオ信号をサンプリングした場合、端子11にはR−
Y/B−Yが1クロック毎に交互に得られる。次に同期
信号処理について説明する。
A/D変換器2でデジタル信号に変換される。この時、
A/D変換器2のサンプリングクロックとしては、図1
(c)の“H”状態で示す同期信号期間は、nFh クロッ
ク発生回路6から与えられており、このクロック信号で
サンプリング動作している。変換されたデジタルビデオ
信号は水平同期分離回路12に与えられ、デジタルビデ
オ信号中の水平同期信号が抜き取られる。nFh クロッ
ク発生回路6では、分離された水平同期信号をもとに水
平同期信号と位相同期し周波数がn倍のクロック信号を
発生する。
完全に一致した再生水平同期信号HREFを出力する。
発生されたnFh クロックは水平同期制御回路13,垂
直同期制御回路14,水平および垂直同期分離回路1
2,15,選択回路3および図示しない各種の同期処理
回路にクロックとして供給されている。
れた再生水平同期信号HREFは、まずタイミング発生
回路4に与えられ、入力ビデオ信号中のバースト信号の
位相を示すタイミング信号CBFPを発生しバースト分
離回路7に与えている。さらに、図1(c) の“H”
“L”に示すようなタイミング信号CKSを発生し、選
択回路3に対して回路切換え用の制御信号として与えて
いる。また、水平同期制御回路13に与えられた再生水
平同期信号HREFに基づいて、この水平同期制御回路
13でTV画面の水平位置を制御する信号HDを発生
し、この信号HDを端子16から出力している。
同期分離回路15に入力され、デジタルビデオ信号中の
垂直同期信号が抜き取られる。抜き取られた垂直同期信
号は再生水平同期信号HREFとともに垂直同期制御回
路14に与えられる。垂直同期制御回路14では信号H
REFと分離された垂直同期信号を基準にして、TV画
面の垂直位置を制御する信号VDを発生し、この信号V
Dを端子17から出力している。すなわち、本実施例に
おいては、テレビジョン信号では同期信号と映像信号と
が時間的に分割されていることから、A/D変換器2の
サンプリングクロックをそれぞれの期間に応じて切換え
て使用し、A/D変換器2を同期処理用と映像処理用と
に共用化している。
うな構成では、次のような問題点を有している。クロッ
クを発生させる回路がmFscクロック発生回路5、nF
h クロック発生回路6と2つ必要になり、回路規模が大
きくなってしまう。
めに本発明のサンプリングクロック生成回路は、入力信
号をデジタル信号に変換するAD変換回路と、前記AD
変換回路からの出力信号を入力とし、同期信号部分をス
ライスして同期部分だけを出力する水平同期スライス回
路と、前記水平同期スライス回路からの出力信号と後述
するパルス生成回路からの出力信号とを掛算する掛算回
路と、前記掛算回路からの出力信号の高域成分を落とす
ローパスフィルター回路と、後述するサンプリングクロ
ックをカウントして水平同期信号と同じ周波数を持つパ
ルスを出力するパルス生成回路と、前記ローパスフィル
ター回路の出力信号と制御データを加算する加算回路
と、前記加算回路からの出力信号が大きくなると、出力
するアドレスデータの周波数が高くなり、その結果後述
するSINROM回路から出力されるSIN波の周波数
が高くなるアドレス生成回路と、前記アドレス生成回路
からの出力信号をアドレスとしてSIN波を出力するS
INROM回路と、前記SINROM回路からのSIN
波信号を入力として、その信号をアナログ信号に変換す
るDA変換回路と、前記DA変換回路からのSIN波信
号を入力とし、その周波数を整数倍にてい倍するてい倍
回路を備えたものである。
少ない回路構成で水平同期信号にロックしたサンプリン
グクロックを生成することができるという効果を特徴と
するサンプリングクロック生成回路であり、同期分離回
路とクロック発生回路とを組み合わせて、同期分離しな
がらクロック発生をおこなうという作用を有する。
をデジタル信号に変換するAD変換回路と、前記AD変
換回路からの出力信号を入力とし、同期信号部分をスラ
イスして同期部分だけを出力する水平同期スライス回路
と、前記水平同期スライス回路からの出力信号と後述す
るパルス生成回路からの出力信号とを掛算する掛算回路
と、前記掛算回路からの出力信号の高域成分を落とすロ
ーパスフィルター回路と、後述するサンプリングクロッ
クをカウントして水平同期信号と同じ周波数を持つパル
スを出力するパルス生成回路と、前記ローパスフィルタ
ー回路の出力信号と制御データを加算する加算回路と、
前記加算回路からの出力信号が大きくなると、出力する
アドレスデータの周波数が高くなり、その結果後述する
SINROM回路から出力されるSIN波の周波数が高
くなるアドレス生成回路と、前記アドレス生成回路から
の出力信号をアドレスとしてSIN波を出力するSIN
ROM回路と、前記SINROM回路からのSIN波信
号を入力として、その信号をアナログ信号に変換するD
A変換回路と、前記DA変換回路からのSIN波信号を
入力とし、その周波数を整数倍にてい倍するてい倍回路
を備え、少ない回路構成で水平同期信号にロックしたサ
ンプリングクロックを生成することができるという効果
を特徴とするサンプリングクロック生成回路であり、同
期分離回路とクロック発生回路とを組み合わせて、同期
分離しながらクロック発生をおこなうという作用を有す
る。
生成回路への入力信号はローパスフィルター回路からの
位相誤差信号に固定値を加算することでフリーラン周波
数を調整できるようにしたことを特徴とした請求項3記
載のサンプリングクロック生成回路であり、同期分離回
路とクロック発生回路とを組み合わせて、同期分離しな
がらクロック発生をおこなうという作用を有する。
路構成でサブキャリアー信号または水平同期信号にロッ
クしたサンプリングクロックを生成することができると
いう効果を特徴とするサンプリングクロック生成回路で
あり、同期分離回路からの水平位相誤差信号とクロマ復
調回路からのクロマ位相誤差信号とを切り替えVCO回
路に入力するという作用を有する。
をデジタル信号に変換するAD変換回路と、前記AD変
換回路からの出力信号を入力とし、入力信号の同期信号
を分離し、必要な映像信号の水平レート周期のパルスを
生成すると共に、映像信号と前記水平パルスとの位相ず
れをあらわす水平位相誤差信号を出力し、更にモード切
り換えデータによって同期信号にロックしたサンプリン
グクロックを得るモードか、またはサブキャリアー信号
にロックしたサンプリングクロックを得るモードにする
のかを変えられる同期分離回路と、前記AD変換回路か
らの出力信号を入力とし、輝度信号とクロマ信号とに分
離するYC分離回路と、前記YC分離回路からのクロマ
出力信号を入力とし、クロマ復調をおこなうと共に、ク
ロマ復調に必要な正弦波と、映像信号のサブキャリアー
信号との位相ずれをあらわすクロマ位相誤差信号を出力
するクロマ復調回路と、前記クロマ復調回路から出力さ
れたクロマ位相誤差信号と、前記同期分離回路から出力
された水平位相誤差信号とを入力し、それらを制御信号
にて切り換える切り換え回路と、前記切り換え回路から
の出力信号を入力し、その信号レベルに応じて出力する
サンプリングクロックの周波数を可変できるVCO(V
oltage Control Oscillato
r)回路を備え、少ない回路構成でサブキャリアー信号
または水平同期信号にロックしたサンプリングクロック
を生成することができるという効果を特徴とするサンプ
リングクロック生成回路であり、同期分離回路からの水
平位相誤差信号とクロマ復調回路からのクロマ位相誤差
信号とを切り替えVCO回路に入力するという作用を有
する。
をデジタル信号に変換するAD変換回路と、前記AD変
換回路からの出力信号を入力とし、同期信号部分をスラ
イスして同期部分だけを出力するスライス回路と、前記
スライス回路からの出力信号と後述するパルス生成回路
からの出力信号とを掛算する第1の掛算回路と、前記第
1の掛算回路からの出力信号の高域成分を落とす第1の
ローパスフィルター回路と、前記第1のローパスフィル
ター回路からの出力信号と、第1の固定データを切り替
える第1の切り換え回路と、前記第1の切り換え回路か
らの出力信号を変えることで、後述するサンプリングク
ロックをカウントして得られるパルスの位相を変えるこ
とができるパルス生成回路と、前記AD変換回路からの
出力信号を入力とし、輝度信号とクロマ信号とを分離す
るYC分離回路と、前記YC分離回路から出力されるク
ロマ信号と、後述するSIN生成回路からのSIN波と
を掛算する第2および第3の掛算回路と、前記第2の掛
算回路からの出力信号の高域成分を落とす第2のローパ
スフィルター回路と、前記第3の掛算回路からの出力信
号の高域成分を落とす第3のローパスフィルター回路
と、前記第3のローパスフィルター回路からの出力信号
を入力とし、バースト部分の信号を累積加算して、サブ
キャリアー信号と後述するSIN生成回路から出力され
るSIN波との位相誤差を出力する累積回路と、前記累
積回路の出力信号と、前記第1のローパスフィルター回
路からの出力信号とを切り替える第2の切り換え回路
と、第1および第2の固定データを切り替える第3の切
り換え回路と、前記第2及び第3の切り換え回路からの
出力信号を入力とし、その信号レベルに応じて出力する
サンプリングクロックの周波数を可変できるVCO(V
oltage Control Oscillato
r)回路とを備え、少ない回路構成でサブキャリアー信
号または水平同期信号にロックしたサンプリングクロッ
クを生成することができるという効果を特徴とするサン
プリングクロック生成回路であり、同期分離回路からの
水平位相誤差信号とクロマ復調回路からのクロマ位相誤
差信号とを切り替えVCO回路に入力するという作用を
有する。
り換え回路の制御信号と、第2の切り換え回路の制御信
号と、第3の切り換え回路の制御信号とは同じ制御信号
であることを特徴とした請求項5記載のサンプリングク
ロック生成回路であり、3つの切り換え回路を同時に切
り換えるという作用を有する。本発明の請求項8に記載
の発明はパルス生成回路が入力信号に応じてそのデコー
ドするパルス位置を変えることができることを特徴とし
た請求項5記載のサンプリングクロック生成回路であ
り、デコード値を変えるとパルス位置が動く回路を有す
る。
参照しながら説明する。 (実施の形態1)図1は本発明の第1の実施例における
サンプリングクロック生成回路のブロック構成図を示す
ものである。図1において、101は入力信号をデジタ
ル信号に変換するAD変換回路、102はAD変換回路
101からの出力信号を入力とし、同期信号部分をスラ
イスして同期部分だけを出力する水平同期スライス回
路、103は水平同期スライス回路102からの出力信
号と後述するパルス生成回路105からの出力信号とを
掛算する掛算回路、104は掛算回路103からの出力
信号の高域成分を落とすローパスフィルター回路、10
5はサンプリングクロック112をカウントして水平同
期信号と同じ周波数を持つパルスを出力するパルス生成
回路、109はローパスフィルター回路104の出力信
号と制御データを加算する加算回路、108は加算回路
109の出力信号を入力信号とし、その信号が大きくな
ると、出力するアドレスデータの周波数が高くなり、後
述するSINROM回路114から出力されるSIN波
の周波数が高くなるアドレス生成回路、114はアドレ
ス生成回路108からの出力信号をアドレスとしてSI
N波を出力するSINROM回路、107はSINRO
M回路114からのSIN波信号を入力として、その信
号をアナログ信号に変換するDA変換回路、106はD
A変換回路107からのSIN波信号を入力し、その周
波数を整数倍にてい倍するてい倍回路である。
ック生成回路について、以下図1、図4、図6を用いて
その動作を説明する。
ってデジタルデータに変換され、その出力信号は水平同
期スライス回路102に入力される。水平同期スライス
回路102では図6(a)のように、入力された映像信
号の同期信号部分をある決まったスライスレベルにより
スライスし、図6(b)に示すような同期信号部分以外
はレベルが「0」となるような信号を出力する。パルス
生成回路105からはサンプリングクロック112をカ
ウントすることにより、図6(c)に示す正、負を繰り
返すパルスが出力され、その出力信号と水平同期スライ
ス回路102から出力される信号とを掛算回路103に
入力する。その出力信号は図6(d)に示すような波形
になるが、これをローパスフィルター回路104に入力
して直流成分のみを取り出す。
ブロック構成回路であり、401は加算回路、402は
ラッチ回路、403は割算回路であり、入力信号404
とラッチ回路402の出力信号を加算回路401にて加
算するが、キャリーアウトは使わない。図7はアドレス
生成回路108の動作を説明する動作説明図であり、ラ
ッチ回路402にクロックが入る毎に加算回路401か
らの出力データはカウントアップされ、加算回路401
がとりうる最大値を超すと、その出力データは入力信号
404にて設定されるデータにもどるが、これを示して
いるのが図7(a)である。入力信号404を動かす
と、図7(b)のように出力ランプ波形信号の周期が速
くなる。加算回路401の出力信号の内、下位ビットを
捨てて、上位ビットだけを出力したのが、割算回路40
3であり、例えば、加算回路401のビット数を30ビ
ットに設定し、割算回路にて上位8ビットだけを出力す
るようにすると、割算回路403から出力されるデータ
はMIN「0」、MAX「125」の振幅に正規化され
た信号となり、入力信号404によって周期が変化する
ランプ波形を得ることができる。
うなROMデータを持っており、アドレス回路108か
ら出力されるランプ波形をアドレスとしてSINROM
回路に入力すると、加算回路109からの信号レベルに
よってその周期を変えられるSIN波をSINROM回
路114から出力できる。この信号をDA変換回路に入
力し、その出力信号であるアナログSIN波をてい倍回
路106に入力しててい倍するとサンプリングクロック
112を得る事ができる。加算回路109、アドレス回
路108、SINROM回路114、DA変換回路10
7、てい倍回路106にて構成される回路を以降VCO
(Voltage Control Oscillat
or)回路と呼ぶことにする。
トして必要なパルスを作り出すのがパルス生成回路10
5であり、このパルスの周期と入力される映像信号11
1の水平周期とが一致していないと、ローパスフィルタ
ー回路104から出力される信号レベルが変化し、ひい
てはサンプリングクロック112の周期が変化する。そ
して、パルス生成回路105より出力されるパルスの周
期と映像信号111の水平周期とが一致するように回路
が動く。つまり、パルス生成回路105と、掛算回路1
03と、ローパスフィルター回路104と、VCO回路
109とで構成されるブロックにより、映像信号の水平
周期に同期したサンプリングクロック112を作り出す
ことができる。更に、制御データ113は映像信号11
1が無入力である場合のフリーラン周波数を決定できる
データであり、映像信号111の水平周波数が違う場
合、そのデータを変えれば水平同期信号にサンプリング
クロックをロックさせる事ができる。
をデジタル信号に変換するAD変換回路と、前記AD変
換回路からの出力信号を入力とし、同期信号部分をスラ
イスして同期部分だけを出力する水平同期信号スライス
回路と、前記水平同期スライス回路からの出力信号と後
述するパルス生成回路からの出力信号とを掛算する掛算
回路と、前記掛算回路からの出力信号の高域成分を落と
すローパスフィルター回路と、サンプリングクロックを
カウントして水平同期信号と同じ周波数を持つパルスを
出力するパルス生成回路と、前記ローパスフィルター回
路の出力信号と制御データを入力信号とし、制御信号ま
たは前記ローパスフィルター回路からの出力信号が大き
くなると、出力するアドレスデータの周波数が高くな
り、後述するSINROM回路から出力されるSIN波
の周波数が高くなるアドレス生成回路と、前記アドレス
生成回路からの出力信号をアドレスとしてSIN波を出
力するSINROM回路と、前記SINROM回路から
のSIN波信号を入力として、その信号をアナログ信号
に変換するDA変換回路と、前記DA変換回路からのS
IN波信号を入力とし、その周波数を整数倍にてい倍す
るてい倍回路を設けることにより、少ない回路構成で水
平同期信号にロックしたサンプリングクロックを生成す
ることができる。
施例におけるサンプリングクロック生成回路のブロック
構成図を示すものである。図2において、201は入力
信号をデジタル信号に変換するAD変換回路、202は
AD変換回路201からの出力信号を入力とし、入力信
号の同期信号を分離し、必要な水平周期のパルスを生成
すると共に、映像信号と前記水平パルスとの水平位相誤
差を出力し、更にモード切り換えデータによって同期信
号にロックしたサンプリングクロックを得るモードか、
またはサブキャリアー信号にロックしたサンプリングク
ロックを得るモードにするのかを変えられる同期分離回
路、203はAD変換回路201からの出力信号を入力
とし、輝度信号とクロマ信号とに分離するYC分離回
路、204はYC分離回路203からのクロマ出力信号
を入力とし、クロマ復調をおこなうと共に、クロマ復調
に必要な正弦波と、サブキャリアー信号とのクロマ位相
誤差信号を出力するクロマ復調回路、206はクロマ復
調回路204から出力されたクロマ位相誤差信号と、同
期分離回路202から出力された水平位相誤差信号とを
入力し、それらを制御信号にて切り換える切り換え回
路、205は切り換え回路206からの出力信号のレベ
ルに応じて出力するサンプリングクロックの周波数を可
変できるVCO(Voltage Control O
scillator)回路である。
ック生成回路について、以下図2を用いてその動作を説
明する。
ル化された信号が同期分離回路202に入力され、映像
信号207と同じ周期を持ち、映像信号207のバース
ト位置に相当するバーストゲートパルスを出力すると共
に、図1のローパスフィルター回路104からの出力信
号に相当する水平位相誤差信号を出力する。更にモード
切り換えデータによって同期信号にロックしたサンプリ
ングクロックを得るモードか、またはサブキャリアー信
号にロックしたサンプリングクロックを得るモードにす
るのかを変えられる。前記水平位相誤差信号は切り換え
回路206に入力され、バーストゲートパルスはクロマ
復調回路204に入力される。
ら輝度信号209、クロマ信号を出力するが、クロマ信
号はクロマ復調回路204に入力され、色差信号出力2
08を出力すると共にクロマ復調に必要な正弦波と、入
力された映像信号のサブキャリアーとの位相ずれをあら
わすクロマ位相誤差信号を出力し、切り換え回路206
に入力される。VCO回路は図1のVCO回路と同じ回
路構成であり、入力信号レベルに応じて出力するサンプ
リングクロックの周波数を変えることができる。切り換
え回路206の制御信号211が「0」の時は同期分離
回路202から出力される水平位相誤差信号を選択し、
VCO回路に入力され、サンプリングクロック210を
出力する。
離回路202内にあるパルス生成回路105(図1のパ
ルス生成回路105相当の回路)に入力され、水平周期
のパルスを作り、このパルスと映像信号207の水平同
期信号との位相差を示す水平位相誤差信号を出力する。
このように制御信号211が「0」のとき、サンプリン
グクロック210は映像信号207の水平同期にロック
したクロックとして供給される。また、切り換え回路2
06が「1」の時にはクロマ復調回路204から出力さ
れるクロマ位相誤差信号を選択し、VCO回路に入力さ
れ、サンプリングクロック210を出力する。このクロ
ックをカウントしてクロマ復調に必要なサブキャリアー
周波数をもつSIN波を作成し、このSIN波と映像信
号207のサブキャリアー信号との位相誤差をクロマ位
相誤差信号として出力する。このように制御信号が
「1」のとき、サンプリングクロック210は映像信号
207のサブキャリアー周波数にロックしたクロックと
して供給される。
をデジタル信号に変換するAD変換回路と、前記AD変
換回路からの出力信号を入力とし、入力信号の同期信号
を分離し、必要な映像信号の水平レート周期のパルスを
生成すると共に、映像信号と前記水平パルスとの位相ず
れを示す、水平位相誤差信号を出力する同期分離回路
と、前記AD変換回路からの出力信号を入力とし、輝度
信号とクロマ信号とに分離するYC分離回路と、前記Y
C分離回路からのクロマ出力信号を入力とし、クロマ復
調をおこなうと共に、クロマ復調に必要な正弦波と、映
像信号のサブキャリアー信号との位相ずれを示す、クロ
マ位相誤差信号を出力するクロマ復調回路と、前記クロ
マ復調回路から出力されたクロマ位相誤差信号と、前記
同期分離回路から出力された水平位相誤差信号とを入力
し、それらを制御信号にてきり変える切り換え回路と、
前記切り換え回路からの出力信号を入力し、その信号レ
ベルに応じて出力するサンプリングクロックの周波数を
可変できるVCO(Voltage Control
Oscillator)回路設けることにより、少ない
回路構成でサブキャリアー信号または水平同期信号にロ
ックしたサンプリングクロックを生成することができ
る。
タル信号に変換するAD変換回路、301はAD変換回
路307からの出力信号を入力とし、同期信号部分をス
ライスして同期部分だけを出力するスライス回路、30
2はスライス回路301からの出力信号と後述するパル
ス生成回路304からの出力信号とを掛算する掛算回
路、303は掛算回路302からの出力信号の高域成分
を落とすローパスフィルター回路、305はローパスフ
ィルター回路303からの出力信号と、固定データ32
7を切り替える切り換え回路、304は切り換え回路3
05からの出力信号のレベルを変えると、後述するサン
プリングクロック326をカウントして得られるパルス
の位相を可変できるパルス生成回路、308はAD変換
回路307からの出力信号を入力とし、輝度信号とクロ
マ信号とを分離するYC分離回路、309はYC分離回
路から出力されるクロマ信号と、後述するSIN生成回
路313から出力するCOS波とを掛算する掛算回路、
310は掛算回路309からの出力信号の高域成分を落
とすローパスフィルター回路、311はYC分離回路か
ら出力されるクロマ信号と、後述するSIN生成回路3
13から出力するSIN波とを掛算する掛算回路、31
2は掛算回路311からの出力信号の高域成分を落とす
ローパスフィルター回路、314はローパスフィルター
回路312からの出力信号を入力とし、バースト部分の
信号を累積加算して、入力サブキャリアー信号と後述す
るSIN生成回路313からのSIN波との位相誤差を
出力する累積回路、313はサンプリングクロック32
6をカウントしてサブキャリアーと同じ周波数を持つS
IN波、COS波を生成するSIN生成回路、318は
累積回路314の出力信号と、ローパスフィルター回路
303からの出力信号とを切り替える切り換え回路、3
19は2つの固定データを切り替える切り換え回路、3
16は切り換え回路318からの出力信号を入力とし、
その信号レベルに応じて出力するサンプリングクロック
の周波数を可変できるVCO(Voltage Con
trol Oscillator)回路である。
ック生成回路について、以下図3を用いてその動作を説
明する。まず、スライス回路301は図1の水平同期ス
ライス回路101と同じ回路であり、掛算回路302は
図1の掛算回路102と同じ回路であり、ローパスフィ
ルター回路303は図1のローパスフィルター回路10
4と同じである。また、パルス生成回路304は図1の
パルス生成回路と基本的には同じであるが、違うのは外
部より制御信号を入力し、そのレベルによって出力する
パルスの位相を変えることができる点である。スライス
回路301、掛算回路302、ローパスフィルター回路
303、切り換え回路305、パルス生成回路304に
よっていわゆる同期分離回路306を構成しており、図
2の同期分離回路202と同じ回路動作をする。
N波信号を掛算回路311に入力し、COS波信号を掛
算回路309に入力し、YC分離回路308からのクロ
マ出力信号と掛算する。そして、ローパスフィルター回
路310、312に掛算回路309、311からの出力
信号を入力することで、B−Y信号321、R−Y信号
322を得ることができる。R−Y信号322のバース
ト期間だけを累積加算して、SIN生成回路313から
出力されるSIN波と映像信号320のサブキャリアー
信号との位相誤差信号(クロマ位相誤差信号)を出力す
る。掛算回路309,311とローパスフィルター回路
310,312とSIN生成回路313と、累積回路3
14によっていわゆるクロマ復調回路315を構成して
おり、これは図2のクロマ復調回路204と同じ動作を
おこなう回路である。
327を選択し、切り換え回路318がローパスフィル
ター回路303の出力信号を選択し、切り換え回路31
9が固定データ325を選択するときは映像信号320
の同期信号にロックしたサンプリングクロック326を
得ることができる。また、切り換え回路305がローパ
スフィルター回路303の出力信号を選択し、切り換え
回路318が累積回路314の出力信号を選択し、切り
換え回路319が固定データ324を選択するときは映
像信号320のサブキャリアーにロックしたサンプリン
グクロック326を得ることができる。
サブキャリアー信号の両方にロックできるVCO回路を
設けることにより、少ない回路構成で水平同期信号、サ
ブキャリアー信号にロックしたサンプリングクロックを
生成することができる。
ロック生成回路のブロック構成図
ロック生成回路のブロック構成図
ロック生成回路のブロック構成図
路のブロック構成図
ク構成図
ロック生成回路の動作説明図
ロック生成回路の動作説明図
路の動作説明図
Claims (8)
- 【請求項1】 少ない回路構成で水平同期信号にロック
したサンプリングクロックを生成することができるとい
う効果を特徴とするサンプリングクロック生成回路。 - 【請求項2】 入力信号をデジタル信号に変換するAD
変換回路と、前記AD変換回路からの出力信号を入力と
し、同期信号部分をスライスして同期部分だけを出力す
る水平同期スライス回路と、前記水平同期スライス回路
からの出力信号と後述するパルス生成回路からの出力信
号と掛算する掛算回路と、前記掛算回路からの出力信号
の高域成分を落とすローパスフィルター回路と、後述す
るサンプリングクロックをカウントして水平同期信号と
同じ周波数を持つパルスを出力するパルス生成回路と、
前記ローパスフィルター回路の出力信号と制御データを
加算する加算回路と、前記加算回路からの出力信号が大
きくなると、出力するアドレスデータの周波数が高くな
り、その結果後述するSINROM回路から出力される
SIN波の周波数が高くなるアドレス生成回路と、前記
アドレス生成回路からの出力信号をアドレスとしてSI
N波を出力するSINROM回路と、前記SINROM
回路からのSIN波信号を入力として、その信号をアナ
ログ信号に変換するDA変換回路と、前記DA変換回路
からのSIN波信号を入力とし、その周波数を整数倍に
てい倍するてい倍回路を備え、少ない回路構成で水平同
期信号にロックしたサンプリングクロックを生成するこ
とができるという効果を特徴とするサンプリングクロッ
ク生成回路。 - 【請求項3】 アドレス生成回路への入力信号はローパ
スフィルター回路からの水平位相誤差信号に固定値を加
算することでフリーラン周波数を調整できるようにした
ことを特徴とした請求項2記載のサンプリングクロック
生成回路。 - 【請求項4】 少ない回路構成でサブキャリアー信号ま
たは水平同期信号にロックしたサンプリングクロックを
生成することができるという効果を特徴とするサンプリ
ングクロック生成回路。 - 【請求項5】 入力信号をデジタル信号に変換するAD
変換回路と、前記AD変換回路からの出力信号を入力と
し、入力信号の同期信号を分離し、必要な映像信号の水
平レート周期のパルスを生成すると共に、映像信号と前
記水平レート周期のパルスとの位相ずれをあらわす水平
位相誤差信号を出力し、更にモード切り換えデータによ
って同期信号にロックしたサンプリングクロックを得る
モードか、またはサブキャリアー信号にロックしたサン
プリングクロックを得るモードにするのかを変えられる
同期分離回路と、前記AD変換回路からの出力信号を入
力とし、輝度信号とクロマ信号とに分離するYC分離回
路と、前記YC分離回路からのクロマ出力信号を入力と
し、クロマ復調をおこなうと共に、クロマ復調に必要な
正弦波と、映像信号のサブキャリアー信号との位相ずれ
をあらわすクロマ位相誤差信号を出力するクロマ復調回
路と、前記クロマ復調回路から出力されたクロマ位相誤
差信号と、前記同期分離回路から出力された水平位相誤
差信号とを入力し、それらを制御信号にて切り換える切
り換え回路と、前記切り換え回路からの出力信号を入力
し、その信号レベルに応じて出力するサンプリングクロ
ックの周波数を可変できるVCO(Voltage C
ontrol Oscillator)回路を備え、少
ない回路構成でサブキャリアー信号または水平同期信号
にロックしたサンプリングクロックを生成することがで
きるという効果を特徴とするサンプリングクロック生成
回路。 - 【請求項6】 入力信号をデジタル信号に変換するAD
変換回路と、前記AD変換回路からの出力信号を入力と
し、同期信号部分をスライスして同期部分だけを出力す
るスライス回路と、前記スライス回路からの出力信号と
後述するパルス生成回路からの出力信号とを掛算する第
1の掛算回路と、前記第1の掛算回路からの出力信号の
高域成分を落とす第1のローパスフィルター回路と、前
記第1のローパスフィルター回路からの出力信号と、第
1の固定データを切り替える第1の切り換え回路と、前
記第1の切り換え回路からの出力信号を変えることで、
後述するサンプリングクロックをカウントして得られる
水平レート周期のパルスの位相を変えることができるパ
ルス生成回路と、前記AD変換回路からの出力信号を入
力とし、輝度信号とクロマ信号とを分離するYC分離回
路と、前記YC分離回路から出力されるクロマ信号と、
後述するSIN生成回路からのSIN波とを掛算する第
2および第3の掛算回路と、前記第2の掛算回路からの
出力信号の高域成分を落とす第2のローパスフィルター
回路と、前記第3の掛算回路からの出力信号の高域成分
を落とす第3のローパスフィルター回路と、前記第3の
ローパスフィルター回路からの出力信号を入力とし、バ
ースト部分の信号を累積加算して、サブキャリアー信号
と後述するSIN生成回路から出力されるSIN波との
位相誤差を出力する累積回路と、前記累積回路の出力信
号と、前記第1のローパスフィルター回路からの出力信
号とを切り替える第2の切り換え回路と、第1および第
2の固定データを切り替える第3の切り換え回路と、前
記第2及び第3の切り換え回路からの出力信号を入力と
し、その信号レベルに応じて出力するサンプリングクロ
ックの周波数を可変できるVCO(Voltage C
ontrol Oscillator)回路とを備え、
少ない回路構成でサブキャリアー信号または水平同期信
号にロックしたサンプリングクロックを生成することが
できるという効果を特徴とするサンプリングクロック生
成回路。 - 【請求項7】 第1の切り換え回路の制御信号と、第2
の切り換え回路の制御信号と、第3の切り換え回路の制
御信号とは同じ制御信号であることを特徴とした請求項
6記載のサンプリングクロック生成回路。 - 【請求項8】 パルス生成回路は入力される信号レベル
に応じてそのデコードするパルス位置を変えることがで
きることを特徴とした請求項6記載のサンプリングクロ
ック生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP26558599A JP4461521B2 (ja) | 1999-09-20 | 1999-09-20 | サンプリングクロック生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (3)
Publication Number | Publication Date |
---|---|
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JP2001094821A5 JP2001094821A5 (ja) | 2006-11-02 |
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Family
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Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP4461521B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1999
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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