JP3486343B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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Description
リングし、デジタル化してから映像処理・表示を行う映
像信号処理装置に係わり、特に液晶データプロジェクタ
のような映像信号処理装置に関するものである。 【0002】 【従来の技術】図8に従来の映像信号処理装置のブロッ
ク図を示す。図8において、1は入力されたアナログ映
像信号をデジタル映像信号に変換するA/D変換器、2
はデジタル化された映像信号を処理する映像信号処理回
路、3は前記処理された映像信号を表示する映像表示装
置、4は水平同期信号を遅延させる遅延回路、9は前記
A/D変換器1および映像信号処理回路2にクロックを
供給するためのクロック発生回路、8は該映像信号処理
装置のコントロールをするシステムマイコンである。 【0003】また、前記クロック発生回路9は、位相比
較器5、VCO(VoltageControlled
Oscillator(電圧制御発振器))6、1/
N分周回路7より構成される。 【0004】また、前記遅延回路4の構成を図9に示
す。図9において、11は水平同期信号を遅延させる遅
延素子であり、12はシステムマイコン8からの選択信
号により選択された遅延量の水平同期信号を選択、出力
するマルチプレクサである。 【0005】以下、動作を説明する。該映像信号処理装
置に入力された映像信号は、A/D変換器1でクロック
発生回路9からのクロックでサンプリングされデジタル
信号に変換される。その後、映像信号処理回路2によっ
て適当な映像処理が施され、映像表示装置3に表示され
る。 【0006】ここで、前記VCO6の利得は、入力され
る水平同期信号の周波数などにより設定され、分周比と
一般に呼ばれる1/N分周回路7における数値Nは、水
平同期信号の周波数と垂直同期信号の周波数によって標
準規格との照合を行い最適と予想できる数値を設定して
いる。 【0007】しかし、必ずしも標準規格に則った信号が
入力されるとは限らず、この分周比が適切でない場合、
A/D変換器1にて映像信号のサンプリングが正しく行
われず、画像の品位が低下するという問題がある。 【0008】そこで、上記問題を回避するために、ユー
ザーの操作によって、前記システムマイコン8を介して
1/N分周回路7における分周比Nを変化させるような
手段を設けることにより、ユーザーが目視にて最適なポ
イントを調整を行えるような分周比調整手段を有した構
成としている。 【0009】一方、水平同期信号と映像信号とのアナロ
グ的な位相差は、規格によって定義されておらず、ま
た、設計上の問題として配線による遅延などで予想しき
れないために、A/D変換器1にて映像信号のサンプリ
ングが正しく行われず、場合によっては特に画面のコン
トラストの高い部分にちらつきノイズがおき、画像の品
位が落ちるという問題もある。 【0010】該問題に対しては図10に示す方法が取ら
れている。図10において、A/D変換器1にて映像信
号のサンプリングが正しく行われないクロック位相をド
ットクロック1とし、この時の水平同期信号の位相をH
同期信号1とする。 【0011】この場合、システムマイコン8からの選択
信号により遅延回路4で映像信号の水平同期信号を遅延
させた水平同期信号(H同期信号2)を作り出し、それ
によってA/D変換器1に供給するクロックを発生させ
る基準とし、A/D変換器1における映像信号のサンプ
リングクロックの位相をドットクロック2に示すような
位相とする。 【0012】該ドットクロック2によりA/D変換器1
にて映像信号のサンプリングすることで、上記問題を解
決している。 【0013】ここで、上記水平同期信号の遅延量は、ユ
ーザーが目視にて品位の良いところに調整できるように
し、このためのクロック位相調整手段を有した構成とし
ている。 【0014】 【発明が解決しようとする課題】しかし、以上のよう
に、これらの調整はユーザーに委ねられているが、ユー
ザーにとってこれらの調整は難しく、かつ、面倒であ
り、低い画質のまま使ってしまうことも多分において起
こり得る。 【0015】本発明は、ユーザーに委ねられていた分周
比調整および位相調整を、自動で行うことによりユーザ
ーの手を煩わせることなく、高画質な表示を再現させる
ことを目的とするものである。 【0016】 【課題を解決するための手段】本発明は、以上の課題を
解決するために、以下のような構成を取る。即ち、映像
信号をデジタル処理して表示する映像信号処理装置にお
いて、隣り合う絵素の信号レベルの差の絶対値の2乗を
計算し、また、該計算値の1画面分の総和を取る演算回
路と、映像信号から分離された、水平同期信号を遅延さ
せる遅延回路と、分周回路を有するクロック発生回路を
具備し、前記演算回路の演算結果により、前記遅延回路
の遅延量および前記クロック発生回路の分周回路の分周
比を制御することにより、映像信号を適切にサンプルで
きるサンプリング位相および分周数を調整することを要
旨とする映像信号処理装置である。 【0017】 【発明の実施の形態】図1に本発明の実施の形態におけ
るブロック図を示す。図1において、図8と同じ構成要
素には同じ符号を付し、説明は省略する。以下、本発明
の映像信号処理装置の動作について説明する。該映像信
号処理装置に入力された映像信号は、A/D変換器1で
クロック発生回路9からのクロックでサンプリングされ
デジタル信号に変換される。その後、映像信号処理回路
2によって適当な映像処理が施され、映像表示装置3に
表示される。 【0018】また、A/D変換器1でデジタル信号に変
換された映像信号は位相検出演算回路10に入力され
る。 【0019】ここで、該位相検出演算回路10は、画面
単位で隣り合った映像信号同士の差分の2乗を演算・蓄
積する回路であり、そのブロック図を図2に示す。 【0020】図2において、13は1絵素遅延回路、1
4は1絵素遅延された信号と遅延されない信号との差の
絶対値を取る差分回路、15は前記差分回路の出力の2
乗を計算する2乗回路、16は加算回路、17、18は
レジスタである。 【0021】位相検出演算回路10に入力されたデジタ
ル信号は、その信号自体と、1絵素遅延回路13で遅延
された信号との差分の絶対値が差分回路14により算術
演算される。 【0022】これは映像信号でいえば隣同士の信号レベ
ルの差を求めることになる。次に2乗回路15により、
このデジタル値の信号の2乗を算出する。前記2乗回路
15により求められた値を、レジスタ17に対して順次
累積加算していく。 【0023】該レジスタ17の値は外部からの垂直同期
信号によってクリアされるが、クリアされる直前にレジ
スタ17に蓄積された値はレジスタ18に保存される。 【0024】これらの回路によって、画面全体にわたっ
て、隣り合った映像信号同士の差分の2乗を演算された
値が演算・蓄積されることになる。 【0025】そして、システムマイコン8によってその
値を読み出せるものとなる。位相検出演算回路10の動
作に関して、まず分周比があっている、即ち、映像信号
の1H期間のクロック数と該映像機器の1/N分周回路
の分周比Nが一致しているという状態で説明する。 【0026】図3に、A/D変換器1での映像信号とサ
ンプリングするクロックの位相の関係を示す。 【0027】アナログで伝送される映像信号は同図に示
すように、必ず信号の立ち上がり、または、立ち下がり
では傾きを持ち、サンプリングする場所によりデータが
変化することは必ずといってよいほど起こりうる。 【0028】デジタル化された映像信号の値を、位相検
出演算回路10で差分を取って2乗し、加算した場合、
本来の値をサンプルするような位相(位相1)の時の値
(130050)に比べ、映像信号の変化点においてサ
ンプルしてしまうような位相(位相2)の時の値(85
025)は小さい値を取ることがわかる。 【0029】このことから、クロック位相と位相検出演
算回路10で演算される値の関係は、図4のような曲線
を描くことが予想される。 【0030】位相があっているところでは、コントラス
トがもっとも高くなり、ピークを持つ。 【0031】逆にいえば、ピークを持つところではもっ
とも画像のコントラストが高くなり、すなわち同一の映
像信号に対して演算していればピークを探せばそこは位
相がもっとも合っているといえる。 【0032】尚、この曲線は映像信号によって、曲線の
形は異なり、絶対値をみれば著しくいろいろな値をとる
ことが予想されるが、そのピーク、相対値のみが問題で
あり、値そのものに意味はない。 【0033】次に分周比に対する、この演算値の変化を
考える。 【0034】分周比があっていれば、位相に対する変化
は既に上記で述べたとおりになるが、分周比があってい
なければ、水平方向に対して位相が合っているところ
と、合っていないところが周期的に現れる。 【0035】分周比の差が大きいほど、周波数のずれが
大きくなるので、位相があっていないところが発生する
周期は大きくなる傾向にある。 【0036】位相があっていないところでは、先に示し
たように位相検出演算回路10での演算値が小さくなる
ので全体としての演算値も小さくなる傾向を示す。 【0037】ここで、映像の範囲が無限であれば図1に
おける遅延回路4による位相変化に対して変化は起きな
いのであるが、もちろん、実際には画面は左右において
有限であるので、位相回路によりクロックの位相をずら
したときに左右の縁において映像が切られるため、位相
の合っている領域が多いとき、少ないときのばらつきが
存在する。 【0038】それが図5の例に挙げるグラフのようにな
る。これは分周比の差が大きいほど、位相があっていな
い周期が大きくなり、その時に、ばらつきは小さくなる
傾向にあることからも理解される。(図6) これらのことから、分周比、位相をX,Y軸に、計算値
をZ軸としたグラフをプロットすれば図7のようになる
ことがわかる。すなわちこのピーク点Aを探し出せば良
い。 【0039】探索方法にはいろいろ考えられるが、ここ
では本質的な問題ではないので詳細は省く。 【0040】最も単純な方法としては、分周比を調整可
能な範囲と定義された範囲、位相を必要なだけ遅延を変
化させて、それに対するすべての値をデータとして取り
込み、その最大値をとったときの分周比と位相の遅延量
を得れば、それがこの映像信号に対して分周比と位相が
合った場所であるといえる。 【0041】いままで述べた構成においては、一つの値
を取り込むのに最低1画面分の時間がかかるので、これ
では時間がかかりすぎることは容易に推測される。 【0042】一部を回路に置き換えたり、間引き測定を
してその間を予測し、絞りこみをかけるなどのアルゴリ
ズムの改善がいくつか考慮される。 【0043】また、時間短縮のために一部の領域のみを
とりこむなどが考えられる。しかしながら、それは実装
方法としての問題である。 【0044】 【発明の効果】本発明に係る映像信号処理装置の位相検
出演算回路により、1/N分周回路の分周比Nと水平同
期信号遅延回路の遅延量を自動的に最良の値に設定する
ことが可能となり、これにより、従来、ユーザーの手に
委ねられていた画面表示を良好にするための繁雑な調整
を不要とすることができるようになる。
ある。 【図2】本発明の実施の形態における位相検出演算回路
のブロック図である。 【図3】映像信号のサンプリング位相と位相検出演算回
路の演算結果の関係を説明する第1の図である。 【図4】映像信号のサンプリング位相と位相検出演算回
路の演算結果の関係を説明する第2の図である。 【図5】映像信号の分周比と位相検出演算回路の演算結
果の関係を説明する図である。 【図6】位相遅延量、分周比と位相検出演算回路の演算
結果の関係を示す図である。 【図7】分周比を変化させたときの位相検出演算回路の
演算値の関係と、位相遅延量の関係を示した図である。 【図8】従来例における全体ブロック図である。 【図9】水平同期信号遅延回路のブロック図である。 【図10】映像信号とサンプリングクロックとの位相関
係を説明する図である。 【符号の説明】 1 A/D変換器 2 映像信号処理回路 3 映像表示装置 4 遅延回路 5 位相比較器 6 VCO 7 1/N分周回路 8 システムマイコン 9 クロック発生回路 10 位相検出演算回路 11 遅延素子 12 マルチプレクサ 13 1画素遅延回路 14 差分回路 15 2乗回路 16 加算回路 17 レジスタ 18 レジスタ
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 映像信号をデジタル処理して表示する映
像信号処理装置において、 隣り合う絵素の信号レベルの差の絶対値の2乗を計算
し、また、該計算値の1画面分の総和を取る演算回路
と、 映像信号から分離された、水平同期信号を遅延させる遅
延回路と、 分周回路を有するクロック発生回路を具備し、 前記演算回路の演算結果により、前記遅延回路の遅延量
および前記クロック発生回路の分周回路の分周数を制御
することにより、映像信号適切にサンプリングできるサ
ンプリング位相および分周比を調整することを特徴とす
る映像信号処理装置。
Priority Applications (1)
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---|---|---|---|
JP18836098A JP3486343B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18836098A JP3486343B2 (ja) | 1998-07-03 | 1998-07-03 | 映像信号処理装置 |
Publications (2)
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JP2000020008A JP2000020008A (ja) | 2000-01-21 |
JP3486343B2 true JP3486343B2 (ja) | 2004-01-13 |
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ID=16222269
Family Applications (1)
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Country Status (1)
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JP5627305B2 (ja) * | 2010-06-17 | 2014-11-19 | キヤノン株式会社 | 表示装置 |
-
1998
- 1998-07-03 JP JP18836098A patent/JP3486343B2/ja not_active Expired - Fee Related
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