JP4656515B2 - 車載カメラ及び車両制御装置 - Google Patents

Description

本発明は車載カメラ及び車両制御装置に係り、特に自動車に搭載され、その自動車の車内や車外をＣＭＯＳセンサにより撮像する車載カメラ及び車両制御装置に関する。

近年、自動車に固体撮像素子を使ったカメラ（所謂、車載カメラ）が搭載されるようになった。図７は従来の車載カメラの一例の自動車への搭載状態を示す。同図において、自動車２００には、前方を撮影する第１の車載カメラである前方用カメラ２０１と、車内を撮影する第２の車載カメラである車内用カメラ２０２と、後方を撮影する第３の車載カメラである後方用カメラ２０３とが搭載されている。

図８は従来の車載カメラを搭載した車の制御システムの一例のブロック図を示す。同図において、固体撮像素子２１１は、図７に示した前方用カメラ１０１、車内用カメラ１０２及び後方用カメラ１０３のうちの一つを代表して示したカメラの撮像素子であり、その出力撮像信号を受けて処理システム２１２がカメラの目的に応じた所定の処理を行う。

例えば、固体撮像素子２１１が前方向を撮影する前方用カメラ１０１の撮像素子の場合は、車が車線からはみ出さないように監視したり、障害物を発見したり、前方の車との車間を測ったりする目的がある。また、固体撮像素子２１１が車内を撮影する車内用カメラ１０２の撮像素子の場合は、車が衝突したときに、乗員の身体が前方に投げ出されエアバッグ動作が必要になるかどうかを監視する。更に、固体撮像素子２１１が後方を撮影する後方用カメラ１０３の撮像素子の場合は、後進時の安全確認や追突可能性の確認などの目的がある。

処理システム２１２はそれぞれの上記の目的に合わせた画像処理、判断を行い、ホストシステム２１３へ処理結果を送る。ホストシステム２１３は処理システム２１２から処理結果を受けて、それぞれの関連するブレーキ制御システム２１４、エアバッグ制御システム２１５、あるいはエンジン制御システム２１６などへ指令を送り、そのシステムを制御することで車全体を制御する。

このような固体撮像素子２１１として、ＣＣＤ（Charge Coupled Device:電荷結合素子）型撮像素子（以下、単にＣＣＤという）やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサという）が知られているが、ＣＭＯＳセンサは、ＣＣＤに比べて低電圧駆動が可能であり、多画素化で高精細な映像が得られると共に、ＣＣＤよりも高速に画素の読出しができ、緊急時のリアルタイム処理に向く。

ここで、ＣＭＯＳセンサについて更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図９は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。

増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。

選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。

また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。

垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。

また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。

水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。

次に、図９に示す従来のＣＭＯＳセンサの動作について図１０のタイミングチャートを併せ参照して説明する。なお、図９中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。

まず、垂直シフトレジスタ出力線１８−１の電位が図１０（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。

この状態で、最初にパルス供給端子１５に図１０（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図１０（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。

次に、パルス供給端子１４に時刻ｔ４で図１０（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図１０（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図１０（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。

端子３６の入力信号はこの間図１０（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図１０（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図１０（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。

次に、端子３６に図１０（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図１０（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。

その後、図１０（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図１０（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。

従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。

特開２００３−１７６７７号公報

ところで、自動車は高速で移動するので、車外の風景は常に動いている状態になる。しかしながら、従来の車載カメラで用いられるローリングシャッタ型ＣＭＯＳセンサでは、高速で動く物体を正確な形状で捉えることができない。一方、車内を撮影する車内用カメラ２０２も、衝突時、車内の物体は乗員を含めて高速に前方へ投げ出されるので、従来のローリングシャッタ型ＣＭＯＳセンサでは正確な形状を捉えることができず、正確な判断ができないという課題がある。

これを解決する一つの手段として、図８の処理システム２１２を、例えば動き検出を行って危険度を判断するような、図１１のブロック図に示す構成がある。この図１１の構成では、まず、ローリングシャッタ型ＣＭＯＳセンサにより撮影して得られた映像信号に含まれる、ローリングシャッタに起因する画像歪みを補正処理回路２２１で補正し、続いて、その映像信号に対して動き検出回路２２２で動き検出を行い、得られた動き検出結果に基づいて、危険度判断回路２２３により所定の閾値以上の動きのある画像は危険度が高いと判断するような危険度判断処理を行って、その処理結果を図８のホストシステム２１３へ出力する。しかし、この方法では処理に時間がかかり、緊急時にリアルタイム処理ができないという問題がある。

本発明は以上の点に鑑みなされたもので、画像歪みのない映像信号を、ＣＣＤに比べて高速に得られる車載カメラ及び車両制御装置を提供することを目的とする。

上記の目的を達成するため、本発明は自動車の車内又は車外の被写体を撮影する車載カメラであって、前記被写体の光学像を複数の全画素に同時に露光して各画素毎に光電変換して得たホール電荷を前記各画素毎に蓄積した後、前記ホール電荷を前記各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサを備え、前記グローバルシャッタ型ＣＭＯＳセンサは、半導体基板上に形成された第１導電型のウェル、及び前記第１導電型のウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記第１導電型のウェルに接続する第２導電型の埋め込み部を有し、前記光学像を光電変換してホール電荷を蓄積するフォトダイオードと、前記第１の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第１導電型のウェル内の前記第１の領域に形成された第１導電型の第１ソース部と、前記第１導電型の第１ソース部の周囲に前記リング状ゲート電極の外周に達しないように、かつ前記ゲート酸化膜に接触しないように前記第１導電型のウェル内の前記第１の領域に形成されて前記第１導電型の第１ソース部に接続し前記フォトダイオードから転送されたホール電荷を蓄積する第２導電型のソース近傍領域部と、前記第１導電型のウェルにおける前記第１の領域とは異なる第３の領域に前記第１導電型の第１ソース部及び前記第２導電型のソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、前記第２導電型のソース近傍領域部に蓄積されたホール電荷を前記撮像信号として出力するリング状ゲートトランジスタと、前記第１の領域上に前記ゲート酸化膜を介して形成されて前記リング状ゲート電極の一部を覆う転送ゲート電極を有し、前記第２導電型の埋め込み部を第２ソース部とし、前記第２導電型のソース近傍領域部を第２ドレイン部とし、前記フォトダイオードに蓄積されたホール電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、を画素毎に備え、前記リング状ゲート電極及び前記転送ゲート電極の前記ゲート酸化膜を介した直下の領域であって、かつ前記第２導電型の埋め込み部と前記第２導電型のソース近傍領域部との間の領域には前記第１導電型のウェルのみが存在しており、前記第２導電型の埋め込み部に蓄積されたホール電荷は、前記リング状ゲート電極下と前記転送ゲート電極下とで前記第１導電型のウェルにバリアとなる電位差が生じないように前記リング状ゲート電極の電位及び前記転送ゲート電極の電位がそれぞれ制御されることにより、前記第１導電型のウェルのみを介して前記第２導電型のソース近傍領域部に全画素一斉に転送され、前記ホール電荷が前記撮像信号として出力された後の前記第２導電型のソース近傍領域部は、前記リング状ゲート電極の電位及び前記転送ゲート電極の電位が前記第１導電型の第１ドレイン部の電位以下の電位で、リセットされることを特徴とする。

また、上記の目的を達成するため、本発明の車載カメラは、リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、を更に備えていることを特徴とする。

また、上記の目的を達成するため、本発明の車両制御装置は、上記発明の車載カメラと、車載カメラから出力された撮像信号に基づいて被写体の動きを検出する動き検出回路部、及び動き検出回路部の検出結果と予め設定されている閾値とを比較し、検出結果が閾値以上のときには危険度が高いと判断してその処理結果を出力する危険度判断回路部を有する処理部と、処理部から出力された処理結果に基づいて車両のシステム制御を行う制御部と、を備えていることを特徴とする。

ここで、上記の制御部は、ブレーキ制御，エンジン制御，及びエアバッグ制御の少なくともいずれか一つを含むシステム制御を行うことを特徴とする。

本発明によれば、固体撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いることにより、画像の歪みの無い撮像画像を得ることができるため、撮像信号中の画像歪みを補正するための処理回路を不要にでき、その結果、撮像した映像信号に基づいて、自動車の予め設定した所定の動作を制御するために必要な処理の速度を上げることができ、特に自動車のような高速移動中での緊急処理を要する用途に適用して好適である。

次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる車載カメラの一実施の形態の自動車への搭載状態を示す。同図において、自動車１００には、前方を撮影する第１の車載カメラである前方用カメラ１０１と、車内を撮影する第２の車載カメラである車内用カメラ１０２と、後方を撮影する第３の車載カメラである後方用カメラ１０３とが搭載されている。これらの前方用カメラ１０１、車内用カメラ１０２及び後方用カメラ１０３は、それぞれその固体撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いている点に特徴がある。

図２は本発明の車載カメラを搭載した車の制御システムの一例のブロック図を示す。同図において、固体撮像素子１１１は、図７に示した前方用カメラ１０１、車内用カメラ１０２及び後方用カメラ１０３のうちの一つを代表して示したカメラの撮像素子であり、その出力撮像信号を受けて処理システム１１２がカメラの目的に応じた所定の画像処理、判断を行い、その処理結果をホストシステム１１３へ送る。ホストシステム１１３は処理システム１１２から処理結果を受けて、それぞれの関連するブレーキ制御システム１１４、エアバッグ制御システム１１５、あるいはエンジン制御システム１１６などへ指令を送り、そのシステムを制御することで、車速、走行方向、車内の設備等の自動車１００に関する動作を統括的に制御する。

例えば、固体撮像素子１１１が前方用カメラ１０１の撮像素子の場合は、ホストシステム１１３は処理システム１１２から処理結果を受けて、ブレーキ制御システム１１４やエンジン制御システム１１６などを制御して、自動車１００が車線からはみ出さないようにしたり、障害物を回避したり、前方の車との車間を一定に保ったりする。また、固体撮像素子１１１が車内用カメラ１０２の撮像素子の場合は、ホストシステム１１３は処理システム１１２から処理結果を受けて、車が衝突したときに、エアバッグ制御システム１１５を制御してエアバッグを膨らませて前方に投げ出された乗員の身体の衝撃を緩和する。

更に、固体撮像素子１１１が後方を撮影する後方用カメラ１０３の撮像素子の場合は、後進時の安全確認や追突可能性の確認などの目的のために、ホストシステム１１３は処理システム１１２から処理結果を受けて、ブレーキ制御システム１１４やエンジン制御システム１１６などを制御する。

図３は本発明の車載カメラにおける処理システムの一実施の形態のブロック図を示す。本実施の形態では、図２に示した処理システム１１２は、図３のブロック図に示すように、後述するように固体撮像素子１１１がグローバルシャッタ型ＣＭＯＳセンサであるので、画像歪みのない映像信号が出力されるので、画像歪み補正処理回路を通すことなく動き検出回路１３１に供給されて動き検出される。

動き検出回路１３１で得られた動き検出結果は、危険度判断回路１３２に供給されて、所定の閾値以上の動きのある画像は危険度が高いと判断するような危険度判断処理がされ、その処理結果が図２のホストシステム１１３へ出力される。

次に、本発明の車載カメラの固体撮像素子として用いられるグローバルシャッタ型ＣＭＯＳセンサの構成等について詳細に説明する。図４はグローバルシャッタ型ＣＭＯＳセンサの一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図４（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子１１１であるグローバルシャッタ型ＣＭＯＳセンサは、ｐ^＋型基板４１上にｐ⁻型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。

リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ^＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ^＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ⁻型領域４９がある。この埋め込みのｐ⁻型領域４９とｎウェル４３は、図４（Ａ）に示す埋め込みフォトダイオード５０を構成している。

埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図４（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図５と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図５ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図４の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバッグゲートに接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図４（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ^＋型のソース領域４６及びｎ^＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図４（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ⁻型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。

図５において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図４の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図４の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図４の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。

画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図４の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。

このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。

次に、図５に示すＣＭＯＳセンサの駆動方法について、図６のタイミングチャートと共に説明する。まず、図６（１）に示す期間では、埋め込みのフォトダイオード（図４（Ａ）の５０、図５の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図６（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図４（Ａ）の５０、図５の６４等）からリング状ゲート電極（図４の４５）のソース近傍ｐ型領域（図４の４７）にホールを転送することである。そのため、図６（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図４の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。

このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図６（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図６（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図４（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。

続いて、図６（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図４（Ａ）の５０、図５の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図６（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。

続く図６（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図６（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図６（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図６（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図６（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバッグゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。

続く図６（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図６（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。

続く図６（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図６（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図６（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図６（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バッグゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図６（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図５の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図６（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図６に（７）で示す期間では、再びリング状ゲート電極４５の電位を図６（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図６（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

上記の図４（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図５に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図６の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

なお、図５の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバッグゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。

このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図５ではこのスイッチを省略して図示している。

このように、固体撮像素子１１１として用いるグローバルシャッタ型ＣＭＯＳセンサは、図４〜図６と共に説明したように、露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われ、一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ内の転送ゲート（図５の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が電荷転送期間のタイミングで読み出し回路に一斉に転送される。その後、読み出し回路により読み出し期間内で、順次各画素からの信号が読み出される。このことにより、移動する被写体を撮像した場合でも、撮像画像は被写体の画像と異なる画像歪みは発生しない。

従って、図３と共に説明したように、本実施の形態では、図１１のローリングシャッタ歪み補正処理回路２２１のような歪み補正処理回路は不要であり、固体撮像素子１１１から出力された映像信号を直接に動き検出回路１３１に供給して動き検出することができ、その結果、歪み補正処理回路による処理時間が不要となり、処理時間が従来より早くなり、自動車の緊急時にも対応できる。

本発明の車載カメラの一実施の形態の自動車への搭載状態を示す図である。 本発明の車載カメラを搭載した車の制御システムの一例のブロック図である。 図２中の処理システムの一例を示すブロック図である。 本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の上面図とそのＸ−Ｘ‘線に伴う縦断面図である。 本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの一実施の形態の一画素分の電気等価回路図である。 図３のＣＭＯＳセンサの動作を説明するタイミングチャートである。 従来の車載カメラの一例の自動車への搭載状態を示す図である。 従来の車載カメラを搭載した車の制御システムの一例のブロック図である。 従来のローリングシャッタ型ＣＭＯＳセンサの一例の電気等価回路図である。 図９のＣＭＯＳセンサの動作を説明するタイミングチャートである。 図８中の処理システムの一例を示すブロック図である。

符号の説明

４３ ｎウェル
４５ リング状ゲート電極
４６ ｎ^＋型ソース領域
４７ ソース近傍ｐ型領域
４８ ｎ^＋型ドレイン領域
４９ 埋め込みｐ⁻型領域
５０、６４ フォトダイオード
５１ 転送ゲート電極
５２、６６ ドレイン電極配線
５３、６９ リング状ゲート電極配線
５４、７４ ソース電極配線（出力線）
５５、７１ 転送ゲート電極配線
６１ 画素敷き詰め領域
６２ 画素
６３ リング状ゲートＭＯＳＦＥＴ
６５ 転送ゲートＭＯＳＦＥＴ
１００ 本発明の車載カメラを搭載した自動車
１０１ グローバルシャッタ型ＣＭＯＳセンサを搭載した前方用カメラ
１０２ グローバルシャッタ型ＣＭＯＳセンサを搭載した車内用カメラ
１０３ グローバルシャッタ型ＣＭＯＳセンサを搭載した後方用カメラ
１１１ 固体撮像素子（グローバルシャッタ型ＣＭＯＳセンサ）
１１２ 処理システム
１１３ ホストシステム

Claims (4)

1. 自動車の車内又は車外の被写体を撮影する車載カメラであって、
   前記被写体の光学像を複数の全画素に同時に露光して各画素毎に光電変換して得たホール電荷を前記各画素毎に蓄積した後、前記ホール電荷を前記各画素から撮像信号として順次出力するグローバルシャッタ型ＣＭＯＳセンサを備え、
   前記グローバルシャッタ型ＣＭＯＳセンサは、
   半導体基板上に形成された第１導電型のウェル、及び前記第１導電型のウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記第１導電型のウェルに接続する第２導電型の埋め込み部を有し、前記光学像を光電変換してホール電荷を蓄積するフォトダイオードと、
   前記第１の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第１導電型のウェル内の前記第１の領域に形成された第１導電型の第１ソース部と、前記第１導電型の第１ソース部の周囲に前記リング状ゲート電極の外周に達しないように、かつ前記ゲート酸化膜に接触しないように前記第１導電型のウェル内の前記第１の領域に形成されて前記第１導電型の第１ソース部に接続し前記フォトダイオードから転送されたホール電荷を蓄積する第２導電型のソース近傍領域部と、前記第１導電型のウェルにおける前記第１の領域とは異なる第３の領域に前記第１導電型の第１ソース部及び前記第２導電型のソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、前記第２導電型のソース近傍領域部に蓄積されたホール電荷を前記撮像信号として出力するリング状ゲートトランジスタと、
   前記第１の領域上に前記ゲート酸化膜を介して形成されて前記リング状ゲート電極の一部を覆う転送ゲート電極を有し、前記第２導電型の埋め込み部を第２ソース部とし、前記第２導電型のソース近傍領域部を第２ドレイン部とし、前記フォトダイオードに蓄積されたホール電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、
   を画素毎に備え、
   前記リング状ゲート電極及び前記転送ゲート電極の前記ゲート酸化膜を介した直下の領域であって、かつ前記第２導電型の埋め込み部と前記第２導電型のソース近傍領域部との間の領域には前記第１導電型のウェルのみが存在しており、
   前記第２導電型の埋め込み部に蓄積されたホール電荷は、前記リング状ゲート電極下と前記転送ゲート電極下とで前記第１導電型のウェルにバリアとなる電位差が生じないように前記リング状ゲート電極の電位及び前記転送ゲート電極の電位がそれぞれ制御されることにより、前記第１導電型のウェルのみを介して前記第２導電型のソース近傍領域部に全画素一斉に転送され、
   前記ホール電荷が前記撮像信号として出力された後の前記第２導電型のソース近傍領域部は、前記リング状ゲート電極の電位及び前記転送ゲート電極の電位が前記第１導電型の第１ドレイン部の電位以下の電位で、リセットされることを特徴とする車載カメラ。
2. 前記リング状ゲート電極の電位を制御するリング状ゲート電位制御回路部と、
   前記転送ゲート電極の電位を制御する転送ゲート電位制御回路部と、
   を更に備えていることを特徴とする請求項１記載の車載カメラ。
3. 請求項１又は２記載の車載カメラと、
   前記車載カメラから出力された前記撮像信号に基づいて前記被写体の動きを検出する動き検出回路部、及び前記動き検出回路部の検出結果と予め設定されている閾値とを比較し、前記検出結果が前記閾値以上のときには危険度が高いと判断してその処理結果を出力する危険度判断回路部を有する処理部と、
   前記処理部から出力された前記処理結果に基づいて車両のシステム制御を行う制御部と、
   を備えていることを特徴とする車両制御装置。
4. 前記制御部は、ブレーキ制御，エンジン制御，及びエアバッグ制御の少なくともいずれか一つを含むシステム制御を行うことを特徴とする請求項３記載の車両制御装置。

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