JP2019057873A - 固体撮像素子及び電子機器 - Google Patents
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Abstract
【課題】アナログ−デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供する。【解決手段】本開示の固体撮像素子は、光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備える。そして、サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、あらかじめ他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う。【選択図】 図8
Description
本開示は、固体撮像素子及び電子機器に関する。
固体撮像素子において、単位画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換部のアナログ−デジタル変換器として、例えば、シングルスロープ型のアナログ−デジタル変換器を用いることができる。シングルスロープ型のアナログ−デジタル変換器では、1回分の画素信号の読出し及びアナログ−デジタル変換時間を1AD時間とするとき、1AD時間の殆どが、単位画素からの入力信号のセトリング時間、及び、アナログ−デジタル変換器のカウンタのカウント時間で占められる。
従来、アナログ−デジタル変換部の前段に、AGC(Adaptive Gain Control あるいは Automatic Gain Control)機能を持つカラムアンプ部を配置することで、1AD時間の短縮化を図っていた(例えば、非特許文献1参照)。この非特許文献1に記載の従来技術では、アナログ−デジタル変換部の分解能を下げても、最終的な分解能を保つことができるため、アナログ−デジタル変換部の分解能を下げることができる。従って、シングルスロープ型のアナログ−デジタル変換器では、特に信号レベルのカウント時間を短縮できるため1AD時間を短縮できる。
An APS-H-Size 250Mpixel CMOS image sensor using column single-slope ADCs with dual-gain amplifiers.ISSCC 2016
上述した、アナログ−デジタル変換部の前段にカラムアンプ部を配置した構成では、セトリングが終わった後、アナログ−デジタル変換の最中はカラムアンプ部の出力電圧や単位画素の出力電圧は一定値を保持し続ける必要があるため、次の単位画素からの出力はアナログ−デジタル変換の完了を待つ必要があった。一方、アナログ−デジタル変換部は、セトリングが終わるまでアナログ−デジタル変換の開始を待つ必要があった。従って、非特許文献1に記載の従来技術では、1AD時間を短縮できるものの、依然として残るカウント時間とセトリング時間のために、1AD時間の短縮量が限られる。
そこで、本開示は、アナログ−デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の固体撮像素子は、
光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う。
光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
上記の構成の固体撮像素子あるいは電子機器において、アンプ部とアナログ−デジタル変換部との間に設けられたサンプル&ホールド部では、アンプ部を経た画素信号を一時的に保持できる。これにより、セトリング完了後にアンプ部の出力電圧をサンプル&ホールド部の容量に保持する一方、アンプ部は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、アンプ部が次の入力信号を取り込んでいる間に、アナログ−デジタル変換部は、サンプル&ホールド部に保持された電圧信号をアナログ−デジタル変換する。このようにして、セトリングとアナログ−デジタル変換とを並行して行う。
本開示によれば、セトリングとアナログ−デジタル変換とを並行して行うことにより、実効的な1AD時間を短縮することができるため、アナログ−デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
以下、本開示の技術を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
1.本開示の固体撮像素子及び電子機器、全般に関する説明
2.本開示の固体撮像素子
2−1.基本的な構成
2−2.単位画素の回路構成
2−3.積層構造
2−4.1AD時間について
2−4−1.カラムアンプ部を持たない回路構成
2−4−2.カラムアンプ部を持つ回路構成
2−5.サンプル&ホールド部について
2−5−1.実施例1(画素信号を保持する容量を4個有する例)
2−5−2.実施例2(実施例1の変形例:反転増幅器がP型MOS入力ソース接地
オペアンプから成る例)
2−5−3.実施例3(実施例1の変形例:レベル判定回路の入力として反転増幅器
の入力を用いる例)
2−5−4.実施例4(実施例1の変形例:カラムアンプ部の帰還容量の容量値を可
変とした例)
2−5−5.実施例5(実施例1の変形例:レベル判定回路を複数有する例)
2−5−6.実施例6(画素信号を保持する容量を3個有する例)
2−6.実施形態の変形例
2−7.実施形態の応用例
3.本開示の技術の適用例
3−1.本開示の電子機器(撮像装置の例)
3−2.移動体への応用例
4.本開示がとることができる構成
1.本開示の固体撮像素子及び電子機器、全般に関する説明
2.本開示の固体撮像素子
2−1.基本的な構成
2−2.単位画素の回路構成
2−3.積層構造
2−4.1AD時間について
2−4−1.カラムアンプ部を持たない回路構成
2−4−2.カラムアンプ部を持つ回路構成
2−5.サンプル&ホールド部について
2−5−1.実施例1(画素信号を保持する容量を4個有する例)
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オペアンプから成る例)
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2−7.実施形態の応用例
3.本開示の技術の適用例
3−1.本開示の電子機器(撮像装置の例)
3−2.移動体への応用例
4.本開示がとることができる構成
<本開示の固体撮像素子及び電子機器、全般に関する説明>
本開示の固体撮像素子及び電子機器にあっては、第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有する構成とすることができる。そして、この積層構造において、画素アレイ部について第1半導体基板に形成し、サンプル&ホールド部については第1半導体基板以外の半導体基板、例えば第2半導体基板に形成することが好ましい。
本開示の固体撮像素子及び電子機器にあっては、第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有する構成とすることができる。そして、この積層構造において、画素アレイ部について第1半導体基板に形成し、サンプル&ホールド部については第1半導体基板以外の半導体基板、例えば第2半導体基板に形成することが好ましい。
上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでいる。そして、サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、サンプル&ホールド部について、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する構成とすることができる。
また、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、アンプ部について、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る構成とすることができる。そして、アンプ部について、少なくとも2種類のゲインの切替えが可能である構成とすることができる。また、アンプ部について、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える構成とすることができる。
また、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備える構成とすることができる。そして、デジタル信号処理部について、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整、具体的には、圧縮処理を行う構成とすることができる。
<本開示の固体撮像素子>
[基本的な構成]
まず、本開示の固体撮像素子の基本的な構成について説明する。本実施形態では、固体撮像素子として、X−Yアドレス方式の固体撮像素子の一種であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。CMOSイメージセンサは、CMOSプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
[基本的な構成]
まず、本開示の固体撮像素子の基本的な構成について説明する。本実施形態では、固体撮像素子として、X−Yアドレス方式の固体撮像素子の一種であるCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。CMOSイメージセンサは、CMOSプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
図1は、本開示の実施形態に係るCMOSイメージセンサの基本的な構成の概略を示すブロック図である。本実施形態に係るCMOSイメージセンサ1は、光電変換部を含む単位画素(以下、単に「画素」と記述する場合がある)2が行方向及び列方向に、即ち、行列状に2次元配置されて成る画素アレイ部11、及び、当該画素アレイ部11の周辺回路部を有する構成となっている。ここで、行方向とは画素行の単位画素2の配列方向(所謂、水平方向)を言い、列方向とは画素列の単位画素2の配列方向(所謂、垂直方向)を言う。単位画素2は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
画素アレイ部11の周辺回路部は、例えば、行選択部12、負荷MOS部13、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、メモリ部17、データ処理部18、出力部19、及び、タイミング制御部20等によって構成されている。
画素アレイ部11において、行列状の画素配列に対し、画素行毎に画素駆動線31(311〜31m)が行方向に沿って配線され、画素列毎に垂直信号線32(321〜32n)が列方向に沿って配線されている。画素駆動線31は、単位画素2から信号を読み出す際の駆動を行うための駆動信号を伝送する。図1では、画素駆動線31について1本の配線として図示しているが、1本に限られるものではない。画素駆動線31の一端は、行選択部12の各行に対応した出力端に接続されている。
以下に、画素アレイ部11の周辺回路部の各回路部、即ち、行選択部12、負荷MOS部13、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、メモリ部17、データ処理部18、出力部19、及び、タイミング制御部20について説明する。
行選択部12は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部11の各画素2を全画素同時あるいは行単位等で駆動する。すなわち、行選択部12は、当該行選択部12を制御するタイミング制御部20と共に、画素アレイ部11の各画素2を駆動する駆動部を構成している。この行選択部12は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、単位画素2から画素信号を読み出すために、画素アレイ部11の単位画素2を行単位で順に選択走査する。単位画素2から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素2の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す(リセットする)ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素2における光電荷の露光期間となる。
負荷MOS部13は、画素列毎に垂直信号線32(321〜32n)の各々に接続されたMOSトランジスタから成る電流源Iの集合から成り(図2参照)、行選択部12によって選択走査された画素行の各画素2に対し、垂直信号線32の各々を通してバイアス電流を供給する。
カラムアンプ部14は、ゲインを適応的に調整して一定の信号レベルを得るAGC(Adaptive Gain Control あるいは Automatic Gain Control)機能を有する適応ゲイン型のアンプから成る。カラムアンプ部14は、行選択部12によって選択走査された画素行の各画素2から読み出され、垂直信号線32(321〜32n)の各々を通して出力される画素信号のレベル調整を行う。カラムアンプ部14の詳細については後述する。
サンプル&ホールド部15は、カラムアンプ部14から出力される画素信号をサンプリングし、保持(サンプルホールド)する。このサンプル&ホールド部15に対して本開示の技術が適用される。本開示の技術が適用されるサンプル&ホールド部15は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号の次段への出力とを並行して行う。サンプル&ホールド部15の詳細については後述する。
アナログ−デジタル変換部16は、垂直信号線32(321〜32n)に対応して設けられた複数のアナログ−デジタル変換器の集合から成り、サンプル&ホールド部15から画素列毎に出力されるアナログの画素信号をデジタル信号に変換する。アナログ−デジタル変換器は、周知のアナログ−デジタル変換器とすることができる。具体的には、アナログ−デジタル変換器として、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型(ΔΣ変調型)アナログ−デジタル変換器を例示することができる。但し、アナログ−デジタル変換器は、これらに限定されるものではない。
メモリ部17は、データ処理部18による処理の下に、アナログ−デジタル変換部16でのアナログ−デジタル変換結果を記憶する。
データ処理部18は、アナログ−デジタル変換部16から出力されるデジタル信号を処理するデジタル信号処理部であり、アナログ−デジタル変換結果をメモリ部17に対する書込み/読出しの処理を行ったり、当該アナログ−デジタル変換結果に対して種々の処理を行ったりする。また、データ処理部18は、カラムアンプ部14の後述するレベル判定回路142(図6参照)のレベル判定結果を基に、デジタル信号に対してレベル調整を行う。
出力部19は、データ処理部18での処理後の信号を出力する。タイミング制御部20は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部12、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、及び、データ処理部18等の駆動制御を行う。
[単位画素の回路構成]
図2は、単位画素2の回路構成の一例を示す回路図である。単位画素2は、光電変換部として、例えば、フォトダイオード21を有している。単位画素2は、フォトダイオード21に加えて、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25を有する画素構成となっている。
図2は、単位画素2の回路構成の一例を示す回路図である。単位画素2は、光電変換部として、例えば、フォトダイオード21を有している。単位画素2は、フォトダイオード21に加えて、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25を有する画素構成となっている。
尚、ここでは、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25の4つのトランジスタとして、例えばN型MOSFETを用いている。但し、ここで例示した4つのトランジスタ22〜25の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素2に対して、先述した画素駆動線31(311〜31m)として、複数の画素駆動線が同一画素行の各画素2に対して共通に配線されている。これら複数の画素駆動線は、行選択部12の各画素行に対応した出力端に画素行単位で接続されている。行選択部12は、複数の画素駆動線に対して転送信号TRG、リセット信号RST、及び、選択信号SELを適宜出力する。
フォトダイオード21は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換してその光電荷を蓄積する。フォトダイオード21のカソード電極は、転送トランジスタ22を介して増幅トランジスタ24のゲート電極と電気的に接続されている。ここで、増幅トランジスタ24のゲート電極が電気的に繋がった領域は、フローティングディフュージョン(浮遊拡散領域/不純物拡散領域)FDである。フローティングディフュージョンFDは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ22のゲート電極には、高レベル(例えば、VDDレベル)がアクティブとなる転送信号TRGが行選択部12から与えられる。転送トランジスタ22は、転送信号TRGに応答して導通状態となることで、フォトダイオード21で光電変換され、当該フォトダイオード21に蓄積された光電荷をフローティングディフュージョンFDに転送する。
リセットトランジスタ23は、高電位側電源VDDのノードとフローティングディフュージョンFDとの間に接続されている。リセットトランジスタ23のゲート電極には、高レベルがアクティブとなるリセット信号RSTが行選択部12から与えられる。リセットトランジスタ23は、リセット信号RSTに応答して導通状態となり、フローティングディフュージョンFDの電荷を電圧VDDのノードに捨てることによってフローティングディフュージョンFDをリセットする。
増幅トランジスタ24は、ゲート電極がフローティングディフュージョンFDに、ドレイン電極が高電位側電源VDDのノードにそれぞれ接続されている。増幅トランジスタ24は、フォトダイオード21での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ24は、ソース電極が選択トランジスタ25を介して垂直信号線32に接続される。そして、増幅トランジスタ24と、垂直信号線32の一端に接続される電流源Iとは、フローティングディフュージョンFDの電圧を垂直信号線32の電位に変換するソースフォロワを構成している。
選択トランジスタ25は、例えば、ドレイン電極が増幅トランジスタ24のソース電極に、ソース電極が垂直信号線32にそれぞれ接続されている。選択トランジスタ25のゲート電極には、高レベルがアクティブとなる選択信号SELが行選択部12から与えられる。選択トランジスタ25は、選択信号SELに応答して導通状態となることで、単位画素2を選択状態として増幅トランジスタ24から出力される信号を垂直信号線32に伝達する。
尚、選択トランジスタ25については、高電位側電源VDDのノードと増幅トランジスタ24のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、単位画素2の画素回路として、転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24、及び、選択トランジスタ25から成る、即ち4つのトランジスタ(Tr)から成る4Tr構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ25を省略し、増幅トランジスタ24に選択トランジスタ25の機能を持たせる3Tr構成とすることもできるし、必要に応じて、トランジスタの数を増やした5Tr以上の構成とすることもできる。
[積層構造]
上記の構成の本実施形態に係るCMOSイメージセンサ1は、図3に示すように、第1半導体基板41及び第2半導体基板42の少なくとも2つの半導体基板(チップ)が積層された、所謂、積層構造のイメージセンサとすることができる。また、本実施形態に係るCMOSイメージセンサ1は、配線層が配される側の基板面を表面(正面)とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。
上記の構成の本実施形態に係るCMOSイメージセンサ1は、図3に示すように、第1半導体基板41及び第2半導体基板42の少なくとも2つの半導体基板(チップ)が積層された、所謂、積層構造のイメージセンサとすることができる。また、本実施形態に係るCMOSイメージセンサ1は、配線層が配される側の基板面を表面(正面)とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。
積層構造のCMOSイメージセンサ1において、裏面照射型の画素構造を有する単位画素2が行列状に配置されて成る画素アレイ部11は、1層目の第1半導体基板41に形成される。また、行選択部12、負荷MOS部13、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、メモリ部17、データ処理部18、出力部19、及び、タイミング制御部20等の回路部分は、2層目の第2半導体基板42に形成される。そして、1層目の第1半導体基板41と2層目の第2半導体基板42とは、ビア(VIA)43を通して電気的に接続される。
この積層構造のCMOSイメージセンサ1によれば、第1半導体基板41として画素アレイ部11を形成できるだけの大きさ(面積)のもので済むため、1層目の第1半導体基板41のサイズ(面積)、ひいては、チップ全体のサイズを小さくできる。更に、1層目の第1半導体基板41には単位画素2の作製に適したプロセスを適用でき、2層目の第2半導体基板42には回路部分の作製に適したプロセスを適用できるため、CMOSイメージセンサ1の製造に当たって、プロセスの最適化を図ることができるメリットもある。
尚、ここでは、第1半導体基板41及び第2半導体基板42が積層されて成る2層構造の積層構造を例示したが、積層構造としては、2層構造に限られるものではなく、3層以上の構造とすることもできる。そして、3層以上の積層構造の場合、行選択部12、負荷MOS部13、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、メモリ部17、データ処理部18、出力部19、及び、タイミング制御部20等の回路部分については、2層目以降の半導体基板に分散して形成することができる。
また、上記の例では、積層構造のCMOSイメージセンサ1に適用した場合を例に挙げて説明したが、本開示の技術は、積層構造のCMOSイメージセンサ1への適用に限られるものではない。すなわち、本開示の技術は、画素アレイ部11と同じ半導体基板上に、行選択部12、負荷MOS部13、カラムアンプ部14、サンプル&ホールド部15、アナログ−デジタル変換部16、メモリ部17、データ処理部18、出力部19、及び、タイミング制御部20等の回路部分を形成した、所謂、平置構造のCMOSイメージセンサにも適用することができる。
[1AD時間について]
ここで、アナログ−デジタル変換部16のアナログ−デジタル変換器として、例えば、シングルスロープ型のアナログ−デジタル変換器を用いた場合における1AD時間について説明する。1AD時間は、1回分の画素信号の読出し及びアナログ−デジタル変換時間である。
ここで、アナログ−デジタル変換部16のアナログ−デジタル変換器として、例えば、シングルスロープ型のアナログ−デジタル変換器を用いた場合における1AD時間について説明する。1AD時間は、1回分の画素信号の読出し及びアナログ−デジタル変換時間である。
ここでは、1AD時間について、カラムアンプ部14を持たない回路構成の場合と、カラムアンプ部14を持つ回路構成の場合とを対比して説明する。そして、いずれの回路構成の場合にも、本開示の技術が適用されるサンプル&ホールド部15を持たない場合について説明することとする。
(カラムアンプ部を持たない回路構成)
まず、カラムアンプ部14を持たない回路構成をとるCMOSイメージセンサの1AD時間について説明する。図4に、カラムアンプ部を持たない回路構成をとるCMOSイメージセンサの1画素列分の構成を示す。
まず、カラムアンプ部14を持たない回路構成をとるCMOSイメージセンサの1AD時間について説明する。図4に、カラムアンプ部を持たない回路構成をとるCMOSイメージセンサの1画素列分の構成を示す。
シングルスロープ型のアナログ−デジタル変換器161は、コンパレータ1611及びカウンタ1612を有する回路構成となっている。シングルスロープ型のアナログ−デジタル変換器161では、時間が経過するにつれて電圧値が徐々に変化する、所謂、ランプ(RAMP)波形(スロープ波形)の参照電圧が用いられる。ランプ波形の参照電圧は、参照電圧生成部162で生成される。参照電圧生成部162については、例えば、DAC(デジタル−アナログ変換)回路を用いて構成することができる。
コンパレータ1611は、単位画素2から読み出される画素信号を比較入力とし、参照電圧生成部162で生成された参照電圧を基準入力とし、両者を比較する。そして、コンパレータ1611は、例えば、参照電圧が画素信号よりも大きいときに出力が第1の状態(例えば、高レベル)になり、参照電圧が画素信号以下のときに出力が第2の状態(例えば、低レベル)になる。これにより、コンパレータ1611の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
カウンタ1612には、コンパレータ1611に対する参照電圧の供給開始タイミングと同じタイミングでクロック信号が与えられる。そして、カウンタ1612は、クロック信号に同期してカウント動作を行うことにより、コンパレータ1611の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ1612のカウント結果(カウント値)が、アナログの画素信号をデジタル化したデジタル値となる。
上述したように、アナログ−デジタル変換器として、シングルスロープ型のアナログ−デジタル変換器161を用いたアナログ−デジタル変換部16では、徐々に変化するアナログ値の参照電圧を発生し、参照電圧と信号電圧との大小関係が変化するまでの時間情報からデジタル信号値を得る。
画素信号は、リセット時に単位画素2から出力される黒レベル(リセットレベル)であるP相信号(リセット信号)、及び、光電変換時に単位画素2から出力される信号レベルであるD相信号(データ信号)を含んでいる。そして、CMOSイメージセンサでは、1回の画素信号の読出しにつき、P相信号をまずアナログ−デジタル変換し、次いで、D相信号をアナログ−デジタル変換し、しかる後両者の差をとる処理が一般的に行われる。このP相信号とD相信号との差をとる処理は、CDS(Correlated Double Sampling:相関二重サンプリング)と呼ばれるノイズ除去のための処理である。
図5Aに、カラムアンプ部を持たないCMOSイメージセンサにおけるアナログ−デジタル変換のタイムチャート及び参照電圧のスロープ波形を示す。図5Aにおいて、RSTは単位画素2のリセット期間を、P_settlingはP相信号のセトリング期間を、P_countはP相信号のアナログ−デジタル変換期間を、TRGは単位画素2内でのD相信号の転送期間(即ち、転送トランジスタ22のオン期間)を表している。また、レベル判定は画素信号のレベル判定期間を、D_settlingはD相信号のセトリング期間を、D_countはD相信号のアナログ−デジタル変換期間を表している。
図5Aから明らかなように、シングルスロープ型のアナログ−デジタル変換器161では、1AD時間の殆どが、単位画素2からの入力信号のセトリング期間(P_settling,D_settling)、及び、カウンタ1612のカウント期間(P_count,D_count)で占められる。
(カラムアンプ部を持つ回路構成)
続いて、カラムアンプ部14を持つ回路構成をとるCMOSイメージセンサの1AD時間について説明する。図6に、カラムアンプ部を持つ回路構成をとるCMOSイメージセンサの1画素列分の構成を示す。
続いて、カラムアンプ部14を持つ回路構成をとるCMOSイメージセンサの1AD時間について説明する。図6に、カラムアンプ部を持つ回路構成をとるCMOSイメージセンサの1画素列分の構成を示す。
カラムアンプ部14は、反転増幅器141、レベル判定回路142、OR回路143、入力容量C1、出力容量C2、少なくとも2個の帰還容量C3,C4、オートゼロスイッチSW1、及び、ゲイン切替えスイッチSW2を有する回路構成となっている。単位画素2から出力される画素信号は、入力容量C1を介して反転増幅器141に入力される。反転増幅器141は、種々の形をとり得るが、典型的な例として、図6に示すN型MOS入力ソース接地オペアンプを用いることができる。
出力容量C2は、反転増幅器141の出力端と基準電位(例えば、グランド)のノードとの間に接続されている。オートゼロスイッチSW1は、反転増幅器141の入力端と出力端との間に接続されており、タイミング制御部20(図1参照)から与えられる制御信号AZに応答してオン(閉)状態となることにより、反転増幅器141の入力端と出力端との間を選択的に短絡する。すなわち、制御信号AZは、カラムアンプ部14を初期化するオートゼロ信号である。
帰還容量C3は、反転増幅器141の入力端と出力端との間に接続されている。帰還容量C4は、帰還容量C3に対して、ゲイン切替えスイッチSW2を介して選択的に並列接続される。レベル判定回路142は、反転増幅器141の出力電圧を、外部から与えられる基準電圧Vrefと比較し、そのレベル判定結果をOR回路143の一方の入力とする。また、レベル判定回路142のレベル判定結果は、データ処理部18にも与えられる。OR回路143は、制御信号AZを他方の入力とし、その出力によってゲイン切替えスイッチSW2のオン/オフ制御を行う。
上記の構成の適応ゲイン型のカラムアンプ部14において、一連の動作の最初に制御信号AZがアクティブ状態となり、オートゼロスイッチSW1がオン(閉)状態になることで、反転増幅器141の入出力端間が短絡され、反転増幅器141が初期化される。そして、反転増幅器141の動作点が定まると同時に、画素リセット時の垂直信号線32の電位と反転増幅器141の動作点との電圧差が入力容量C1に保持され、DCオフセットが吸収される。これによって、オートゼロ状態(初期化状態)からの変化量に対してカラムアンプ部14が動作することになる。また、このとき同時に、帰還容量C3及び帰還容量C4のリセットも行われる。
カラムアンプ部14のゲインは、入力容量C1と帰還容量C3,C4の比で決まる。高ゲインモードでは、ゲイン切替えスイッチSW2がオフ(開)状態にあり、ゲインはC1/C3となる。低ゲインモードでは、ゲイン切替えスイッチSW2ががオン(閉)状態になり、ゲインはC1/(C3+C4)となる。
ゲイン切替えスイッチSW2は、オートゼロ(AZ)期間中にオン状態になった後、P相信号のセトリング中はオフ状態となる。単位画素2内でD相信号を転送する転送トランジスタ22のオン期間(TRG期間)、D相信号がある程度までセトリングしたところで、レベル判定回路142がカラムアンプ部14の出力電圧を基準電圧Vrefと比較することにより、D相信号の明暗を判別する。D相信号が明るい(高照度)と判断すると、レベル判定回路142の出力は高レベルになる。これにより、ゲイン切替えスイッチSW2がオン状態になる。
ノイズ低減のために設けられる出力容量C2により、カラムアンプ部14の応答速度がある程度制限されるため、P相信号のセトリング期間やD相信号のセトリング期間中は、垂直信号線32の電位のセトリングだけでなく、カラムアンプ部14のセトリングも行われる。
カラムアンプ部14では、CDSの際、P相信号や暗い(低照度の)D相信号に対してはアンプゲインを高ゲインにし、明るい(高照度の)D相信号に対してはAGCの働きによって自動的にアンプゲインを低ゲインにすることで、単位画素2から出力される画素信号のレベル調整を行う。すなわち、カラムアンプ部14は、少なくとも2種類のゲインの切替えが可能である。図7Aに、カラムアンプ部14の入力とアナログ−デジタル変換部16の出力との関係を示す。
ここで、明るいD相信号には大きな光ショットノイズが含まれ、量子化誤差がそれに埋もれるため、アナログ−デジタル変換の分解能を下げることができる。また、P相信号や暗いD相信号においては、カラムアンプ部14で信号が増幅された分を、アナログ−デジタル変換後にデータ処理部18において、レベル判定回路142のレベル判定結果を基に圧縮処理を行って線形化し、画を作ることになる。そのため、アナログ−デジタル変換部16の分解能を下げても最終的な分解能を保つことができる。従って、AGC機能を持つカラムアンプ部14を備えることで、アナログ−デジタル変換部16の分解能を下げることができる。図7Bに、カラムアンプ部14の入力と線形化後の出力との関係を示す。
そして、シングルスロープ型のアナログ−デジタル変換器161を用いるアナログ−デジタル変換部16では、図5Bに示すように、特にD相信号のアナログ−デジタル変換時間D_countを短縮することができるため、1AD時間を短縮できる。また、同様の理由により、アナログ−デジタル変換部16に求められるノイズ量が緩和されることで、ノイズの大きさで左右される回路規模を小さくできるため、アナログ−デジタル変換部16の面積や電力を減らすことができ、その分をカラムアンプ部14に充てることができる。図5Bにおいて、AZはカラムアンプ部14を初期化するオートゼロ期間を表している。
上述したように、カラムアンプ部14を持つCMOSイメージセンサによれば、カラムアンプ部14で適応的にゲイン調整が行われることにより、図5Bから明らかなように、D相信号のアナログ−デジタル変換時間D_countを短縮することができるため、1AD時間を短縮することができる。しかしながら、D相信号のアナログ−デジタル変換時間D_countを短縮できるものの、依然として残るカウンタ1612のカウント時間と入力信号のセトリング時間が依然として残るため、1AD時間の短縮には、カラムアンプ部14を設けるだけでは限界がある。
[サンプル&ホールド部について]
そこで、本実施形態に係るCMOSイメージセンサ1では、カラムアンプ部14とアナログ−デジタル変換部16との間に、本開示の技術を適用したサンプル&ホールド部15を設けた構成を採っている。サンプル&ホールド部15は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部16への出力とを並行して行う。
そこで、本実施形態に係るCMOSイメージセンサ1では、カラムアンプ部14とアナログ−デジタル変換部16との間に、本開示の技術を適用したサンプル&ホールド部15を設けた構成を採っている。サンプル&ホールド部15は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部16への出力とを並行して行う。
サンプル&ホールド部15では、カラムアンプ部14を経た画素信号を一時的に保持できる。これにより、セトリング完了後にカラムアンプ部14の出力電圧をサンプル&ホールド部15の容量に保持する一方、カラムアンプ部14は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、カラムアンプ部14が次の入力信号を取り込んでいる間に、アナログ−デジタル変換部16は、サンプル&ホールド部15に保持された電圧信号をアナログ−デジタル変換する。
このようにして、セトリングとアナログ−デジタル変換とを並行して行うことにより、実効的な1AD時間を短縮することができるため、アナログ−デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる。これにより、フレームレートの向上を図ることができる。また、フレームレートを同じとした場合(フレームレートの向上を図らない場合)には、読出しとアナログ−デジタル変換をしないブランク期間を増やすことができるため、平均消費電力の低減を図ることができる。
また、フレームレートを上げるために、並列動作するアナログ−デジタル変換部16の数を増やすことがあるが、本開示の技術によって、読出しとアナログ−デジタル変換の時間が短縮されることにより、並列動作するアナログ−デジタル変換部16の数を減らすことができる。その結果、CMOSイメージセンサ1の面積の削減とコストの低減を図ることができる。
以下に、本開示の技術が適用されるサンプル&ホールド部15の具体的な実施例について説明する。尚、以下では、時系列で前後して単位画素2から出力される2つの画素信号のうち、先に出力される画素信号を奇数番目(奇数行)の画素信号とし、後に出力される画素信号を偶数番目(偶数行)の画素信号とするとき、各画素信号のP相、D相を、奇数番目のP相信号、D相信号、及び、偶数番目のP相信号、D相信号と呼ぶこととする。
(実施例1)
実施例1は、サンプル&ホールド部15が画素信号を保持する容量を4個有する例である。実施例1では、図6に示す回路構成の場合と同様に、カラムアンプ部14の反転増幅器141として、N型MOS入力ソース接地オペアンプを用い、アナログ−デジタル変換部16のアナログ−デジタル変換器161として、シングルスロープ型のアナログ−デジタル変換器を用いている。サンプル&ホールド部15は、例えば画素列毎に設けられる複数のサンプル&ホールド回路151の集合から成る。そして、画素列毎に設けられるサンプル&ホールド回路151の各々が、画素信号を保持する容量を4個有することになる。図8に、実施例1に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例1は、サンプル&ホールド部15が画素信号を保持する容量を4個有する例である。実施例1では、図6に示す回路構成の場合と同様に、カラムアンプ部14の反転増幅器141として、N型MOS入力ソース接地オペアンプを用い、アナログ−デジタル変換部16のアナログ−デジタル変換器161として、シングルスロープ型のアナログ−デジタル変換器を用いている。サンプル&ホールド部15は、例えば画素列毎に設けられる複数のサンプル&ホールド回路151の集合から成る。そして、画素列毎に設けられるサンプル&ホールド回路151の各々が、画素信号を保持する容量を4個有することになる。図8に、実施例1に係るCMOSイメージセンサの1画素列分の構成を示す。
図8に示すように、画素列毎に設けられるサンプル&ホールド回路151は、奇数番目のP相信号、D相信号を保持する2個の容量Cs_P_odd,Cs_D_odd、及び、偶数番目のP相信号、D相信号を保持する2個の容量Cs_P_even,Cs_D_evenの計4個の容量Cs_P_odd,Cs_D_odd,Cs_P_even,Cs_D_evenを有している。4個の容量Cs_P_odd,Cs_D_odd,Cs_P_even,Cs_D_evenの各一端は、基準電位(例えば、グランド)のノードに接続されている。
サンプル&ホールド回路151の回路入力端と、2個の容量Cs_P_odd,Cs_D_oddの各他端との間には、スイッチSWin_P_odd及びスイッチSWin_D_oddが接続されている。また、サンプル&ホールド回路151の回路入力端と、2個の容量Cs_P_even,Cs_D_evenの各他端との間には、スイッチSWin_P_even及びスイッチSWin_D_evenが接続されている。
2個の容量Cs_P_odd,Cs_D_oddの各他端とサンプル&ホールド回路151の回路出力端と間には、スイッチSWout_P_odd及びスイッチSWout_D_oddが接続されている。また、2個の容量Cs_P_even,Cs_D_evenの各他端とサンプル&ホールド回路151の回路出力端と間には、スイッチSWout_P_even及びスイッチSWout_D_evenが接続されている。
サンプル&ホールド回路151は、回路出力端と基準電位(例えば、グランド)のノードとの間に接続されたリセットスイッチSWout_Resetを有する。このリセットスイッチSWout_Resetは、サンプル&ホールド回路151の回路出力端、即ちアナログ−デジタル変換部16(アナログ−デジタル変換器161)へ画素信号を出力する回路出力端の電位をリセットする。
上記の回路構成のサンプル&ホールド回路151において、入力側のスイッチSWin_P_odd,SWin_D_odd,SWin_P_even,SWin_D_even、出力側のスイッチSWout_P_odd,SWout_D_odd,SWout_P_even,SWout_D_even、及び、リセットスイッチSWout_Resetは、図1のタイミング制御部20によってオン/オフ制御が行われる。
そして、カラムアンプ部14から出力される奇数番目のP相信号は、スイッチSWin_P_oddを経て容量Cs_P_oddに保持され、奇数番目のD相信号は、スイッチSWin_D_oddを経て容量Cs_D_oddに保持される。カラムアンプ部14から出力される偶数番目のP相信号は、スイッチSWin_P_evenを経て容量Cs_P_evenに保持され、偶数番目のD相信号は、スイッチSWin_D_evenを経て容量Cs_D_evenに保持される。
次に、上記の回路構成のサンプル&ホールド回路151を有する本実施形態に係るCMOSイメージセンサ1の回路動作、主にサンプル&ホールド回路151の回路動作について、図9のタイミング波形図を用いて説明する。当該回路動作は、タイミング制御部20による制御の下に実行される。
図9のタイミング波形図には、信号処理系の前段部分、即ちカラムアンプ部14+サンプル&ホールド回路151のタイムチャート、及び、信号処理系の後段部分、即ちサンプル&ホールド回路151+アナログ−デジタル変換器161のタイムチャートを示している。更に、カラムアンプ部14の入力Input、レベル判定回路142の出力、カラムアンプ部14の出力Output、サンプル&ホールド回路151の出力、参照電圧、及び、制御信号AZの各波形を示している。更に、奇数番目用のSWin_P_odd,SWin_D_odd,SWout_P_odd,SWout_D_odd、偶数番目用のSWin_P_even,SWin_D_even,SWout_P_even,SWout_D_even、及び、リセットスイッチSWout_Resetのオン/オフ状態を示している。
サンプル&ホールド回路151において、まず、入力側のスイッチSWin_P_odd及びスイッチSWin_D_oddが順にオン状態となり、奇数番目のP相信号及びD相信号を取り込んで、奇数番目用の容量Cs_P_odd,Cs_D_oddに保持する。そして、奇数番目のP相信号及びD相信号を取り込んでいる間に、出力側のスイッチSWout_P_even及びスイッチSWout_D_evenが順にオン状態となり、前の動作サイクルで偶数番目用の容量Cs_P_even,Cs_D_evenに保持されている偶数番目のP相信号及びD相信号を順にアナログ−デジタル変換器161へ出力する。
同様に、まず、入力側のスイッチSWin_P_even及びスイッチSWin_D_evenが順にオン状態となり、偶数番目のP相信号及びD相信号を取り込んで、偶数番目用の容量Cs_P_even,Cs_D_evenに保持する。そして、偶数番目のP相信号及びD相信号を取り込んでいる間に、出力側のスイッチSWout_P_odd及びスイッチSWout_D_oddが順にオン状態となり、前の動作サイクルで奇数番目用の容量Cs_P_odd,Cs_D_oddに保持されている奇数番目のP相信号及びD相信号を順にアナログ−デジタル変換器161へ出力する。
この基本となる動作において、出力側のスイッチSWout_P_odd,SWout_D_odd,SWout_P_even,SWout_D_evenは、順番に1つずつオン状態になるが、各スイッチがオフ状態になってから次のスイッチがオン状態になるまでの間に、リセットスイッチSWout_Resetが短期間オン状態になる。このリセットスイッチSWout_Resetの作用により、サンプル&ホールド回路151の出力配線の寄生容量や、アナログ−デジタル変換器161の入力寄生容量に溜まった電荷を一度リセットし、アナログ−デジタル変換器161に渡された各信号の履歴が残って次に渡される信号に混ざらないようにすることができる。
上述したように、カラムアンプ部14とアナログ−デジタル変換部16との間にサンプル&ホールド部15を有するCMOSイメージセンサ1では、カラムアンプ部14の出力電圧をサンプル&ホールド部15で一時的に保持することができる。これにより、セトリング完了後にカラムアンプ部14の出力電圧をサンプル&ホールド部15の容量に保持する一方、カラムアンプ部14は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、カラムアンプ部14が次の入力信号を取り込んでいる間に、アナログ−デジタル変換部16は、サンプル&ホールド部15に保持された電圧信号をアナログ−デジタル変換する。
このように、セトリングとアナログ−デジタル変換を並行して行うことにより、実効的な1AD時間を短縮することができる。セトリングとアナログ−デジタル変換の時間が同じである場合が最も1AD時間の短縮効果が高く、セトリングとアナログ−デジタル変換を並行して行わない場合に比べて、1AD時間を半分近くまで短縮することができる。
信号をサンプル&ホールドする際にはkT/Cノイズが発生するが、本実施形態に係るCMOSイメージセンサ1では、カラムアンプ部14のAGC動作を利用することで、その影響を抑えることができる。P相信号や暗いD相信号においては、カラムアンプ部14が高ゲインモードであるため、サンプル&ホールド部15のkT/Cノイズは入力換算では抑えられる。これは、カラムアンプ部14で信号が増幅された分を、アナログ−デジタル変換後のデータ処理部18で圧縮処理して線形化する際に、kT/Cノイズも圧縮されて小さくなるためとも言える。一方、明るいD相信号においては、カラムアンプ部14が低ゲインモードになるため、サンプル&ホールド部15のkT/Cノイズには上記の効果が得られない。しかし、明るいD相信号には大きな光ショットノイズが含まれるため、kT/Cノイズはそれに埋もれて問題にならない。
同じ原理により、カラムアンプ部14のAGC動作を利用してアナログ−デジタル変換の分解能を下げることができる。また、アナログ−デジタル変換部16に求められるノイズ量が緩和されるため、アナログ−デジタル変換部16の消費電力や面積を減らして他ブロックに充てることができる。
(実施例2)
実施例2は、実施例1の変形例であり、反転増幅器141がP型MOS入力ソース接地オペアンプから成る例である。図10に、実施例2に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例2は、実施例1の変形例であり、反転増幅器141がP型MOS入力ソース接地オペアンプから成る例である。図10に、実施例2に係るCMOSイメージセンサの1画素列分の構成を示す。
カラムアンプ部14の反転増幅器141は、種々の形をとることができる。実施例1では、反転増幅器141として、N型MOS入力ソース接地オペアンプを用いている。これに対し、実施例2では、反転増幅器141として、P型MOS入力ソース接地オペアンプを用いている。このように、反転増幅器141として、P型MOS入力ソース接地オペアンプを用いた場合であっても、N型MOS入力ソース接地オペアンプを用いた実施例1と同様の作用、効果を得ることができる。
(実施例3)
実施例3は、実施例1の変形例であり、レベル判定回路142の入力として反転増幅器141の入力を用いる例である。図11に、実施例3に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例3は、実施例1の変形例であり、レベル判定回路142の入力として反転増幅器141の入力を用いる例である。図11に、実施例3に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例1では、レベル判定回路142の入力として反転増幅器141の出力、即ちカラムアンプ部14の出力を用いている。これに対し、実施例3では、レベル判定回路142の入力として反転増幅器141の入力、即ちカラムアンプ部14の入力を用いている。このように、レベル判定回路142の入力として反転増幅器141の入力を用いた場合であっても、実施例1と同様の作用、効果を得ることができる。この実施例3の技術は、実施例2に対しても適用できる。
(実施例4)
実施例4は。実施例1の変形例であり、カラムアンプ部14の帰還容量C3,C4の容量値を可変とした例である。図12に、実施例4に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例4は。実施例1の変形例であり、カラムアンプ部14の帰還容量C3,C4の容量値を可変とした例である。図12に、実施例4に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例1では、カラムアンプ部14の帰還容量C3,C4の容量値を固定としている。これに対し、実施例4では、カラムアンプ部14の帰還容量C3,C4として可変容量を用いて、帰還容量C3,C4の容量値を可変としている。このように、帰還容量C3,C4の容量値を可変とすることで、カラムアンプ部14において、より細かいゲイン設定が可能となる。この実施例4の技術は、実施例2及び実施例3に対しても適用できる。
(実施例5)
実施例5は、実施例1の変形例であり、レベル判定回路142を複数有する例である。図13に、実施例5に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例5は、実施例1の変形例であり、レベル判定回路142を複数有する例である。図13に、実施例5に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例1では、レベル判定回路142を1つ有し、レベル判定回路142の判定出力を1ビットとしている。これに対し、実施例5では、レベル判定回路142を複数有している。これに伴い、複数のレベル判定回路142の各々には、電圧値が異なる複数の基準電圧Vrefが与えられ、複数のレベル判定回路142からは、複数ビットのレベル判定結果が出力される。また、複数のレベル判定回路142に対応して、OR回路143、帰還容量C4、及び、ゲイン切替えスイッチSW2も複数設けられる。
このように、カラムアンプ部14において、レベル判定回路142を複数有し、レベル判定結果を複数ビットとすることにより、より細かく適応ゲインの制御を行うことが可能となる。この実施例5の技術は、実施例2、実施例3、及び、実施例4に対しても適用できる。
(実施例6)
実施例6は、サンプル&ホールド部15が画素信号を保持する容量を3個有する例である。図14に、実施例6に係るCMOSイメージセンサの1画素列分の構成を示す。
実施例6は、サンプル&ホールド部15が画素信号を保持する容量を3個有する例である。図14に、実施例6に係るCMOSイメージセンサの1画素列分の構成を示す。
図14に示すように、サンプル&ホールド部15の複数のサンプル&ホールド回路151は各々、画素信号を保持する容量として、3個の容量Cs1,Cs2,Cs3を有している。3個の容量Cs1,Cs2,Cs3の各一端は、基準電位(例えば、グランド)のノードに接続されている。
サンプル&ホールド回路151の回路入力端と、3個の容量Cs1,Cs2,Cs3の各他端との間には、3個のスイッチSWin1,SWin2,SWin3が接続されている。また、3個の容量Cs1,Cs2,Cs3の各他端と、サンプル&ホールド回路151の回路出力端との間には、3個のスイッチSWout1,SWout2,SWout3が接続されている。
図15に、実施例6に係るCMOSイメージセンサの回路動作を説明するためのタイムチャートを示す。図15には、信号処理系の前段部分、即ちカラムアンプ部14+サンプル&ホールド回路151のタイムチャート、及び、信号処理系の後段部分、即ちサンプル&ホールド回路151+アナログ−デジタル変換器161のタイムチャートをそれぞれ示している。
図15に示すタイムチャートの場合、P相信号のアナログ−デジタル変換期間P_countと、D相信号の転送期間TRGからD相信号のセトリング期間D_settlingまでの期間が重なっていない。このように、P_countの期間と、TRGからD_settlingの期間が重ならないタイミングの場合には、P相信号のアナログ−デジタル変換の完了直後に、その容量Cs1を直後のD相信号のセトリングに用いることができる。
このことは、3個の容量Cs1,Cs2,Cs3で、4個の容量Cs_P_odd,Cs_D_odd,Cs_P_even,Cs_D_evenの場合(即ち、実施例1の場合)と同様のアナログ−デジタル変換動作を実現できることを意味している。そして、この場合は、3個の容量Cs1,Cs2,Cs3の各々が、偶数番目/奇数番目、P相/D相のどの信号に用いられるかは毎回変化する。
この実施例6に対しても、実施例1の場合と同様に、実施例2、実施例3、実施例4、あるいは、実施例5のような変形例を適用することができる。
(実施形態の変形例)
上記の実施形態では、単位画素2が行列状に配置されて成るCMOSイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、CMOSイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、単位画素2が行列状に2次元配置されて成るX−Yアドレス方式の固体撮像素子全般に対して適用可能である。
上記の実施形態では、単位画素2が行列状に配置されて成るCMOSイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、CMOSイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、単位画素2が行列状に2次元配置されて成るX−Yアドレス方式の固体撮像素子全般に対して適用可能である。
また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子全般に対して適用可能である。
(実施形態の応用例)
以上説明した本実施形態に係るCMOSイメージセンサ1は、例えば図16に示すように、可視光、赤外光、紫外光、X線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
以上説明した本実施形態に係るCMOSイメージセンサ1は、例えば図16に示すように、可視光、赤外光、紫外光、X線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用途に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の分野で用いる装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョン受像機、冷蔵庫、エアーコンディショナ等の家電の分野で用いる装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの分野で用いる装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの分野で用いる装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の分野で用いる装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの分野で用いる装置
・畑や作物の状態を監視するためのカメラ等の、農業の分野で用いる装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の分野で用いる装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョン受像機、冷蔵庫、エアーコンディショナ等の家電の分野で用いる装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの分野で用いる装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの分野で用いる装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の分野で用いる装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの分野で用いる装置
・畑や作物の状態を監視するためのカメラ等の、農業の分野で用いる装置
<本開示の技術の適用例>
本開示の技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
本開示の技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
[本開示の電子機器]
ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
図17は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図17に示すように、本例に係る撮像装置50は、レンズ群等を含む撮像光学系51、撮像部52、DSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57、及び、電源系58等を有している。そして、DSP回路53、フレームメモリ54、表示装置55、記録装置56、操作系57、及び、電源系58がバスライン59を介して相互に接続された構成となっている。
撮像光学系51は、被写体からの入射光(像光)を取り込んで撮像部52の撮像面上に結像する。撮像部52は、撮像光学系51によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。DSP回路53は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
フレームメモリ54は、DSP回路53での信号処理の過程で適宜データの格納に用いられる。表示装置55は、液晶表示装置や有機EL(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部52で撮像された動画または静止画を表示する。記録装置56は、撮像部52で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、HDD(Hard Disk Drive)等の記録媒体に記録する。
操作系57は、ユーザによる操作の下に、本撮像装置50が持つ様々な機能について操作指令を発する。電源系58は、DSP回路53、フレームメモリ54、表示装置55、記録装置56、及び、操作系57の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置50は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置50において、撮像部52として、先述した実施形態に係るCMOSイメージセンサを用いることができる。これにより、1回分の画素信号の読出し及びアナログ−デジタル変換時間である1AD時間を短縮できるため、例えば、撮像動作の高速化に寄与できる。
[移動体への応用例]
また、例えば、本開示の技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
また、例えば、本開示の技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図18は、本開示の技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図18に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図18の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図19は、撮像部12031の設置位置の例を示す図である。
図19では、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図17には、撮像部12101乃至12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101乃至12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101乃至12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101乃至12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101乃至12104から得られた距離情報を基に、撮像範囲12111乃至12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。更に、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101乃至12104から得られた距離情報を基に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101乃至12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101乃至12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101乃至12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101乃至12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示の技術が適用され得る車両制御システムの一例について説明した。本開示の技術は、以上説明した構成のうち、例えば、撮像部12031や運転者状態検出部12041に適用され得る。具体的には、例えば、図1のCMOSイメージセンサ1は、撮像部12031や運転者状態検出部12041に適用することができる。撮像部12031や運転者状態検出部12041に本開示の技術を適用することにより、1回分の画素信号の読出し及びアナログ−デジタル変換時間である1AD時間を短縮できるため、例えば、車両の外部及び内部の情報の検出動作の高速化に寄与できる。
<本開示がとることができる構成>
尚、本開示は、以下のような構成をとることもできる。
尚、本開示は、以下のような構成をとることもできる。
≪A.固体撮像素子≫
[A−1]光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子。
[A−2]第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第1半導体基板に形成され、
サンプル&ホールド部は、第1半導体基板以外の半導体基板に形成されている、
上記[A−1]に記載の固体撮像素子。
[A−3]画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する、
上記[A−1]又は上記[A−2]に記載の固体撮像素子。
[A−4]サンプル&ホールド部は、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
上記[A−1]乃至上記[A−3]のいずれかに記載の固体撮像素子。
[A−5]アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
上記[A−1]乃至上記[A−4]のいずれかに記載の固体撮像素子。
[A−6]アンプ部は、少なくとも2種類のゲインの切替えが可能である、
上記[A−5]に記載の固体撮像素子。
[A−7]アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
上記[A−6]に記載の固体撮像素子。
[A−8]アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
上記[A−7]に記載の固体撮像素子。
[A−9]デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
上記[A−8]に記載の固体撮像素子。
[A−1]光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子。
[A−2]第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第1半導体基板に形成され、
サンプル&ホールド部は、第1半導体基板以外の半導体基板に形成されている、
上記[A−1]に記載の固体撮像素子。
[A−3]画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する、
上記[A−1]又は上記[A−2]に記載の固体撮像素子。
[A−4]サンプル&ホールド部は、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
上記[A−1]乃至上記[A−3]のいずれかに記載の固体撮像素子。
[A−5]アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
上記[A−1]乃至上記[A−4]のいずれかに記載の固体撮像素子。
[A−6]アンプ部は、少なくとも2種類のゲインの切替えが可能である、
上記[A−5]に記載の固体撮像素子。
[A−7]アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
上記[A−6]に記載の固体撮像素子。
[A−8]アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
上記[A−7]に記載の固体撮像素子。
[A−9]デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
上記[A−8]に記載の固体撮像素子。
≪B.電子機器≫
[B−1]光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子を有する電子機器。
[B−2]第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第1半導体基板に形成され、
サンプル&ホールド部は、第1半導体基板以外の半導体基板に形成されている、
上記[B−1]に記載の電子機器。
[B−3]画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する、
上記[B−1]又は上記[B−2]に記載の電子機器。
[B−4]サンプル&ホールド部は、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
上記[B−1]乃至上記[B−3]のいずれかに記載の電子機器。
[B−5]アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
上記[B−1]乃至上記[B−4]のいずれかに記載の電子機器。
[B−6]アンプ部は、少なくとも2種類のゲインの切替えが可能である、
上記[B−5]に記載の電子機器。
[B−7]アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
上記[B−6]に記載の電子機器。
[B−8]アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
上記[B−7]に記載の電子機器。
[B−9]デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
上記[B−8]に記載の電子機器。
[B−1]光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子を有する電子機器。
[B−2]第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第1半導体基板に形成され、
サンプル&ホールド部は、第1半導体基板以外の半導体基板に形成されている、
上記[B−1]に記載の電子機器。
[B−3]画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する、
上記[B−1]又は上記[B−2]に記載の電子機器。
[B−4]サンプル&ホールド部は、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
上記[B−1]乃至上記[B−3]のいずれかに記載の電子機器。
[B−5]アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
上記[B−1]乃至上記[B−4]のいずれかに記載の電子機器。
[B−6]アンプ部は、少なくとも2種類のゲインの切替えが可能である、
上記[B−5]に記載の電子機器。
[B−7]アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
上記[B−6]に記載の電子機器。
[B−8]アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
上記[B−7]に記載の電子機器。
[B−9]デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
上記[B−8]に記載の電子機器。
1・・・CMOSイメージセンサ(固体撮像素子)、2・・・単位画素、11・・・画素アレイ部、12・・・行選択部、13・・・負荷MOS部、14・・・カラムアンプ部、15・・・サンプル&ホールド部、16・・・アナログ−デジタル変換部、17・・・メモリ部、18・・・データ処理部、19・・・出力部、20・・・タイミング制御部、21・・・フォトダイオード(光電変換部)、22・・・転送トランジスタ、23・・・リセットトランジスタ、24・・・増幅トランジスタ、25・・・選択トランジスタ、31(311〜31m)・・・画素駆動線、32(321〜32n)・・・垂直信号線、151・・・サンプル&ホールド回路、161・・・アナログ−デジタル変換器
Claims (10)
- 光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子。 - 第1半導体基板及び第2半導体基板の少なくとも2つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第1半導体基板に形成され、
サンプル&ホールド部は、第1半導体基板以外の半導体基板に形成されている、
請求項1に記載の固体撮像素子。 - 画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
サンプル&ホールド部は、時系列で前後して単位画素から出力される2つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の2個の容量、及び、他方の画像信号のリセット信号用、データ信号用の2個の容量の計4個の容量を有する、
請求項1に記載の固体撮像素子。 - サンプル&ホールド部は、アナログ−デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
請求項1に記載の固体撮像素子。 - アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
請求項1に記載の固体撮像素子。 - アンプ部は、少なくとも2種類のゲインの切替えが可能である、
請求項5に記載の固体撮像素子。 - アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
請求項6に記載の固体撮像素子。 - アナログ−デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
請求項7に記載の固体撮像素子。 - デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
請求項8に記載の固体撮像素子。 - 光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
アンプ部を経た画素信号をサンプリングし、保持するサンプル&ホールド部、及び、
サンプル&ホールド部から出力される画素信号をデジタル信号に変換するアナログ−デジタル変換部を備え、
サンプル&ホールド部は、画素信号を保持する少なくとも3個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ−デジタル変換部への出力とを並行して行う、
固体撮像素子を有する電子機器。
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