JP2005223146A - 固体撮像素子およびその製造方法 - Google Patents
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Abstract
フォトダイオードに近接する素子、例えばMOS型リセット素子で発生する暗電流を抑制することにより、標準CMOSプロセスへの変更がより少ない方法で暗電流を減少させ、CMOSイメージセンサの画質を改善する。
【解決手段】
フォトダイオード用n型領域41に近接するMOS型リセット素子12´の拡散層34周辺に、拡散層34と同じ導電型の不純物が、拡散層34より低濃度で、ゲート電極42aに平行な方向に広く拡散された拡散層カバー領域171を形成することにより、空乏層が形成される位置を拡散層34端と素子分離構造33端から離し、且つpn接合で発生する電界勾配を緩和した構造にする。
【選択図】 図19
Description
CMOSイメージセンサの動作は、通常初期化(リセット)時に逆バイアスを印加することによって電荷をフォトダイオードに蓄積させる。次いで、MOS型リセット素子をOFF状態にすることにより、フォトダイオードを電源から切り離す。そして、光が当たることにより発生する電流によって、フォトダイオードに蓄積された電荷を減少させ、相関検出回路等を用いることで、初期化時と露光時間後の保持電荷の差を検出する。
そこで、本発明の目的は、フォトダイオード及びフォトダイオードに近接する素子における暗電流発生箇所と発生量をできるだけ定量的に把握した上で、今まで明確に対策の施されていなかったフォトダイオード近接素子由来の暗電流の抑制を行い、既存CMOSプロセスへの変更が少ないシンプルで現実的な対策で暗電流を減少させることが可能な固体撮像素子およびその製造方法を提供することである。
また、請求項3記載の固体撮像素子によれば、請求項1の固体撮像素子において、該リセット用素子がn型のMOS(金属酸化膜半導体素子)であることを特徴とする。
また、請求項4記載の固体撮像素子によれば、請求項1の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする。
また、請求項7記載の固体撮像素子によれば、請求項5の固体撮像素子において、該リセット用素子がn型のMOS(金属酸化膜半導体素子)であることを特徴とする。
また、請求項8記載の固体撮像素子によれば、請求項5の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする。
また、請求項13記載の固体撮像素子の製造方法によれば、第1導電型の半導体基板に素子分離領域を選択的に形成する工程と、該半導体基板に第1導電型の不純物を導入して感光部を初期化するための素子のウェルを形成する工程と、該半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に前記初期化素子のゲート電極を形成する工程と、第2導電型の前記初期化素子の拡散層を形成する工程を含む固体素子撮像素子製造方法において、該半導体基板に第2導電型の不純物を導入して画素周辺回路素子のウェルを形成する工程と感光部形成工程と初期化素子の感光部側の拡散層と前記素子分離領域端を覆う領域の形成を同一工程で行うことを特徴とする。
図1において、APS型CMOSイメージセンサには、光検出用フォトダイオード11、フォトダイオード11を初期化するためのMOS型リセット素子12、フォトダイオード11の電荷及び電位を出力電圧に変換するためのソースフォロワー素子13および画素(ピクセル)選択用素子14が設けられている。
図2〜4において、P型シリコン基板31上には、フィールド領域16で囲まれたアクティブ領域15が形成されている。ここで、フィールド領域16には、LOCOS法にて形成された素子分離領域33が形成され、アクティブ領域15にはコンタクト18が形成されている。
また、図2のレイアウトはマスクの設計の際に使用されるものなので、実際の固体撮像素子を上から眺めた場合は、フォトダイオード用n型領域41端は素子分離領域の下に隠れている。
図5の系列は、フォトダイオード用n型領域41a〜41cがNウェルで構成され、フォトダイオード用n型領域41a〜41cの面積と周囲長を小さいものから大きいものへと変化させている。
図5および図6の各ピクセル構造のフォトダイオード11及びMOS型リセット素子12の拡散層(ソース)部の面積及び周囲長と各ピクセル毎の暗電流の測定結果を表1に示す。
まず、図6のn+拡散層34a〜34cとPウェル32で空乏層が形成されたフォトダイオード(以下、拡散層型フォトダイオードと称す。)に関して、以下のモデル式を仮定した。
IPDn+bulk=Gn+bulk×AreaPDn+×Dn+bottom
+Gn+bulk×PeriPDn+×Wn+side×Dn+side・・・(2)
IPDn+surf=Gn+surf×PeriPDn+×Wn+surf ・・・(3)
Ioffset≒Irstsrc=Irstsrcbulk+Irstsrcsurf ・・・(4)
Irstsrcbulk=Gn+bulk×Arearstsrc×Dn+bottom
+Gn+bulk×Perirstsrc×Wn+side×Dn+side・(5)
Irstsrcsurf=Gn+surf×Perirstsrc×Wn+surf ・・・(6)
図13において、上記で定義した空乏層幅や深さDn+bottom、Wn+side、Dn+side、Wn+surfが図示されている。だだし、側面の空乏層の形状は単純な図形では表現できないが、モデル式を簡単化するために長方形近似にしたので、面積がほぼ等しくなる様にDn+sideとWn+sideの値は選んだ。
Idark=IPDnwbulk+IPDnwsurf+Ioffset ・・・(7)
IPDnwbulk=Gnwbulk×AreaPDnw×Dnwbottom
+Gnwbulk×PeriPDnw×Wnwside×Dnwside・・・(8)
IPDnwsurf=Gnwsurf×PeriPDnw×Wnwsurf ・・・(9)
Ioffset≒Irstsrc ・・・(10)
図15において、側面の空乏層の形状はやはり単純な図形では表現できないが、長方形近似で誤差が大きくならないようにするため、面積がほぼ等しくなるようにDnwsideとWnwsideの値を選んだ。これらの値を用いてモデル式と測定結果のフィッティングを行い、測定値を満足する暗電流発生率パラメータを得た。得られたパラメータGnwbulk、Gnwsurfの値を表2に示す。
以上の方法でモデル式のパラメータが全て得られたことにより、各成分ごとの暗電流の発生率を推定することができる。
図16において、バルク領域よりも表面(SiとSiO2界面)の空乏層の方が、暗電流の発生率が大きいことが判る。また、n+拡散層34a〜34cの空乏層の方が、フォトダイオード用n型領域41a〜41cとP型シリコン基板31の間の空乏層より暗電流の発生率が大きいことが理解できる。図2のn+拡散層34よりもフォトダイオード用n型領域41の方が周囲長も面積も大きいので、通常フォトダイオード11の暗電流対策が重要視される。フォトダイオード11の暗電流対策も勿論重要であるが、MOS型リセット素子12の拡散層34端は、暗電流発生率が極めて大きく、周囲長が短くても影響は大きいので、MOS型リセット素子12の暗電流対策を施すことが暗電流削減にとって効果的であると考えられる。
先ず第1に、素子分離領域33を形成する際に、LOCOSのような素子分離構造の端部はストレスが発生し易く欠陥密度が大きくなる。n+拡散層34の空乏層は、イオン注入エネルギーが比較的低いために、LOCOS端のような素子分離領域33の端部近傍に形成される。ここで欠陥とは、シリコン基板とシリコン酸化膜界面のダングリングボンド、シリコン原子の空孔、格子間原子、又は意図しない不純物原子の混入、転位等の色々な結晶構造や配列上の誤りが考えられる。これらの欠陥は、シリコンのバンドギャップ間のエネルギー準位にその不純物準位を形成し、ショックレイ・リード・ホール型の電子・ホール対生成を媒介する。
図17〜図19において、MOS型リセット素子12´は非対称型構造をとり、n+拡散層34と素子分離領域端を広く覆うように配置された拡散層カバー領域171がP型シリコン基板31に形成されている。ここで、拡散層カバー領域171の不純物濃度はn+拡散層34より低く設定することが好ましい。これにより、pn接合による空乏層のできる位置をn+拡散層34及び素子分離領域33端から離すことが可能となるとともに、pn接合の不純物濃度勾配を緩くして電界勾配を緩和することが可能となり、暗電流の発生を抑制することができる。なお、MOS型リセット素子12´がn型MOSトランジスタの場合、例えば、リンのような不純物をゲート電極42aに平行な方向にn+拡散層34全体と素子分離領域33端を覆うように広くイオン注入して拡散させて、拡散層カバー領域171を形成することができる。
図20において、ポテンシャル分布は、MOS型リセット素子12´のソース側が深くチャンネル方向にせり出した分布をしているので、拡散層カバー領域171を形成するためのマスク端の位置を調整することが重要である。MOS型リセット素子12´のゲート長に比べてマスクがチャンネル側に寄り過ぎると、パンチスルーにより、MOS型リセット素子12´が動作しなくなるので、ゲート電極42aと拡散層カバー領域171との間の距離を慎重に最適化することが必要となる。
図21は、本発明の実施例1の製造工程を示すフローチャートである。
図21において、実線で囲まれた工程は、標準CMOSプロセス、点線で囲まれた工程はCMOSイメージセンサ用プロセス、1点鎖線で囲われたプロセスは実施例1で追加されたプロセスである。
図22において、P型シリコン基板31の熱酸化を行うことにより、ストレス緩和用シリコン酸化膜222をP型シリコン基板31上に形成する。そして、CVDなどの方法により、P型シリコン基板31上の全面にシリコン窒化膜221を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてシリコン窒化膜221をパターニングすることにより、フィールド領域16上のシリコン窒化膜221を除去する。そして、シリコン窒化膜221をマスクとして、P型シリコン基板31の選択酸化を行うことにより、素子分離領域33をP型シリコン基板31に形成するとともに、フィールド領域16で囲まれたアクティブ領域15を形成する(図21のP1)。そして、素子分離領域33がP型シリコン基板31に形成されると、シリコン窒化膜221およびストレス緩和用シリコン酸化膜222をP型シリコン基板31から除去する。さらに、イオン注入用スクリーン酸化膜231をP型シリコン基板31上に形成する。
次に、図28に示すように、CVDなどの方法によりポリシリコン層を積層し、フォトリソグラフィー技術およびエッチング技術を用いてポリシリコン層をパターニングすることにより、ゲート電極42aをP型シリコン基板31上に形成する(図21のP7)。
さらに、CVDなどの方法により、酸化珪素膜または窒化珪素膜などの絶縁膜をゲート電極42aが形成されたP型シリコン基板31上に積層し、この絶縁膜の異方性エッチングを行うことにより、ゲート電極42aの側壁にサイドウォール292を形成する(図21のP8)。
次に、図30に示すように、素子分離領域33、ゲート電極42aおよびサイドウォール292をマスクとして、高ドーズ量のAs(砒素)のイオン注入301をP型シリコン基板31内に行うことにより、サイドウォール292の両側に高濃度不純物拡散層34、43をそれぞれ形成する(図21のP9)。
MOS型リセット素子12のゲート端と拡散層カバー領域171との間の距離(図17のX)を変えて試作した場合の暗電流の変化率を表3に示す。
図34は、本発明の実施例4の場合の拡散層カバー領域343を含むピクセルレイアウトの一例を示す平面図である。
12、12´ MOS型リセット素子
13 ソースフォロワー素子
14 選択素子
15 アクティブ領域
16 フィールド領域
18 コンタクト
19 メタル配線
31 P型シリコン基板
32 Pウェル領域
33 素子分離領域(LOCOS)
34 n+拡散層(MOS型リセット素子ソース部)
41 フォトダイオード用n型領域
42a〜42c ゲート電極
43 n+拡散層(MOS型リセット素子ドレイン部)
44 ゲート酸化膜
171 拡散層カバー領域
221 シリコン窒化膜
222 ストレス緩和用シリコン酸化膜
231 イオン注入用スクリーン酸化膜
232 フォトレジスト
233 Pウェル用B(ボロン)イオン注入
241 Nウェル用P(リン)イオン注入
251 フォトダイオード用NウェルP(リン)イオン注入
261 拡散層端n型カバー構造用P(リン)イオン注入
291 LDD用P(リン)イオン注入
292 サイドウォール
301 拡散層形成用As(砒素)イオン注入
302 低濃度ドレイン拡張部(LDD)
311 シリサイド
321 層間絶縁膜
322 コンタクトホール
331 コンタクト部
332 メタル配線層
341 露光制御素子
342 浮遊拡散領域(FD)
343 露光制御用素子とMOS型リセット素子の間の高濃度不純物端を覆うカバー領域
Claims (13)
- 光検知のためのフォトダイオードと該フォトダイオードを初期化するために電荷を供給するリセット用素子と前記フォトダイオードの電位を検出するための素子と画素の選択をするための素子を画素内に有する固体撮像素子において、
前記リセット用素子のフォトダイオード側の第1の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第1の導電型の不純物領域で、前記高濃度不純物領域端と素子分離領域端を含むように覆うことを特徴とする固体撮像素子。 - 請求項1の固体撮像素子において、該半導体基板がシリコンであることを特徴とする固体撮像素子。
- 請求項1の固体撮像素子において、該リセット用素子がn型のMOS(金属酸化膜半導体素子)であることを特徴とする固体撮像素子。
- 請求項1の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする固体撮像素子。
- 光検知のためのフォトダイオードと該フォトダイオードを初期化するために電荷を供給するリセット用素子と前記フォトダイオードの電位を検出するための素子と画素の選択をするための素子と露光を制御するための素子を画素内に有する固体撮像素子において、
該露光制御用素子とリセット用素子に挟まれた第1の導電型の高濃度不純物領域を、該高濃度不純物領域より低濃度の第1の導電型の不純物領域で、前記高濃度不純物領域端と素子分離領域端を含めるように覆うことを特徴とする固体撮像素子。 - 請求項5の固体撮像素子において、該半導体基板がシリコンであることを特徴とする固体撮像素子。
- 請求項5の固体撮像素子において、該リセット用素子がn型のMOS(金属酸化膜半導体素子)であることを特徴とする固体撮像素子。
- 請求項5の固体撮像素子において、高濃度不純物領域端を覆うための不純物領域を形成する元素がリンであることを特徴とする固体撮像素子。
- 光検知のためのフォトダイオードと該フォトダイオードを初期化するために電荷を供給するリセット用素子と前記フォトダイオードの電位を検出するための素子と画素の選択をするための素子を画素内に有する固体撮像素子において、
前記リセット用素子のフォトダイオード側に配置されたソース領域高濃度不純物拡散層端の電界を緩和する電界緩和領域が設けられていることを特徴とする固体撮像素子。 - 光検知のためのフォトダイオードと該フォトダイオードを初期化するために電荷を供給するリセット用素子と前記フォトダイオードの電位を検出するための素子と画素の選択をするための素子を画素内に有する固体撮像素子において、
前記リセット用素子のフォトダイオード側に配置されたソース領域の深さがドレイン領域の深さよりも深いことを特徴とする固体撮像素子。 - 第1導電型の半導体基板に素子分離領域を選択的に形成する工程と、
該半導体基板に第2導電型の不純物を導入して感光部を形成する工程と、
該半導体基板に第1導電型の不純物を導入して該感光部を初期化するための素子のウェルを形成する工程と、
該半導体基板上に絶縁膜を形成する工程と、
該絶縁膜上に前記初期化素子のゲート電極を形成する工程と、
第2導電型の前記初期化素子の拡散層を形成する工程と、
前記初期化素子の感光部側の拡散層と前記素子分離領域端を覆う領域に、第2導電型で該拡散層より低いドーズ量のイオン注入を行う工程を含むことを特徴とする固体撮像素子の製造方法。 - 請求項11の固体撮像素子の製造方法において、第1導電型の半導体基板に第2導電型の不純物を導入して感光部を形成する工程と、初期化素子の感光部側の拡散層と素子分離領域端を覆う領域の第2導電型イオン注入を同一工程で行うことを特徴とする固体撮像素子の製造方法。
- 第1導電型の半導体基板に素子分離領域を選択的に形成する工程と、該半導体基板に第1導電型の不純物を導入して感光部を初期化するための素子のウェルを形成する工程と、該半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に前記初期化素子のゲート電極を形成する工程と、第2導電型の前記初期化素子の拡散層を形成する工程を含む固体素子撮像素子製造方法において、
該半導体基板に第2導電型の不純物を導入して画素周辺回路素子のウェルを形成する工程と感光部形成工程と初期化素子の感光部側の拡散層と前記素子分離領域端を覆う領域の形成を同一工程で行うことを特徴とする固体撮像素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004029700A JP4763242B2 (ja) | 2004-02-05 | 2004-02-05 | 固体撮像素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004029700A JP4763242B2 (ja) | 2004-02-05 | 2004-02-05 | 固体撮像素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005223146A true JP2005223146A (ja) | 2005-08-18 |
JP4763242B2 JP4763242B2 (ja) | 2011-08-31 |
Family
ID=34998533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004029700A Expired - Fee Related JP4763242B2 (ja) | 2004-02-05 | 2004-02-05 | 固体撮像素子およびその製造方法 |
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---|---|
JP (1) | JP4763242B2 (ja) |
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US11393858B2 (en) | 2017-11-30 | 2022-07-19 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device |
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JP4763242B2 (ja) | 2011-08-31 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A521 | Request for written amendment filed |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A02 | Decision of refusal |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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